CN113964089B - 半导体结构的形成方法及半导体结构 - Google Patents

半导体结构的形成方法及半导体结构 Download PDF

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Abstract

本申请涉及半导体结构制造领域，特别涉及一种半导体结构的形成方法及半导体结构，包括：提供衬底，衬底表面覆盖有导电层；依次形成覆盖导电层表面的第一中间层和第一牺牲层；在第一牺牲层表面形成第一图形层；基于第一图形层图形化第一牺牲层和第一中间层，将第一图案和第二图案转移至第一中间层中；形成填充且覆盖第一图案和第二图案间隙的第二牺牲层，并在第二牺牲层表面依次覆盖第二中间层和第三牺牲层；在第三牺牲层表面形成第二图形层；基于第二图形层图形化第三牺牲层和第二中间层，将第三图案和第四图案转移至第二中间层中；将第一图案、第二图案、第三图案和第四图案转移至导电层中，以避免图形化形成的图案发生短路/断路的问题。

Description

半导体结构的形成方法及半导体结构
技术领域
本申请涉及半导体结构制造领域，特别涉及一种半导体结构的形成方法及半导体结构。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)的发展追求高速度、高集成密度和低功耗等；随着技术的进步，半导体器件结构尺寸逐渐微缩，尤其是在关键尺寸小于15nm的DRAM制造过程中，图形化需要形成的图案间距减小，图案的制作难度增大，且容易发生短路/断路问题。
发明内容
本申请实施例提供一种半导体结构的形成方法及半导体结构，基于多次图形化形成预设图案，从而增大单次图形化所需形成的图形的间距，避免图形化形成的图案发生短路/断路的问题。
本申请实施例具体提供了一种半导体结构的形成方法，包括：提供包括阵列区和核心区的衬底，衬底表面覆盖有导电层；依次形成覆盖导电层表面的第一中间层和第一牺牲层；在第一牺牲层表面形成具有第一图案和第二图案的第一图形层，第一图案位于核心区，第二图案位于阵列区，包括在第一方向延伸且在垂直于第一方向上间隔排布的横条；基于第一图形层，图形化第一牺牲层和第一中间层，将第一图案和第二图案转移至第一中间层中；形成填充且覆盖第一图案和第二图案间隙的第二牺牲层，并在第二牺牲层表面依次覆盖第二中间层和第三牺牲层；在第三牺牲层表面形成具有第三图案和第四图案的第二图形层，第三图案位于核心区，且与第一图案的位置不同，第四图案位于阵列区，包括在第二方向延伸且在垂直于第二方向上间隔排布的横条，第一方向和第二方向相交；基于第二图形层，图形化第三牺牲层和第二中间层，将第三图案和第四图案转移至第二中间层中；将第一图案、第二图案、第三图案和第四图案转移至导电层中。
在核心区的导电层中形成的图案为第一图案和第三图案的组合图案，在阵列区的导电层中形成的图案为第二图案和第四图案的公共图案，其中，第一图案和第二图案在一次图形化的过程中形成，第三图案和第四图案在另一次图形化的过程中形成，即在核心区和阵列区的导电层中形成的图案分别由两次图形化形成，从而增大第一图案、第二图案、第三图案和第四图案中的图案间距，避免在单次图形化的过程中，形成图案发生短路/断路的问题。
另外，在第一牺牲层表面形成具有第一图案和第二图案的第一图形层，基于第一图形层，图形化第一牺牲层和第一中间层，将第一图案和第二图案转移至第一中间层中，包括：在第一牺牲层表面形成具有第一图案和第五图案的第一子图形层，第五图案位于阵列区，包括在第一方向延伸且在垂直于第一方向上间隔排布的横条，且横条之间的间距大于第二图案中横条之间的间距；基于第一子图形层，图形化第一牺牲层，将第一图案和第五图案转移至第一牺牲层中；基于第五图案，通过自对准双重成像工艺，形成位于阵列区的第一中间层中的第二图案；基于第一图案，图形化第一中间层，将第一图案转移至第一中间层中。基于间距较大的第五图案，通过多重曝光(Self-Aligning Double Patterning，SADP)工艺形成间距较小的第二图案，避免直接形成具有小间距的第二图案的掩膜，简化半导体结构形成的工艺难度。
另外，基于第五图案，通过自对准双重成像工艺，形成位于阵列区的第一中间层中的第二图案，包括：基于第一沉积材料，在第一图案和第五图案的表面镀膜，第一沉积材料与第一中间层的材料相同；形成填充第一牺牲层间隙的第一子牺牲层，第一子牺牲层还覆盖核心区的第一图案，第一子牺牲层的材料与第一牺牲层的材料相同；去除阵列区中的第一沉积材料，剩余部分的阵列区图案构成第二图案；基于第二图案，将第二图案转移至第一中间层中，并去除暴露出的第一牺牲层和第一子牺牲层，以暴露出位于核心区的第一沉积材料。
另外，在第三牺牲层表面形成具有第三图案和第四图案的第二图形层，基于第二图形层，图形化第三牺牲层和第二中间层，将第三图案和第四图案转移至第二中间层中，包括：在第三牺牲层表面形成具有第三图案和第六图案的第二子图形层，第六图案位于阵列区，包括在第二方向延伸且垂直于第二方向上间隔排布的横条，且横条之间的间距大于第四图案中横条之间的间距；基于第二子图形层，图形化第三牺牲层，将第三图案和第六图案转移至第三牺牲层中；基于第六图案，通过自对准双重成像工艺，形成位于阵列区的第二中间层中的第四图案；基于第三图案，图形化第二中间层，将第三图案转移至第二中间层中。基于间距较大的第六图案，通过多重曝光(Self-Aligning Double Patterning，SADP)工艺形成间距较小的第四图案，避免直接形成具有小间距的第四图案的掩膜，简化半导体结构形成的工艺难度。
另外，基于第六图案，通过自对准双重成像工艺，形成位于阵列区的第二中间层中的第四图案，包括：基于第二沉积材料，在第三图案和第六图案的表面镀膜，第二沉积材料与第二中间层的材料相同；形成填充第三牺牲层间隙的第二子牺牲层，第二子牺牲层还覆盖核心区的第三图案，第二子牺牲层的材料与第三牺牲层的材料相同；去除阵列区中的第二沉积材料，剩余部分的阵列区图案构成第四图案；基于第四图案，将第四图案转移至第二中间层中，并去除暴露出的第三牺牲层和第二子牺牲层，以暴露出位于核心区的第二沉积材料。
另外，将第一图案、第二图案、第三图案和第四图案转移至导电层中，包括：在形成第四图案后，将第四图案转移至第一中间层，并形成填充阵列区的第四牺牲层；将第二沉积材料覆盖的第三图案和第一沉积材料覆盖第一图案转移至第一中间层，并同时去除第四牺牲层；将第一中间层中的第一图案、第二图案、第三图案和第四图案转移至导电层中。
另外，依次形成覆盖所述导电层表面的第一中间层和第一牺牲层之前还包括：形成覆盖在衬底表面的刻蚀中间层，刻蚀中间层位于导电层表面，刻蚀中间层的厚度大于导电层的厚度，刻蚀中间层的刻蚀选择比大于导电层的刻蚀选择比。通过在导电层的表面形成刻蚀中间层，刻蚀中间层的厚度大于导电层的厚度，且刻蚀选择比小于导电层的刻蚀选择比，防止在图形转移的过程中，导电层出现过刻蚀或刻蚀残留的问题，从而将第一中间层的图形无损转移至导电层上，以在导电层上形成清晰的图案。
另外，刻蚀中间层与导电层的刻蚀选择比大于10：1。通过给刻蚀中间层与导电层之间设置较大的刻蚀选择比，以保证先暴露出的导电层与后暴露出的导电层之间的刻蚀差异较小，从而防止出现过刻蚀或刻蚀残留的问题。
另外，刻蚀中间层的厚度至少为导电层厚度的三倍。通过给刻蚀中间层设置较厚的厚度，以保证先暴露出的刻蚀中间层与后暴露出的刻蚀中间层之间刻蚀差异的厚度相较于刻蚀中间层的整体厚度可以忽略不计，从而防止后续对导电层的刻蚀出现过刻蚀或刻蚀残留的问题。
另外，第一牺牲层的材料、第二牺牲层的材料和第三牺牲层的材料相同，第一中间层的材料和第二中间层的材料相同。通过相同的材料形成第一图案、第二图案、第三图案和第四图案，使得第一图案、第二图案、第三图案和第四图案在转移的过程中可以采用相同的刻蚀方式，以简化半导体结构的形成方法。
另外，第一牺牲层的材料为旋涂硬掩膜，第一中间层的材料为氧化硅。
另外，基于第一牺牲层的材料刻蚀第一中间层的材料时，所采用的刻蚀材料对第一中间层和第一牺牲层的刻蚀选择比大于6：1；基于第一中间层的材料刻蚀第一牺牲层的材料时，所采用的刻蚀材料对第一牺牲层和第一中间层的刻蚀选择比大于6：1。
另外，第一方向与衬底中字线的延伸方向相交，第二方向与衬底中位线的延伸方向相交，且第一方向和第二方向的夹角小于90°，通过保证第一方向D1和第二方向D2不与位线的延伸方向以及字线的延伸方向重合，以调整并优化形成的landing pad的排布方式。
本申请实施例还提供了一种半导体结构，基于上述半导体结构的形成方法形成，包括：衬底，包括阵列区和核心区；导电层，位于衬底上，其中，在核心区的导电层中包括第一图案和第三图案，用于阵列区的电连接，第一图案与第三图案的位置不同；阵列区的导电层为第二图案与第四图案的重合区域，用于调整阵列区的衬底暴露出的导电区域的排布方式。
在核心区和阵列区的导电层中形成的图案分别由两次图形化形成，从而增大第一图案、第二图案、第三图案和第四图案中的图案间距，避免在单次图形化的过程中，形成图案发生短路/断路的问题。
另外，第二图案在第一方向上延伸，第四图案在第二方向上延伸，且第一方向和第二方向的夹角小于90°。
附图说明
图1～图5为本申请一实施例提供的半导体结构的形成方法中各步骤对应的半导体结构的剖面示意图和俯视示意图；
图6～图9为本申请一实施例提供的半导体结构的形成方法中形成第一图案和第二图案的步骤对应的半导体结构的剖面示意图和俯视示意图；
图10～图13为本申请一实施例提供的半导体结构的形成方法中第三图案和第四图案的步骤对应的半导体结构的剖面示意图和俯视示意图。
具体实施方式
随着技术的进步，半导体器件结构尺寸逐渐微缩，尤其是在关键尺寸小于15nm的DRAM制造过程中，图形化需要形成的图案间距减小，图案的制作难度增大，且容易发生短路/断路问题。
本申请一实施例提供了一种半导体结构的形成方法，基于多次图形化形成预设图案，从而增大单次图形化所需形成的图形的间距，避免图形化形成的图案发生短路/断路的问题。
本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图1～图5为本实施例提供的半导体结构的形成方法中各步骤对应的半导体结构的剖面示意图和俯视示意图，图6～图9为本实施例提供的半导体结构的形成方法中形成第一图案和第二图案的步骤对应的半导体结构的剖面示意图和俯视示意图，图10～图13为本实施例提供的半导体结构的形成方法中第三图案和第四图案的步骤对应的半导体结构的剖面示意图和俯视示意图，以下结合附图对本实施例提供的半导体结构的形成方法作进一步详细说明，具体如下：
半导体结构的形成方法，包括：
参考图1，提供包括阵列区121和核心区111的衬底101，衬底101表面覆盖有导电层102，依次形成覆盖导电层102表面的第一中间层201和第一牺牲层301，在第一牺牲层301表面形成具有第一图案T1和第二图案T2的第一图形层411；其中，第一图案T1位于核心区111，第二图案T2位于阵列区121，第二图案T2包括在第一方向D1延伸且在垂直于第一方向D1上间隔排布的横条。
参考图2并结合图1，基于第一图形层411，图形化第一牺牲层301和第一中间层201，将第一图案T1和第二图案T2转移至第一中间层201中。
参考图3，形成填充且覆盖第一图案T1和第二图案T2间隙的第二牺牲层302，并第二牺牲层302表面依次覆盖第二中间层202和第三牺牲层303，在第三牺牲层303表面形成具有第三图案T3和第四图案T4的第二图形层412，第三图案T3位于核心区111，且与第一图案T1的位置不同，其中，第四图案T4位于阵列区121，第四图案T4包括在第二方向D2延伸且在垂直于第二方向D2上间隔排布的横条，且第一方向D1和第二方向D2相交。
参考图4并结合图3，基于第二图形层412，图形化第三牺牲层303和第二中间层202，将第三图案T3和第四图案T4转移至第二中间层202中；
参考图5，将第一图案T1、第二图案T2、第三图案T3和第四图案T4转移至导电层102中。
需要说明的是，上述提到的“第一图案T1和第三图案T3的位置不同”中的“位置不同”指第一图案T1和第三图案T3在衬底101上的投影不重合且不连接，即第一图案T1和第三图案T3的位置相互分离。
另外，对于上述实施例中提到的衬底101，阵列区121中已形成有字线结构、位线结构以及电容接触结构，衬底101上的导电层102用于形成接触垫(landing pad，LP)，后续通过形成与landing pad电连接的电容结构，来实现电容、晶体管、字线和位线构成的1C1T(one capacitance one transistor)结构。
在核心区111的导电层102中形成的图案为第一图案T1和第三图案T3的组合图案，在阵列区121的导电层102中形成的图案为第二图案T2和第四图案T4的公共图案，其中，第一图案T1和第二图案T2在一次图形化的过程中形成，第三图案T3和第四图案T4在另一次图形化的过程中形成，即对于导电层102中核心区111的图案，通过第一图案T1和第三图案T3的转移，避免在第一图案T1和第三图案T3的形成过程中，形成间距较小的掩膜，避免转移至导电层102的核心区111图案出现过刻蚀或刻蚀残留的问题，从而避免形成图案发生短路/断路的问题；对于导电层102中阵列区121的图案，通过第二图案T2和第四图案T4的转移，使得在导电层102的阵列区121形成间距较小且分立的landing pad，有利于进一步提高存储器中存储单元的集成度，从而优化存储器的性能。
在本实施例中，第一图形层411中还包括用于隔离第一图案T1和第二图案T2的隔离层410，隔离层410用于隔离后续形成与核心区111和阵列区121的图案。
在本实施例中，第一方向D1与衬底101中字线的延伸方向相交，第二方向D2与衬底中位线的延伸方向相交，通过保证第一方向D1和第二方向D2不与位线的延伸方向以及字线的延伸方向重合，以调整形成的landing pad的排布方式。
在一个例子中，第一方向D1和第二方向D2的夹角小于90°，以优化形成的landingpad的形貌。
在一个例子中，在形成覆盖导电层102表面的第一中间层201和第一牺牲层302之前，还包括：形成覆盖在衬底101表面的刻蚀中间层(未图示)，刻蚀中间层位于导电层102表面，刻蚀中间层的厚度大于导电层102的厚度，刻蚀中间层的刻蚀选择比大于导电层102的刻蚀选择比。通过在导电层102的表面形成刻蚀中间层，刻蚀中间层的厚度大于导电层的厚度，且刻蚀选择比小于导电层102的刻蚀选择比，防止在图形转移的过程中，导电层102出现过刻蚀或刻蚀残留的问题，从而将第一中间层201的图形无损转移至导电层102上，以在导电层102上形成清晰的图案。
进一步地，刻蚀中间层与导电层102的刻蚀选择比大于10：1。具体地，刻蚀中间层与导电层102的刻蚀选择比可以为12：1、15：1、18：1或20：1。通过给刻蚀中间层与导电层102之间设置较大的刻蚀选择比，以保证先暴露出的导电层102与后暴露出的导电层102之间的刻蚀差异较小，从而防止出现过刻蚀或刻蚀残留的问题。
进一步地，刻蚀中间层的厚度至少为导电层102厚度的三倍。具体地，刻蚀中间层的厚度为导电层102厚度的4倍、5倍或6倍。通过给刻蚀中间层设置较厚的厚度，以保证先暴露出的刻蚀中间层与后暴露出的刻蚀中间层之间刻蚀差异的厚度相较于刻蚀中间层的整体厚度可以忽略不计，从而防止后续对导电层102的刻蚀出现过刻蚀或刻蚀残留的问题。
在一个例子中，参考图6～图9，对于在第一牺牲层301表面形成具有第一图案T1和第二图案T2的第一图形层411，基于第一图形层411，图形化第一牺牲层301和第一中间层201，将第一图案T1和第二图案T2在转移至第一中间层中，具体包括：
参考图6，在第一牺牲层301表面形成具有第一图案T1和第五图案T5的第一子图形层401，其中，第五图案T5位于阵列区121，第五图案T5包括在第一方向D1延伸且在垂直于第一方向D1上间隔排布的横条，且横条之间的间距大于第二图案T2(参考图1)中横条之间的间距；参考图7～图9，基于第一子图形层401，图形化第一牺牲层301，将第一图案T1和第五图案T5转移至第一牺牲层301中；基于第五图案T5，通过自对准双重成像工艺，形成位于阵列区121的第一中间层201中的第二图案T2；基于第一图案T1，图形化第一中间层201，将第一图案T1转移至第一中间层201中。基于间距较大的第五图案T5，通过多重曝光(Self-Aligning Double Patterning，SADP)工艺形成间距较小的第二图案T2，避免直接形成具有小间距的第二图案T2的掩膜，简化半导体结构形成的工艺难度。
另外，对于上述提到的自对准双重成像工艺，即基于第五图案T5，通过自对准双重成像工艺，形成位于阵列区121的第一中间层201中的第二图案T2，包括：参考图7，基于第一沉积材料501，在第一图案T1和第五图案T5的表面镀膜，第一沉积材料501与第一中间层201的材料相同；形成填充第一牺牲层301间隙的第一子牺牲层311，第一子牺牲层311还覆盖核心区111的第一图案T1，第一子牺牲层311的材料与第一牺牲层301的材料相同；参考图8，去除阵列区121中的第一沉积材料501，剩余部分的阵列区121图案构成第二图案T2；参考图9，基于第二图案T2，将第二图案T2转移至第一中间层201中，并去除暴露出的第一牺牲层301和第一子牺牲层311，以暴露出位于核心区111的第一沉积材料501。通过与第一中间层201材料相同的第一沉积材料501保护形成于第一牺牲层301中的第一图案T1，避免对第一牺牲层301中第一图案T1的损伤，通过与第一中间层201材料相同的第一沉积材料501附着第五图案T5的间隙，使得后续可以通过第一牺牲层301的材料与第一中间层201材料的刻蚀选择比，基于附着在第五图案T5侧壁的第一沉积材料501，形成第二图案T2，从而避免直接形成具有小间距的第二图案T2的掩膜。
在一个例子中，参考图10～图13，对于在第三牺牲层303表面形成具有第三图案T3和第四图案T4的第二图形层412，基于第二图形层412，图形化第三牺牲层303和第二中间层202，将第三图案T3和第四图案T4转移至第二中间层202，具体包括：
参考图10，在第三牺牲层303表面形成具有第三图案T3和第六图案T6的第二子图形层402，其中没第六图案T6位于阵列区121，第六图案T2包括在第二方向D2延伸且垂直于第二方向D2上间隔排布的横条，且横条之间的间距大于第四图案T4(参考图3)中横条之间的间距；参考图11～图13，基于第二子图形层402，图形化第三牺牲层303，将第三图案T3和第六图案T6转移至第三牺牲层303中；基于第六图案T6，通过自对准双重成像工艺，形成位于阵列区121的第二中间层202中的第四图案T4；基于第三图案T3，图形化第二中间层202，将第三图案T3转移至第二中间层202中。基于间距较大的第六图案T6，通过多重曝光(Self-Aligning Double Patterning，SADP)工艺形成间距较小的第四图案T4，避免直接形成具有小间距的第四图案的掩膜，简化半导体结构形成的工艺难度。
另外，对于上述提到的自对准双重成像工艺，即基于的第六图案T6，通过自对准双重成像工艺，形成位于阵列区121中的第二中间层202中的第四图案T4，包括：参考图10，基于第二沉积材料502，在第三图案T3和第六图案T6的表面镀膜，第二沉积材料502与第二中间层202的材料相同；形成填充第三牺牲层303间隙的第二子牺牲层312，第二子牺牲层312还覆盖核心区111的第三图案T3，第二子牺牲层312的材料与第三牺牲层303的材料相同；参考图11，去除阵列区121中的第二沉积材料502，剩余部分的阵列区121图案构成第四图案T4；参考图12，基于第四图案T4，将第四图案T4转移至第二中间层202中，并去除暴露出的第三牺牲层303和第二子牺牲层312，以暴露出位于核心区111的第二沉积材料502。通过与第二中间层202材料相同的第二沉积材料502保护形成于第三牺牲层303中的第三图案T3，避免对第三牺牲层303中的第三图案T3的损伤，通过与第二中间层202材料相同的第二沉积材料502附着第六图案T6的间隙，使得后续可以通过第三牺牲层303的材料与第二中间层202材料的刻蚀选择比，基于附着在第六图案T6侧壁的第二沉积材料502，形成第四图案T4，从而避免直接形成具有小间距的第四图案T4的掩膜。
在一个例子中，第一牺牲层301的材料、第二牺牲层302的材料和第三牺牲层303的材料相同，第一中间层201的材料和第二中间层202的材料相同。通过相同的材料形成第一图案T1、第二图案T2、第三图案T3和第四图案T4，使得第一图案T1、第二图案T2、第三图案T3和第四图案T4在转移的过程中可以采用相同的刻蚀方式，以简化半导体结构的形成方法。
进一步地，在一个例子中，第一牺牲层301的材料为旋涂硬掩模(Spin onhardmask，SOH)，第一中间层的材料为氧化硅(SiO)。
在另一个例子中，基于第一牺牲层301的材料刻蚀第一中间层201的材料时，所采用的刻蚀材料对第一中间层201和第一牺牲层301的刻蚀选择比大于6：1；基于第一中间层201的材料刻蚀第一牺牲层301的材料时，所采用的刻蚀材料对第一牺牲层301和第一中间层201的刻蚀选择比大于6：1。
对于上述形成于第一中间层201的第一图案T1和第二图案T2，以及形成于第二中间层202的第三图案T3和第四图案T4，将第一图案T1、第二图案T2、第三图案T3和第四图案T4转移至导电层102中，包括：
在一个例子中，在形成第四图案T4后，将第四图案T4转移至第一中间层201，并形成填充阵列区121的第四牺牲层(未图示)，将第二沉积材料502覆盖的第三图案和第一沉积材料501覆盖的第一图案T1转移至第一中间层201，并同时去除第四牺牲层(未图示)，将第一中间层201中的第一图案T1、第二图案T2、第三图案T3和第四图案T4转移至导电层102中。
在另一个例子中，也可以在形成第一图案T1和第二图案T2后，直接将第一图案T1和第二图案T2转移至导电层102中，然后再形成第三图案T3和第四图案T4。
需要说明的是，对于上述提到的第一图形层411中还包括用于隔离第一图案T1和第二图案T3的隔离层410，在一些实施例中，隔离层还可以仅在第二图形层412中形成；在一些实施例中，隔离层可以在第一图形层411和第二图形层412中都形成，以隔离后续形成与核心区111和阵列区121的图案。
在核心区111的导电层102中形成的图案为第一图案T1和第三图案T3的组合图案，在阵列区121的导电层102中形成的图案为第二图案T2和第四图案T4的公共图案，其中，第一图案T1和第二图案T2在一次图形化的过程中形成，第三图案T3和第四图案T4在另一次图形化的过程中形成，即在核心区111和阵列区121的导电层102中形成的图案分别由两次图形化形成，从而增大第一图案T1、第二图案T2、第三图案T3和第四图案T4中的图案间距，避免在单次图形化的过程中，形成图案发生短路/断路的问题。
本申请另一实施例还提供一种半导体结构，以降低半导体结构发生短路/断路的风险，以下结合附图对本实施例提供的半导体结构作进一步详细说明，具体如下：
参考图5，半导体结构，基于上述实施例提到的半导体结构的形成方法形成，包括：
衬底101，包括阵列区121和核心区111。
导电层102，位于衬底101上，其中，在核心区111的导电层102中包括第一图案T1(参考图1)和第三图案T3(参考图3)，用于阵列区111的电连接，第一图案T1与第三图案T3的位置不同，阵列区121的导电层102为第二图案T2(参考图1)和第四图案T4(参考图3)的重合区域，用于调整阵列区121的衬底101暴露出的导电区域的排布方式。在核心区111和阵列区121的导电层102中形成的图案分别由两次图形化形成，从而增大第一图案T1、第二图案T2、第三图案T3和第四图案T4中的图案间距，避免在单次图形化的过程中，形成图案发生短路/断路的问题。
需要说明的是，上述提到的“第一图案T1和第三图案T3的位置不同”中的“位置不同”指第一图案T1和第三图案T3在衬底101上的投影不重合且不连接，即第一图案T1和第三图案T3的位置相互分离。
在本实施例中，第二图案T2在第一方向D1上延伸，第四图案T4在第二方向D2上延伸，第一方向D1与衬底101中字线的延伸方向相交，第二方向D2与衬底中位线的延伸方向相交，通过保证第一方向D1和第二方向D2不与位线的延伸方向以及字线的延伸方向重合，以调整形成的landing pad的排布方式。
在一个例子中，第一方向D1和第二方向D2的夹角小于90°，以优化形成的landingpad的形貌。
由于上述实施例与本实施例相互对应，因此上述实施例中提到的相关技术细节在本实施例中依然有效，在上述实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。
为了突出本申请的创新部分，本实施例中并没有将与解决本申请所提出的技术问题关系不太密切的结构引入，但这并不表明本实施例中不存在其它的结构。本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (13)

1.一种半导体结构的形成方法，其特征在于，包括：
提供包括阵列区和核心区的衬底，所述衬底表面覆盖有导电层；
依次形成覆盖所述导电层表面的第一中间层和第一牺牲层；
在所述第一牺牲层表面形成具有第一图案和第二图案的第一图形层，所述第一图案位于所述核心区，所述第二图案位于所述阵列区，包括在第一方向延伸且在垂直于第一方向上间隔排布的横条；
基于所述第一图形层，图形化所述第一牺牲层和所述第一中间层，将所述第一图案和所述第二图案转移至所述第一中间层中；
形成填充且覆盖所述第一图案和所述第二图案间隙的第二牺牲层，并在所述第二牺牲层表面依次覆盖第二中间层和第三牺牲层；
在所述第三牺牲层表面形成具有第三图案和第四图案的第二图形层，所述第三图案位于所述核心区，且与第一图案的位置不同，所述第四图案位于所述阵列区，包括在第二方向延伸且在垂直于所述第二方向上间隔排布的横条，所述第一方向和第二方向相交；
基于所述第二图形层，图形化所述第三牺牲层和所述第二中间层，将所述第三图案和所述第四图案转移至所述第二中间层中；
将所述第一图案、所述第二图案、所述第三图案和所述第四图案转移至所述导电层中；
其中，所述在所述第一牺牲层表面形成具有第一图案和第二图案的第一图形层，基于所述第一图形层，图形化所述第一牺牲层和所述第一中间层，将所述第一图案和所述第二图案转移至所述第一中间层中，包括：
在所述第一牺牲层表面形成具有第一图案和第五图案的第一子图形层，所述第五图案位于所述阵列区，包括在第一方向延伸且在垂直于第一方向上间隔排布的横条，且横条之间的间距大于所述第二图案中横条之间的间距；
基于所述第一子图形层，图形化所述第一牺牲层，将所述第一图案和所述第五图案转移至所述第一牺牲层中；
基于所述第五图案，通过自对准双重成像工艺，形成位于所述阵列区的所述第一中间层中的所述第二图案；
基于所述第一图案，图形化所述第一中间层，将所述第一图案转移至所述第一中间层中；
其中，所述基于所述第五图案，通过自对准双重成像工艺，形成位于所述阵列区的所述第一中间层中的所述第二图案，包括：
基于第一沉积材料，在所述第一图案和所述第五图案的表面镀膜，所述第一沉积材料与所述第一中间层的材料相同；
形成填充所述第一牺牲层间隙的第一子牺牲层，所述第一子牺牲层还覆盖所述核心区的所述第一图案，所述第一子牺牲层的材料与所述第一牺牲层的材料相同；
去除所述阵列区中的所述第一沉积材料，剩余部分的阵列区图案构成所述第二图案；
基于所述第二图案，将所述第二图案转移至所述第一中间层中，并去除暴露出的所述第一牺牲层和所述第一子牺牲层，以暴露出位于所述核心区的所述第一沉积材料。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述在所述第三牺牲层表面形成具有第三图案和第四图案的第二图形层，基于所述第二图形层，图形化所述第三牺牲层和所述第二中间层，将所述第三图案和所述第四图案转移至所述第二中间层中，包括：
在所述第三牺牲层表面形成具有第三图案和第六图案的第二子图形层，所述第六图案位于所述阵列区，包括在第二方向延伸且垂直于第二方向上间隔排布的横条，且横条之间的间距大于所述第四图案中横条之间的间距；
基于所述第二子图形层，图形化所述第三牺牲层，将所述第三图案和所述第六图案转移至所述第三牺牲层中；
基于所述第六图案，通过自对准双重成像工艺，形成位于所述阵列区的所述第二中间层中的所述第四图案；
基于所述第三图案，图形化所述第二中间层，将所述第三图案转移至所述第二中间层中。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，所述基于所述第六图案，通过自对准双重成像工艺，形成位于所述阵列区的所述第二中间层中的所述第四图案，包括：
基于第二沉积材料，在所述第三图案和所述第六图案的表面镀膜，所述第二沉积材料与所述第二中间层的材料相同；
形成填充所述第三牺牲层间隙的第二子牺牲层，所述第二子牺牲层还覆盖所述核心区的所述第三图案，所述第二子牺牲层的材料与所述第三牺牲层的材料相同；
去除所述阵列区中的所述第二沉积材料，剩余部分的阵列区图案构成所述第四图案；
基于所述第四图案，将所述第四图案转移至所述第二中间层中，并去除暴露出的所述第三牺牲层和所述第二子牺牲层，以暴露出位于所述核心区的所述第二沉积材料。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述将所述第一图案、所述第二图案、所述第三图案和所述第四图案转移至所述导电层中，包括：
在形成所述第四图案后，将所述第四图案转移至所述第一中间层，并形成填充所述阵列区的第四牺牲层；
将所述第二沉积材料覆盖的第三图案和所述第二沉积材料覆盖所述第一图案转移至所述第一中间层，并同时去除所述第四牺牲层；
将所述第一中间层中的所述第一图案、所述第二图案、所述第三图案和所述第四图案转移至所述导电层中。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述依次形成覆盖所述导电层表面的第一中间层和第一牺牲层之前，还包括：形成覆盖在所述衬底表面的刻蚀中间层，所述刻蚀中间层位于所述导电层表面，所述刻蚀中间层的厚度大于所述导电层的厚度，所述刻蚀中间层的刻蚀选择比大于所述导电层的刻蚀选择比。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述刻蚀中间层与所述导电层的刻蚀选择比大于10：1。
7.根据权利要求5所述的半导体结构的形成方法，其特征在于，所述刻蚀中间层的厚度至少为所述导电层厚度的三倍。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料、所述第二牺牲层的材料和所述第三牺牲层的材料相同，所述第一中间层的材料和所述第二中间层的材料相同。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料为旋涂硬掩膜，所述第一中间层的材料为氧化硅。
10.根据权利要求8或9所述的半导体结构的形成方法，其特征在于，包括：
基于所述第一牺牲层的材料刻蚀所述第一中间层的材料时，所采用的刻蚀材料对第一中间层和第一牺牲层的刻蚀选择比大于6：1；
基于所述第一中间层的材料刻蚀所述第一牺牲层的材料时，所采用的刻蚀材料对第一牺牲层和第一中间层的刻蚀选择比大于6：1。
11.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一方向与所述衬底中字线的延伸方向相交，所述第二方向与所述衬底中位线的延伸方向相交，且所述第一方向和所述第二方向的夹角小于90°。
12.一种半导体结构，其特征在于，基于权利要求1~11任一项半导体结构的形成方法形成，包括：
衬底，包括阵列区和核心区；
导电层，位于所述衬底上，其中，
在所述核心区的所述导电层中包括第一图案和第三图案，用于所述阵列区的电连接，所述第一图案与第三图案的位置不同；
所述阵列区的所述导电层为第二图案与第四图案的重合区域，用于调整所述阵列区的所述衬底暴露出的导电区域的排布方式。
13.根据权利要求12所述的半导体结构，其特征在于，所述第二图案在第一方向上延伸，所述第四图案在第二方向上延伸，且所述第一方向和所述第二方向的夹角小于90°。
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