CN114078780A - 半导体结构及其制作方法 - Google Patents
半导体结构及其制作方法 Download PDFInfo
- Publication number
- CN114078780A CN114078780A CN202010847669.XA CN202010847669A CN114078780A CN 114078780 A CN114078780 A CN 114078780A CN 202010847669 A CN202010847669 A CN 202010847669A CN 114078780 A CN114078780 A CN 114078780A
- Authority
- CN
- China
- Prior art keywords
- bit line
- conductive
- insulating medium
- medium layer
- gap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000002955 isolation Methods 0.000 claims abstract description 120
- 230000002093 peripheral effect Effects 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000005530 etching Methods 0.000 claims abstract description 42
- 238000000034 method Methods 0.000 claims abstract description 39
- 239000000463 material Substances 0.000 claims description 46
- 239000004020 conductor Substances 0.000 claims description 29
- 239000011800 void material Substances 0.000 claims description 19
- 238000003860 storage Methods 0.000 claims description 8
- 239000011810 insulating material Substances 0.000 description 26
- 238000011049 filling Methods 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000005137 deposition process Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- AUEPDNOBDJYBBK-UHFFFAOYSA-N [Si].[C-]#[O+] Chemical compound [Si].[C-]#[O+] AUEPDNOBDJYBBK-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
Abstract
本发明涉及一种半导体结构及其制作方法。其中方法包括：提供衬底，所述衬底具有存储单元阵列区和周边电路区；在存储单元阵列区和周边电路区形成第一绝缘介质层和第二绝缘介质层，第一绝缘介质层中形成有间隔排布的位线结构，第二绝缘介质层中形成有间隔排布的导电结构，其中，位线结构包括位线导电结构和覆盖位线导电结构顶部和侧壁的隔离结构；蚀刻隔离结构以及周边电路区的导电结构之间的第二绝缘介质层，以分别在存储单元阵列区和周边电路区形成第一空隙和第二空隙，第一空隙至少部分暴露出位线导电结构，第二空隙暴露出周边电路区的导电结构之间的衬底；在第一空隙的侧壁和第二空隙的侧壁形成第三绝缘介质层。
Description
技术领域
本发明涉及半导体存储器件技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体存储器件尺寸微缩，存储单元阵列区和周边电路区的晶体管的尺寸都越来越小，导致对套刻误差的要求越来越高，也越接近套刻误差控制的极限。周边电路接触连接工艺的目的之一是挖洞将金属层和有源区连接起来，但是由于在周边电路区内栅极(Periphery Gate,PG)之间的距离较小，要想通过PC(Periphery Contact)工艺在两个栅极之间连接有源区，又不与周边电路区的晶体管的栅极发生短路，这对套刻误差的要求极高。此外，PC另外一个目的是与位线BL连接起来，但是由于BL的尺寸太小，主体金属层W部分的关键尺寸大概11nm左右,因此PC on BL的刻蚀过程中会使得BL侧壁被损坏严重。
发明内容
基于此，有必要针对现有技术中PC工艺会可能导致PC-PG短路以及可损坏位线侧壁的问题，提供一种半导体结构及其制作方法。
为了实现上述目的，本发明提供了一种半导体结构的制作方法，包括：
提供衬底，所述衬底具有存储单元阵列区和周边电路区；
在所述存储单元阵列区和所述周边电路区形成第一绝缘介质层和第二绝缘介质层，所述第一绝缘介质层中形成有间隔排布的位线结构，所述第二绝缘介质层中形成有间隔排布的导电结构，其中，所述位线结构包括位线导电结构和覆盖所述位线导电结构顶部和侧壁的隔离结构；
蚀刻所述隔离结构以及所述周边电路区的所述导电结构之间的所述第二绝缘介质层，以分别在所述存储单元阵列区和所述周边电路区形成第一空隙和第二空隙，所述第一空隙至少部分暴露出所述位线导电结构，所述第二空隙暴露出所述周边电路区的所述导电结构之间的所述衬底；
在所述第一空隙的侧壁和所述第二空隙的侧壁形成第三绝缘介质层，所述第一空隙侧壁的所述第三绝缘介质层与所述位线结构侧壁的所述隔离结构的厚度可以相同或不同。
在其中一个实施例中，所述第二空隙还延伸至所述衬底中。
在其中一个实施例中，所述第一空隙还延伸至所述位线导电结构的侧壁与所述第一绝缘介质层之间。
在其中一个实施例中，所述位线导电结构和所述导电结构同时形成，形成所述位线导电结构和所述导电结构的步骤包括：
在所述存储单元阵列区和所述周边电路区形成第一导电材料层；
形成覆盖所述第一导电材料层的第二导电材料层；
刻蚀所述第一导电材料层和所述第二导电材料层，在所述存储单元阵列区和所述周边电路区同时形成所述位线导电结构和所述导电结构。
在其中一个实施例中，形成所述隔离结构的步骤包括：
在所述第二导电材料层上形成所述第二绝缘介质层，蚀刻所述存储单元阵列区的所述第一导电材料、所述第二导电材料以及所述第二绝缘介质层，形成所述位线结构，并保留所述位线结构上表面的所述第二绝缘介质层；
在所述位线结构的侧壁形成第二绝缘介质层，形成覆盖所述位线结构顶部和侧部的所述隔离结构。
在其中一个实施例中，所述半导体结构的制作方法还包括：
分别于所述第一空隙和所述第二空隙内形成第一连接结构和第二连接结构。
基于同一发明构思，本发明实施例还提供了一种半导体结构，包括：
衬底，所述衬底具有存储单元阵列区，所述存储单元阵列区的所述衬底上形成有第一绝缘介质层；
位线结构，所述位线结构形成在所述第一绝缘介质层中，所述位线结构包括位线导电结构以及位于所述位线导电结构侧壁的隔离结构，所述位线导电结构包括第一导电结构以及与所述第一导电结构顶部连接的第二导电结构，所述隔离结构包括第一位线隔离结构和位于所述第一位线隔离结构上方的第二位线隔离结构，所述第一位线隔离结构和所述第二位线隔离结构在所述位线导电结构的侧壁上的厚度可以相同或不同。
在其中一个实施例中，所述半导体结构还包括：
周边电路区，所述周边电路区形成在所述衬底上，所述周边电路区的所述衬底上形成有第二绝缘介质层；
所述第二绝缘介质层中形成有导电结构，所述导电结构至少一侧壁外围还形成有第三隔离结构，所述第三隔离结构与所述第二隔离结构材质相同。
在其中一个实施例中，所述半导体结构还包括互连结构，所述互连结构形成在所述第二绝缘介质层中，且通过所述第三隔离结构与所述导电结构隔离。
在其中一个实施例中，所述互连结构的底部还延伸至所述衬底中。
综上，本发明实施例提供了一种半导体结构及其制作方法。其中所述制作方法包括：提供衬底，所述衬底具有存储单元阵列区和周边电路区；在所述存储单元阵列区和所述周边电路区形成第一绝缘介质层和第二绝缘介质层，所述第一绝缘介质层中形成有间隔排布的位线结构，所述第二绝缘介质层中形成有间隔排布的导电结构，其中，所述位线结构包括位线导电结构和覆盖所述位线导电结构顶部和侧壁的隔离结构；蚀刻所述隔离结构以及所述周边电路区的所述导电结构之间的所述第二绝缘介质层，以分别在所述存储单元阵列区和所述周边电路区形成第一空隙和第二空隙，所述第一空隙至少部分暴露出所述位线导电结构，所述第二空隙暴露出所述周边电路区的所述导电结构之间的所述衬底；在所述第一空隙的侧壁和所述第二空隙的侧壁形成第三绝缘介质层，所述第一空隙侧壁的所述第三绝缘介质层与所述位线结构侧壁的所述隔离结构的厚度可以相同或不同。本发明中，在形成第一空隙和第二空隙后，形成覆盖所述第一空隙孔和所述第二空隙的侧壁的第三绝缘介质层，利用第三绝缘介质层保护所述导电结构的侧壁，从而将第二连接结构与所述导电结构隔离，避免周边电路区内的第二连接结构与周边电路区的导电结构之间发生短路，以及在存储单元阵列区内防止电容接触孔导线与存储单元阵列区的位线导电结构之间发生漏电接触；并且，利用所述第三绝缘介质层填充所述位线导电结构与第一绝缘介质层之间的由于第一位线隔离结构被部分刻蚀掉后所形成的间隙，实现对PC工艺中被损坏的位线隔离结构修复，以解决目前因PC工艺导致位线侧壁被损坏的问题，进一步提高半导体结构的品质。
附图说明
为了更清楚地说明本发明实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种半导体结构的制备方法的流程图；
图2-图6为本发明实施例提供的逐步形成的半导体结构的结构示意图。
附图标记说明：衬底-100，位线结构-200，位线导电结构/导电结构/第一导电结构-210，第二导电结构-230，第一导电层-2101，第二导电层2102，隔离结构220，第一位线隔离结构-2201，第二位线隔离结构-2202，第三隔离结构-2203，第二导电结构-230，第一绝缘介质层-310，第二绝缘介质层-320，第三绝缘材料层-400a，第三绝缘介质层400，第一连接结构-510，第一空隙-510a，第二连接结构-520，第二空隙-520a。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
请参见图1，本发明实施例提供了一种半导体结构的制作方法，包括：
步骤S110，提供衬底100，所述衬底100具有存储单阵列区(array)和周边电路区(periphery)；
步骤S120，在所述存储单元阵列区和所述周边电路区形成第一绝缘介质层310和第二绝缘介质层320，所述第一绝缘介质层310中形成有间隔排布的位线结构200，所述第二绝缘介质层320中形成有间隔排布的导电结构210，其中，位线结构200包括位线导电结构210和覆盖所述位线导电结构顶部和侧壁的第一位线隔离结构2201，其中，该位线导电结构210由下至上可以依次包括第一导电层2101和第二导电层2102，如图2所示；
步骤S130，以位线导电结构210为蚀刻停止层，对存储单元阵列区内的第一位线隔离结构2201进行刻蚀以形成第一空隙510a，通过所述第一空隙510a至少暴露出所述位线导电结构210的部分表面，以及在所述周边电路区内对第二绝缘介质层320进行蚀刻，在间隔的导电结构210之间形成暴露衬底100的第二空隙520a，其中，由于周边电路区的导电结构210之间的间距越来越小，在蚀刻时，可能导致所述导电结构210的至少一侧壁也同时暴露出来，如图3所示；
步骤S140，形成第三绝缘介质层400，所述第三绝缘介质层400覆盖所述第一空隙510a和所述第二空隙520a的侧壁，如图4和图5所示；
步骤S150，填充所述第一空隙510a和所述第二空隙520a，分别形成第一连接结构510和第二连接结构520，实现电性连接，请参见图6。
可以理解，由于刻蚀工艺受到套刻误差的限制，在PC工艺中可能会暴露出导电结构210部分侧壁或损坏部分第一位线隔离结构2201。当在周边电路区内的导电结构210的侧壁被暴露出时，则会导致第二连接结构520与周边电路区的导电结构210之间发生短路。为解决该问题，本实施例中在通过上述步骤S110至步骤S130形成第一空隙510a和第二空隙520a后，形成覆盖所述第一空隙孔510a和所述第二空隙520a的侧壁的第三绝缘介质层400，利用第三绝缘介质层400保护所述导电结构210的侧壁，从而将第二连接结构520与所述导电结构210隔离，避免周边电路区内的第二连接结构520与周边电路区的导电结构210之间发生短路，以及在存储单元阵列区内防止电容接触孔导线与存储单元阵列区的位线导电结构210之间发生漏电接触；并且，利用所述第三绝缘介质层400填充所述位线导电结构210与第一绝缘介质层310之间的由于第一位线隔离结构2201被部分刻蚀掉后所形成的间隙，形成第二隔离结构2202，与第一位线隔离结构2201组成新的位线隔离结构220，实现对PC工艺中被损坏的位线隔离结构修复，以解决目前因PC工艺导致位线侧壁被损坏的问题，进一步提高半导体结构的品质。
本实施例中，所述衬底100包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。本领域的技术人员可以根据需要在衬底上形成的半导体器件选择所述半导体衬底的类型，因此所述半导体衬底的类型不应限制本发明的保护范围。本实施例中，所述衬底100为P型晶体硅衬底。
所述衬底100包括基底和形成于基底内形成的浅沟槽结构，通过所述浅沟槽结构定出多个平行交错设置的多个有源区，且所述浅沟槽结构内填充有绝缘材料以形成浅沟槽隔离结构。所述衬底100还包括字线结构和位线结构200，其中所述字线结构为埋入式字线结构，该埋入式字线结构的延伸方法与所述位线结构200的延伸方向交叉。所述位线结构200包括位线导电结构210和覆盖所述位线导电结构顶部和侧壁的隔离结构220。
在其中一个实施例中，所述位线导电结构和所述导电结构同时形成，形成所述位线导电结构和所述导电结构的步骤包括：
在所述存储单元阵列区和所述周边电路区形成第一导电材料层；
形成覆盖所述第一导电材料层的第二导电材料层；
刻蚀所述第一导电材料层和所述第二导电材料层，在所述存储单元阵列区和所述周边电路区同时形成所述位线导电结构和所述导电结构。
本实施例中形成位线结构200和导电结构210的步骤包括：
步骤一，同时在衬底100的存储单元阵列区和周边电路区上利用沉积工艺沉积绝缘材料材料，以形成间隔层(未图示)；所述绝缘材料可以为氧化硅、氮化硅、氮氧化硅等，具体材料可根据工艺需求进行选择。本实施例中，采用氮化硅形成所述间隔层。另外，所述沉积工艺可以包括化学气相沉积(CVD)、低压CVD(LPCVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)以及等离子体增强ALD(PEALD)等。本实施例中，所述间隔层完全覆盖所述衬底100的表面，且顶部比较平坦。
步骤二，通过沉积工艺依次沉积半导体导电材料、金属材料和绝缘材料，分别形成所述第一导电材料层、第二导电材料层和所述绝缘材料层。本实施例中，采用多晶硅、低温多晶硅等制作所述第一导电材料层，利用氮化钛、钛、硅化钨、氮化钨中的任一中或任意组合制作所述第二导电材料层，利用所述氮化硅制作所述绝缘材料。
步骤三，在所述绝缘材料层上依次形成第一有机掩膜材料层、第一硬掩膜材料层，并在所述第一硬掩膜材料层表面涂覆一层光刻胶，形成第一光刻胶层；其中，所述第一硬掩膜材料层的材料可以为氮化物、氧化物，例如氮氧化硅、氧化硅碳等，所述第一有机掩膜材料层可以为抗反射材料、有机碳材料等。然后，对所述第一光刻胶层进行曝光、清洗等步骤后形成定义所述位线结构200和导电结构210的图案。再然后，以图案化第一光刻胶层为掩膜，对所述第一有机掩膜材料层和所述第一硬掩膜材料层进行刻蚀，直至露出所述绝缘材料层，将图案转移到所述第一有机掩膜材料层和所述第一硬掩膜材料层中，剩余的第一有机掩膜材料层和第一硬掩膜材料层构成第一硬掩膜层。最后，去除所述光刻胶层。
步骤四，以第一硬掩膜层为掩膜，对所述第一导电材料层、所述第二导电材料层和所述绝缘材料层进行刻蚀，同时形成所述位线结构200和导电结构210。
在形成位线结构200以后，为了防止位线导电结构210与后续形成的电容接触孔导线之间的漏电接触，需要形成覆盖位线结构200侧壁的第一位线隔离结构2201。在其中一个实施例中，形成所述第一位线隔离结构2201的步骤包括：
在形成所述位线结构200后，形成隔离材料层，所述隔离材料层覆盖所述位线结构200侧壁、顶部以及所述衬底100表面；
对所述隔离材料层进行刻蚀，去除位于所述衬底100表面和所述位线结构200顶部的隔离材料层，保留的位于所述位线结构200侧壁上的所述隔离材料作为所述第一位线隔离结构2201。
本实施例中，形成第一位线隔离结构2201的步骤包括：首先，通过沉积绝缘材料形成覆盖所述位线结构200的表面以及所述衬底100表面的隔离材料层。本实施例中，采用氮化硅制作所述隔离材料层，在本发明的另一个实施例中，该隔离材料层可以与位于位线结构顶部的绝缘材料层采用相同的材质；然后，利用刻蚀工艺对所述隔离材料层进行刻蚀，去除位于所述位线结构200顶部以及所述衬底100表面的隔离材料层，保留位于所述位线结构200侧壁上的隔离材料层和位于位线结构200顶部的绝缘材料层，位线结构200顶部的绝缘材料层和位线结构200侧壁的隔离材料层一起作为所述第一位线隔离结构2201。
在形成位线隔离结构2201后，通常利用沉积工艺和刻蚀/化学机械研磨工艺在存储单元阵列区形成第一绝缘介质层310。在其中一个实施例中，形成所述第一绝缘介质层310的步骤包括：
在形成所述第一位线隔离结构2201后，在所述存储单元阵列区内形成第一绝缘填充材料层，所述第一绝缘填充材料层填满所述第一位线隔离结构2201之间的间隙，并覆盖所述位线结构200的顶部；
对所述第一绝缘填充材料层进行研磨，直至露出所述位线结构200的顶部，保形成所述第一绝缘介质层310。
在形成周边电路区的导电结构210后，在所述周边电路区内形成第二绝缘填充材料层，所述第二绝缘填充材料层填满所述导电结构210之间的间隙，并覆盖所述导电结构210的顶部，形成第二绝缘介质层320。
本实施例中分别形成第一绝缘介质层310和第二绝缘介质层320。具体的：
在形成第一位线隔离结构2201后，首先遮住存储单元阵列区，在周边电路区内沉积氮化硅材料，在周边电路区内形成第二绝缘填充材料层，所述第二绝缘填充材料层填满所述导电结构210之间的间隙，并覆盖所述导电结构210的顶部，如图2中的(b)图所示。
在形成第二绝缘介质层320后，遮住所述周边电路区，在所述存储单元阵列区内沉积第一绝缘填充材料，以形成第一绝缘填充材料层，所述第一绝缘填充材料层填满所述位线隔离结构220之间的间隙，并覆盖所述位线结构200的顶部；然后利用刻蚀工艺或化学机械研磨工艺去除部分高度的所述第一绝缘填充材料层，直至露出所述位线结构200的顶部，保留的所述第一绝缘填充材料层作为所述第一绝缘介质层310，如图2中的(a)图所示。
可以理解，在其它一些实施例中还可以在形成存储单元阵列区的第一位线隔离结构2201之后，先形成第一绝缘介质层310，再形成第二绝缘介质层320；或者，在形成存储单元阵列区的第一位线隔离结构2201时，一并在周边电路区形成第二绝缘介质层320，然后再形成第一绝缘介质层310。本实施例对第一绝缘介质层和第二绝缘介质层的具体实现步骤和方式不做任何限制。
在形成位线结构200、第一位线隔离结构2201和第一绝缘介质层310和第二绝缘介质层320后，利用刻蚀工艺分别在周边电路区和存储单元阵列区形成空隙。在其中一个实施例中，形成所述第一空隙510a的步骤，包括：
在所述存储单元阵列区内，以所述位线导电结构210为刻蚀停止层，对所述第一位线隔离结构2201进行刻蚀，去除位于所述位线导电结构210顶部所在平面上方的所述第一位线隔离结构2201以及位于所述位线导电结构210侧壁的部分第一位线隔离结构2201，形成所述第一空隙510a。
可以理解，本实施例中利用同一刻蚀工序形成第一空隙510a和第二空隙520a，只要拉开第二导电材料层(即金属钨)和氮化硅的选择比即可。这样在存储单元阵列区内第一空隙510a做好后基本停止了刻蚀，但是在周边电路区还会接着往下刻蚀，在接触到衬底100表面时，如按照预设时间往下刻蚀，即可固定好深度。形成第一空隙510a和第二空隙520a的过程具体包括：
第一步，在第一绝缘介质层310和第二绝缘介质层320上形成第二硬掩膜层，所述第二硬掩膜层中具有空隙，通过所述空隙可定义出第一空隙510a和第二空隙520a。其中，在存储单元阵列区内，所述空隙位于所述第一位线隔离结构2201的正上方；在所述周边电路区内，所述空隙位于两个导电结构210之间区域的正上方。
第二步，以第二硬掩膜层为掩膜，在存储单元阵列区内，利用氮化硅相对氧化硅的刻蚀比，去除位于所述位线导电结构210上方的第一位线隔离结构2201以及位于位线导电结构210侧壁的部分第一位线隔离结构2201，形成第一空隙510a；以及，在周边电路区内去除位于两个导电结构210之间的第二绝缘介质层320，以形成第二空隙520a。可以理解，受刻蚀工艺的限制，在存储单元阵列区内，为了完全暴露出所述位线导电结构210的顶部，实际刻蚀工艺中会刻蚀掉部分位于位线导电结构210与第一绝缘介质层310之间的部分第一位线隔离结构2201，导致形成的第一空隙510a的底部呈W型，如图3中的(a)图所示；以及，受套刻误差的限制，在周边电路区内刻蚀掉了部分第二绝缘介质层320以及衬底100，暴露出了导电结构210的部分侧壁和衬底有源区，如图3中的(b)图所示。
在其中一个实施例中，利用所述第一位线隔离结构2201相对于所述第一绝缘介质层310的刻蚀选择比形成所述第一空隙510a。本实施例中，采用氮化硅制作第一位线隔离结构2201，利用氧化硅制作所述第一绝缘介质层310，采用钨作为位线导电结构210和导电结构210，通过控制蚀刻条件，将位线导电结构210顶部及侧壁的部分第一位线隔离结构2201蚀刻掉并停止在位线导电结构210上面，形成第一空隙510a，同时在周边电路区中形成第二空隙520a。
另外，本实施例中所述第一位线隔离结构2201、所述绝缘层400和所述第二绝缘介质层320可以采用相同的绝缘材料，例如氮化硅，在本发明的另一个实施例中，第一位线隔离结构2201、第三绝缘介质层400以及第二绝缘介质层320为氮化硅，第一绝缘介质层310为氧化硅。
可以理解，位线导电结构210与第一绝缘介质层310之间的第一位线隔离结构2201被部分刻蚀后，可能会导致后续形成的电容接触孔导线与位线导电结构210之间发生漏电接触；以及，周边电路区内导电结构210侧壁的部分第二绝缘介质层320被刻蚀掉后，会导致第二连接结构520与导电结构210直接接触，二者之间发生短路。为了解决该问题，本实施例中通过形成第三绝缘介质层400，将周边电路区的导电结构210与第二连接结构520绝缘隔离。
在其中一个实施例中，形成所述第三绝缘介质层400的步骤包括：
形成第三绝缘材料层400a，所述第三绝缘材料层400a覆盖所述第一空隙510a和所述第二空隙520a的表面以及所述第一绝缘介质层310和第二绝缘介质层320的顶部；
对所述第三绝缘材料层400a进行刻蚀，去除位于所述位线结构200、所述衬底100以及所述第一绝缘介质层310和第二绝缘介质层320顶部的所述第三绝缘材料层400a，保留的位于所述第一空隙510a和所述第二空隙520a侧壁上的所述第三绝缘材料层400a作为第三绝缘介质层400，其中，第一空隙510a侧壁的第三绝缘介质层400为第二位线隔离结构2202，其与第一位线隔离结构2201抵接，以对位线导电结构210形成隔离。
本实施例中，利用氮化硅材料形成所述第三绝缘介质层400，具体工艺包括：
1)利用沉积工艺沉积氮化硅材料，以形成第三绝缘材料层400a，所述第三绝缘材料层400a覆盖所述第一空隙510a和所述第二空隙520a的表面以及第一绝缘介质层310和第二绝缘介质层320的顶部，请参见图4，其中图4中的(a)图用于示意在存储单元阵列区内的形成第三绝缘材料层400a后的半导体结构，图4中的(b)图用于示意在周边电路区内的形成第三绝缘材料层400a后的半导体结构；可以理解，所述第三绝缘材料层400a会覆盖露出的位线导电结构210的侧壁和顶部，以及至少填充部分位于导电结构210与第二绝缘介质层320之间的间隙。
2)利用刻蚀工艺对所述第三绝缘材料层400a进行刻蚀，去除位于所述位线导电结构210顶表面、所述衬底100以及第一绝缘介质层310和第二绝缘介质层320顶部的所述第三绝缘材料层400a，保留位于所述第一空隙510a和所述第二空隙520a侧壁上的所述第三绝缘材料层400a作为所述第三绝缘介质层400；请参见图5，其中图5中的(a)图用于示意在存储单元阵列区内的形成第三绝缘介质层400后的半导体结构，图5的(b)图用于示意在周边电路区内的形成第三绝缘介质层400后的半导体结构。图5中的(a)图所示的剖面图中，在所述存储单元阵列区内第三绝缘介质层400(即第二位线隔离结构2202)的宽度与第一位线隔离结构2201的宽度可以相同也可以不同；本实施例中，第二位线隔离结构2202的宽度与第一位线隔离结构2201的宽度相同，位于所述第一位线隔离结构的上方，且二者抵接。
在本发明的另一个实施例中，在第一空隙510a以及第二空隙520a中形成第三绝缘介质层400后，为了除去形成在位线导电结构210顶表面的第三绝缘介质层400以及周边电路区的衬底表面的第三绝缘介质层400，利用干法蚀刻，通过控制蚀刻条件，得到非常高的氮化硅、氧化硅以及金属钨的选择比，从而在保证不损坏位线导电结构210以及衬底上的有源区的情况下去除位于位线导电结构210顶表面以及周边电路区衬底有源面上的第三绝缘介质层400，同时不破坏形成在第一空隙510a侧壁的第三绝缘介质层400，此外，还可以通过控制蚀刻条件，调节保留在第一空隙510a侧壁的第三绝缘介质层400的厚度，例如，利用包含二氟甲烷、氧气和氩气的刻蚀气体进行刻蚀时，氮化硅、金属钨和氧化硅之间的刻蚀选择比约为10:3:2。
在其中一个实施例中，所述第三绝缘介质层400在第一空隙510a以及第二空隙520a侧壁的厚度为2～4nm。
可以理解，将所述第三绝缘介质层400的厚度范围设置在2～4nm内，可有效对位线导电结构/导电结构210起到绝缘隔离作用，同时还可以控制其厚度小于第一位线隔离结构，避免因厚度太大而挤占第一连接结构510和第二连接结构520的空间，从而降低第一连接结构510和第二连接结构520的电阻。在本发明的另一个实施例中，该第三绝缘介质层400的厚度也可以大于第一位线隔离结构2201，优选的，所述附加层400的厚度可以为2.5nm、3.0nm和3.5nm。
请参见图6，在形成第三绝缘介质层400之后，通过沉积工艺沉积金属材料以形成连接材料层，所述连接材料层覆盖所述第三绝缘介质层400和第一绝缘介质层310和第二绝缘介质层320的顶部，且填满所述第一空隙510a和所述第二空隙520a；然后，利用刻蚀工艺或化学机械工艺去除部分高度的连接材料层，直至露出所述第三绝缘介质层400和所述第一绝缘介质层310和第二绝缘介质层320的顶部，形成第一连接结构510和第二连接结构520。
基于同一发明构思，本发明实施例还提供了利用上任一实施例提供的方法制作的半导体结构，请继续参见图6。所述半导体结构包括：衬底100、位线结构200和第一绝缘介质层310。
所述衬底100具有存储单阵列区和周边电路区，所述存储单元阵列区的所述衬底上形成有第一绝缘介质层310。
所述位线结构200形成在所述第一绝缘介质层310中，所述位线结构200包括位线导电结构以及位于所述位线导电结构侧壁的隔离结构220，所述位线导电结构包括第一导电结构210以及与所述第一导电结构顶部连接的第二导电结构230，所述隔离结构220包括第一位线隔离结构2201和位于所述第一位线隔离结构2201上方的第二位线隔离结构2202，所述第一位线隔离结构2201和所述第二位线隔离结构2202在所述位线导电结构210的侧壁上的厚度可以相同或不同。
本实施例中，该半导体结构是通过上述任一实施例提供的方法提供的，因此，通过所述隔离结构220对PC工艺中被损坏的位线隔离结构修复，以解决目前因PC工艺导致位线侧壁被损坏的问题，进一步提高半导体结构的品质。
在其中一个实施例中，所述半导体结构还包括周边电路区、第二绝缘介质层320、导电结构210和第三隔离结构2203。
所述周边电路区形成在所述衬底100上，所述周边电路区的所述衬底上形成有第二绝缘介质层320；所述第二绝缘介质层320中形成有导电结构210，所述导电结构至少一侧壁外围还形成有第三隔离结构2203，所述第三隔离结构与所述第二隔离结构材质相同。本实施例中，所述第三隔离结构包括直接与所述导电结构210侧壁接触的形成所述第三隔离结构和沉积在位于所述导电结构侧壁上的第二绝缘介质层表面的第三隔离结构。
在其中一个实施例中，还包括互连结构，本申请中所述互连结构即上述形成的第二连接结构520。所述互连结构形成在所述第二绝缘介质层320中，且通过所述第三隔离结构2203与所述导电结构210隔离，避免周边电路区域内的第二绝缘介质层320被刻蚀后露出导电结构210表面进而导致产生所述互连结构与导电结构210直接接触的问题。
在其中一个实施例中，所述互连结构的底部还延伸至所述衬底中，与周边电路区的有源区连接。
综上，本发明实施例提供了一种半导体结构及其制作方法。其中所述制作方法包括：提供衬底，所述衬底具有存储单元阵列区和周边电路区；在所述存储单元阵列区和所述周边电路区形成第一绝缘介质层和第二绝缘介质层，所述第一绝缘介质层中形成有间隔排布的位线结构，所述第二绝缘介质层中形成有间隔排布的导电结构，其中，所述位线结构包括位线导电结构和覆盖所述位线导电结构顶部和侧壁的隔离结构；蚀刻所述隔离结构以及所述周边电路区的所述导电结构之间的所述第二绝缘介质层，以分别在所述存储单元阵列区和所述周边电路区形成第一空隙和第二空隙，所述第一空隙至少部分暴露出所述位线导电结构，所述第二空隙暴露出所述周边电路区的所述导电结构之间的所述衬底；在所述第一空隙的侧壁和所述第二空隙的侧壁形成第三绝缘介质层，所述第一空隙侧壁的所述第三绝缘介质层与所述位线结构侧壁的所述隔离结构的厚度可以相同或不同。本发明中，在形成第一空隙和第二空隙后，形成覆盖所述第一空隙孔和所述第二空隙的侧壁的第三绝缘介质层，利用第三绝缘介质层保护所述导电结构的侧壁，从而将第二连接结构与所述导电结构隔离，避免周边电路区内的第二连接结构与周边电路区的导电结构之间发生短路，以及在存储单元阵列区内防止电容接触孔导线与存储单元阵列区的位线导电结构之间发生漏电接触；并且，利用所述第三绝缘介质层填充所述位线导电结构与第一绝缘介质层之间的由于第一位线隔离结构被部分刻蚀掉后所形成的间隙，实现对PC工艺中被损坏的位线隔离结构修复，以解决目前因PC工艺导致位线侧壁被损坏的问题，进一步提高半导体结构的品质。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底具有存储单元阵列区和周边电路区；
在所述存储单元阵列区和所述周边电路区形成第一绝缘介质层和第二绝缘介质层，所述第一绝缘介质层中形成有间隔排布的位线结构，所述第二绝缘介质层中形成有间隔排布的导电结构，其中，所述位线结构包括位线导电结构和覆盖所述位线导电结构顶部和侧壁的隔离结构；
蚀刻所述隔离结构以及所述周边电路区的所述导电结构之间的所述第二绝缘介质层，以分别在所述存储单元阵列区和所述周边电路区形成第一空隙和第二空隙，所述第一空隙至少部分暴露出所述位线导电结构，所述第二空隙暴露出所述周边电路区的所述导电结构之间的所述衬底；
在所述第一空隙的侧壁和所述第二空隙的侧壁形成第三绝缘介质层，所述第一空隙侧壁的所述第三绝缘介质层与所述位线结构侧壁的所述隔离结构的厚度可以相同或不同。
2.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第二空隙还延伸至所述衬底中。
3.如权利要求1所述的半导体结构的制作方法，其特征在于，所述第一空隙还延伸至所述位线导电结构的侧壁与所述第一绝缘介质层之间。
4.如权利要求1所述的半导体结构的制作方法，其特征在于，所述位线导电结构和所述导电结构同时形成，形成所述位线导电结构和所述导电结构的步骤包括：
在所述存储单元阵列区和所述周边电路区形成第一导电材料层；
形成覆盖所述第一导电材料层的第二导电材料层；
刻蚀所述第一导电材料层和所述第二导电材料层，在所述存储单元阵列区和所述周边电路区同时形成所述位线导电结构和所述导电结构。
5.如权利要求4所述的半导体结构的制作方法，其特征在于，形成所述隔离结构的步骤包括：
在所述第二导电材料层上形成所述第二绝缘介质层，蚀刻所述存储单元阵列区的所述第一导电材料、所述第二导电材料以及所述第二绝缘介质层，形成所述位线结构，并保留所述位线结构上表面的所述第二绝缘介质层；
在所述位线结构的侧壁形成第二绝缘介质层，形成覆盖所述位线结构顶部和侧部的所述隔离结构。
6.如权利要求1所述的半导体结构的制作方法，其特征在于，还包括：
分别于所述第一空隙和所述第二空隙内形成第一连接结构和第二连接结构。
7.一种半导体结构，其特征在于，包括：
衬底，所述衬底具有存储单元阵列区，所述存储单元阵列区的所述衬底上形成有第一绝缘介质层；
位线结构，所述位线结构形成在所述第一绝缘介质层中，所述位线结构包括位线导电结构以及位于所述位线导电结构侧壁的隔离结构，所述位线导电结构包括第一导电结构以及与所述第一导电结构顶部连接的第二导电结构，所述隔离结构包括第一位线隔离结构和位于所述第一位线隔离结构上方的第二位线隔离结构，所述第一位线隔离结构和所述第二位线隔离结构在所述位线导电结构的侧壁上的厚度可以相同或不同。
8.如权利要求7所述的半导体结构，其特征在于，还包括：
周边电路区，所述周边电路区形成在所述衬底上，所述周边电路区的所述衬底上形成有第二绝缘介质层；
所述第二绝缘介质层中形成有导电结构，所述导电结构至少一侧壁外围还形成有第三隔离结构，所述第三隔离结构与所述第二隔离结构材质相同。
9.如权利要求8所述的半导体结构，其特征在于，还包括互连结构，所述互连结构形成在所述第二绝缘介质层中，且通过所述第三隔离结构与所述导电结构隔离。
10.如权利要求9所述的半导体结构，其特征在于，所述互连结构的底部还延伸至所述衬底中。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010847669.XA CN114078780A (zh) | 2020-08-21 | 2020-08-21 | 半导体结构及其制作方法 |
| PCT/CN2021/103670 WO2022037273A1 (zh) | 2020-08-21 | 2021-06-30 | 半导体结构及其制作方法 |
| US17/467,603 US20220059447A1 (en) | 2020-08-21 | 2021-09-07 | Semiconductor structure and method for manufacturing semiconductor structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010847669.XA CN114078780A (zh) | 2020-08-21 | 2020-08-21 | 半导体结构及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114078780A true CN114078780A (zh) | 2022-02-22 |
Family
ID=80282187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010847669.XA Pending CN114078780A (zh) | 2020-08-21 | 2020-08-21 | 半导体结构及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN114078780A (zh) |
| WO (1) | WO2022037273A1 (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1236989A (zh) * | 1998-05-27 | 1999-12-01 | 日本电气株式会社 | 半导体器件及其制作方法 |
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| US20120132971A1 (en) * | 2010-11-30 | 2012-05-31 | C/O Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| US20130154055A1 (en) * | 2011-12-19 | 2013-06-20 | SK Hynix Inc. | Capacitor and register of semiconductor device, memory system including the semiconductor device, and method of manufacturing the semiconductor device |
| CN108389861A (zh) * | 2017-02-03 | 2018-08-10 | 联华电子股份有限公司 | 半导体元件及其形成方法 |
| CN108831884A (zh) * | 2018-06-08 | 2018-11-16 | 长鑫存储技术有限公司 | 存储器结构及其制备方法 |
| CN110061001A (zh) * | 2018-01-18 | 2019-07-26 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN110299360A (zh) * | 2018-03-22 | 2019-10-01 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828219B2 (en) * | 2002-03-22 | 2004-12-07 | Winbond Electronics Corporation | Stacked spacer structure and process |
| KR102001493B1 (ko) * | 2013-04-16 | 2019-07-18 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
-
2020
- 2020-08-21 CN CN202010847669.XA patent/CN114078780A/zh active Pending
-
2021
- 2021-06-30 WO PCT/CN2021/103670 patent/WO2022037273A1/zh active Application Filing
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1236989A (zh) * | 1998-05-27 | 1999-12-01 | 日本电气株式会社 | 半导体器件及其制作方法 |
| CN101090117A (zh) * | 2006-06-12 | 2007-12-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体存储器件及其制造方法 |
| US20120132971A1 (en) * | 2010-11-30 | 2012-05-31 | C/O Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| US20130154055A1 (en) * | 2011-12-19 | 2013-06-20 | SK Hynix Inc. | Capacitor and register of semiconductor device, memory system including the semiconductor device, and method of manufacturing the semiconductor device |
| CN108389861A (zh) * | 2017-02-03 | 2018-08-10 | 联华电子股份有限公司 | 半导体元件及其形成方法 |
| CN110061001A (zh) * | 2018-01-18 | 2019-07-26 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| CN110299360A (zh) * | 2018-03-22 | 2019-10-01 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
| CN108831884A (zh) * | 2018-06-08 | 2018-11-16 | 长鑫存储技术有限公司 | 存储器结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2022037273A1 (zh) | 2022-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6836019B2 (en) | Semiconductor device having multilayer interconnection structure and manufacturing method thereof | |
| TWI249774B (en) | Forming method of self-aligned contact for semiconductor device | |
| US7767569B2 (en) | Method of manufacturing semiconductor device | |
| KR100587635B1 (ko) | 반도체소자의 제조 방법 | |
| US7358576B2 (en) | Word line structure with single-sided partially recessed gate structure | |
| US20080093741A1 (en) | Semiconductor device and method of fabricating the same | |
| CN110061001B (zh) | 半导体元件及其制作方法 | |
| CN110299360B (zh) | 半导体结构及其制作方法 | |
| US8026604B2 (en) | Semiconductor devices having contact holes including protrusions exposing contact pads | |
| US20070218684A1 (en) | Method for fabricating storage node contact plug of semiconductor device | |
| CN107808882B (zh) | 半导体集成电路结构及其制作方法 | |
| US11610611B2 (en) | Dynamic random access memory and method for manufacturing the dram having a bottom surface of a bit line contact structure higher than a top surface of a dielectric layer formed on a buried word line | |
| CN112652623B (zh) | 半导体器件的制作方法 | |
| KR100505450B1 (ko) | 다마신 공정을 이용한 반도체소자 제조 방법 | |
| US20070184694A1 (en) | Wiring structure, semiconductor device and methods of forming the same | |
| JP5107499B2 (ja) | 半導体装置 | |
| KR100507862B1 (ko) | 반도체소자 제조 방법 | |
| KR100403329B1 (ko) | 반도체소자의 비트라인 형성방법 | |
| CN114078780A (zh) | 半导体结构及其制作方法 | |
| CN114420641A (zh) | 半导体结构的形成方法以及半导体结构 | |
| US11482448B2 (en) | Planarization method of a capping insulating layer, a method of forming a semiconductor device using the same, and a semiconductor device formed thereby | |
| KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20040000016A (ko) | 반도체 소자의 콘택 형성 방법 | |
| KR20050119498A (ko) | 커패시터 제조 방법 | |
| US20070010089A1 (en) | Method of forming bit line of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |