CN110061001A - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法包括，主要先形成一位线结构于基底上，然后形成第一间隙壁、第二间隙壁以及第三间隙壁环绕位线结构，形成层间介电层于位线结构上，平坦化层间介电层，去除层间介电层以及第二间隙壁以于第一间隙壁以及第三间隙壁之间形成一凹槽，之后再形成一衬垫层于凹槽内。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种制作半导体元件的方法，尤其是涉及一种制作动态随机存取存储器元件的位线结构的方法。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明一实施例公开一种制作半导体元件的方法，其主要先形成一位线结构于基底上，然后形成第一间隙壁、第二间隙壁以及第三间隙壁环绕位线结构，形成层间介电层于位线结构上，平坦化层间介电层，去除层间介电层以及第二间隙壁以于第一间隙壁以及第三间隙壁之间形成一凹槽，之后再形成一衬垫层于凹槽内。
本发明另一实施例公开一种半导体元件，其主要包含：一位线结构设于基底上；第一间隙壁环绕位线结构；第二间隙壁设于第一间隙壁侧壁，其中第二间隙壁包含一下半部以及一上半部且下半部及上半部包含不同材料；以及第三间隙壁设于第二间隙壁侧壁。
本发明又一实施例公开一种半导体元件，其主要包含：一位线结构设于基底上；第一间隙壁环绕位线结构；第二间隙壁设于第一间隙壁侧壁；第三间隙壁设于第二间隙壁侧壁；以及一气孔设于第二间隙壁正下方。
附图说明
图1为本发明制作一动态随机存取存储器元件的上视图；
图2至图10为图1中沿着切线AA’方向制作动态随机存取存储器元件的位线的方法示意图；
图11为本发明一实施例的半导体元件的结构示意图。
主要元件符号说明
10 动态随机存取存储器元件 12 位线结构
14 字符线 16 基底
18 主动区(有源区) 20 存储单元区
22 栅极 24 浅沟绝缘
26 位线结构 28 位线结构
30 第一间隙壁 32 第二间隙壁
34 导电层 36 金属层
38 掩模层 40 堆叠层
42 衬垫层 44 层间介电层
46 第三间隙壁 48 掩模层
50 凹槽 52 衬垫层
54 凹槽 56 下半部
58 上半部 60 第二间隙壁
62 第二间隙壁 64 气孔
具体实施方式
请参照图1至图10，图1至图10为本发明一实施例制作一动态随机存取存储器元件的方法示意图，其中图1为本发明制作一动态随机存取存储器元件的上视图，图2至图10则显示图1中沿着切线AA’方向制作动态随机存取存储器元件的位线的方法示意图。本实施例是提供一存储器元件，例如是具备凹入式栅极的动态随机存取存储器元件10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为DRAM阵列中的最小组成单元并接收来自于位线或位线结构12、26、28及字符线14的电压信号。
如图1所示，动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘24，以于基底16上定义出多个主动区(active area,AA)18。此外，基底16上还定义有一存储单元区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线(word line,WL)14与多个位线(bit line,BL)结构12、26、28较佳形成于存储单元区20的基底16上而其他的主动元件等(未绘示)则可形成在周边区。需注意的是，为简化说明，本发明的图1仅绘示出位于存储单元区20的元件上视图并省略了位于周边区的元件。
在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，而字符线14或多条栅极22是形成在基底16内并穿越各主动区18及浅沟绝缘24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如Y方向延伸，且第二方向与第一方向相交并小于90度。
另一方面，位线结构12、26、28是相互平行地形成在基底16上沿着一第三方向，例如X方向延伸，并同样横跨各主动区18及浅沟绝缘24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内较佳设有接触插塞，例如包括位线接触插塞(bit line contact,BLC)(图未示)来电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storage node)接触插塞(图未示)来电连接一电容。
以下针对形成字符线14(或又称埋入式字符线)后的制作进行说明。首先如图2所示，先形成前述的位线或位线结构12、26、28于存储单元区20以及栅极结构(图未示)于周边区。在本实施例中，位线结构、12、26下方的基底16内可设有例如字符线(图未示)、浅沟隔离24以及主动区18，各位线结构12、26两侧分别设有第一间隙壁30以及第二间隙壁32，位线结构12可包含一非金属导电层34、一选择性阻障层(图未示)、一金属层36以及一掩模层38，而位线结构26则包含一由氧化物-氮化物-氧化物所构成的堆叠层40、一非金属导电层34、一选择性阻障层(图未示)、一金属层36以及一掩模层38。其中非金属导电层34可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，阻障层可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料，金属层36可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，而掩模层38可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。
接着如图3所示，依序形成一衬垫层42以及一层间介电层44于存储单元区20的位线结构12、26、基底16以及浅沟隔离24上以及周边区的栅极结构上，其中衬垫层42于周边区可作为一接触洞蚀刻停止层而于存储单元区20则较佳成为一第三间隙壁46设于第二间隙壁32侧壁。在本实施例中，第一间隙壁30以及第三间隙壁46较佳包含相同材料而第二间隙壁32较佳与第一间隙壁30及第三间隙壁46由不同材料所构成，例如本实施例的第一间隙壁30及第三间隙壁46较佳由氮碳化硅所构成而第二间隙壁32则由氧化硅所构成。但不局限于此材料组合，依据本发明其他实施例第一间隙壁30以及第三间隙壁46可由第一种介电材料所构成而第二间隙壁32可由第二种介电材料所构成，同时三者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的群组。层间介电层44较佳由氧化物，例如四乙氧基硅烷(Tetraethyl orthosilicate,TEOS)所构成，但不局限于此。
如图4所示，随后进行一平坦化制作工艺，例如利用化学机械研磨(chemicalmechanical polishing,CMP)制作工艺平坦化层间介电层44。值得注意的是，在平坦化过程中部分第一间隙壁30以及部分第三间隙壁46可能被去除并暴露出位线结构12、26的掩模层38，使第一间隙壁30上表面切齐第三间隙壁46以及层间介电层44上表面。需注意的是在此阶段第二间隙壁32上表面较佳不被暴露出来。
然后如图5所示，可形成一掩模层48覆盖存储单元区20以及周边区的层间介电层44上。在本实施例中，掩模层48可包含例如氮化硅等介电材料，但不局限于此。
如图6所示，接着进行一光刻及蚀刻制作工艺，例如可先形成一图案化掩模(图未示)于周边区，然后利用例如干蚀刻制作工艺去除存储单元区20的掩模层48并暴露出层间介电层44表面。需注意的是，在去除存储单元区20掩模层48的过程中，原本设于掩模层48下方的掩模层38、第一间隙壁30、第二间隙壁32以及第三间隙壁46可能被一同去除，因此在去除掩模层48之后所暴露出的位线结构28掩模层38上表面较佳切齐第一间隙壁30、第二间隙壁32以及第三间隙壁46上表面。
随后如图7所示，再进行一蚀刻制作工艺完全去除层间介电层44。值得注意的是，由于在前述去除掩模层48的过程中第二间隙壁32的上表面已被裸露出来且由于第二间隙壁32以及层间介电层44均较佳由氧化物所构成，因此在本阶段利用蚀刻去除层间介电层44的时候部分的第二间隙壁32也较佳被一同去除，并同时形成一凹槽50于第一间隙壁30以及第三间隙壁46之间。在本实施例中，所形成的凹槽50底部较佳高于金属层36上表面，且用来去除层间介电层44以及部分第二间隙壁32的蚀刻制作工艺较佳包含一湿蚀刻制作工艺，其可选用例如稀释氢氟酸(diluted hydrofluoric acid,dHF)等蚀刻剂来去除层间介电层44以及部分第二间隙壁32，但不局限于此。
然后如图8所示，进行一原子沉积(atomic layer deposition,ALD)制作工艺以形成一衬垫层52覆盖位线结构12、26，其中衬垫层52较加覆盖位线结构12、26的掩模层38、第一间隙壁30以及第三间隙壁46表面并填满凹槽50。在本实施例中，衬垫层52较佳由例如氮化硅等介电材料所构成，但不局限于此。
如图9所示，接着进行一蚀刻制作工艺，或更具体而言一湿蚀刻制作工艺，利用例如磷酸来去除掩模层38、第一间隙壁30以及第三间隙壁46上表面的部分衬垫层52以及第三间隙壁46侧壁的部分衬垫层52，使剩余衬垫层52上表面切齐第一间隙壁30以及第三间隙壁46上表面以形成新的第二间隙壁60。
随后如图10所示，再进行一蚀刻制作工艺去除位线结构12以及位线结构26之间的部分基底16形成凹槽54，并可同时去除部分第二间隙壁60以及第三间隙壁46顶部形成约略弧形，其中凹槽54可于后续制作工艺中填入导电材料作为存储节点接触。至此即完成本发明一实施例的半导体元件的制作。
请再参照图10，图10为本发明一实施例的半导体元件的结构示意图。如图10所示，半导体元件主要包含至少一位线结构，例如位线结构12设于基底16上，第一间隙壁30环绕位线结构12，第二间隙壁60设于第一间隙壁30侧壁，以及第三间隙壁46设于第二间隙壁60侧壁。
从材料面来看，第二间隙壁60又包含一下半部56以及一上半部58且下半部56及上半部58包含不同材料，第一间隙壁30以及第三间隙壁46则包含相同材料，例如本实施例的下半部56较佳包含氧化硅且上半部58包含氮化硅，第一间隙壁30以及第三间隙壁46均由氮碳化硅所构成，但不局限于此。
另外位线结构12较佳包含一非金属导电层34、一金属层36以及一掩模层38，其中第二间隙壁60的下半部56上表面较佳高于金属层36上表面，下半部56下表面较佳低于34导电层34上表面，且上半部58下表面高于金属层36上表面。
请再参照图11，图11为本发明一实施例的半导体元件的结构示意图。如图11所示，相较于前述图7利用湿蚀刻制作工艺仅去除部分第二间隙壁60，本发明又可于图7进行湿蚀刻制作工艺时调整蚀刻参数，例如去除层间介电层44的过程中同时完全去除所有的第二间隙壁60，以于第一间隙壁30以及第三间隙壁46之间形成凹槽并使凹槽暴露出下面的第一间隙壁30底部。之后再依序进行图8至图10的制作工艺，例如先以原子沉积制作工艺形成衬垫层52覆盖位线结构12、26的掩模层38、第一间隙壁30以及第三间隙壁46表面，之后再以蚀刻去除部分衬垫层52并进行后续存储节点接触的制作。
值得注意的是，本实施例较佳于形成衬垫层52的同时调整原子沉积制作工艺的参数，使衬垫层52仅填满部分第一间隙壁30与第三间隙壁46之间的凹槽以形成第二间隙壁62，并同时于第二间隙壁62正下方形成一气孔64。以结构来看，第二间隙壁62下表面较佳高于金属层36上表面，气孔64顶部较佳高于金属层36上表面，气孔64底部较佳低于导电层34上表面，且气孔64由第一间隙壁30、第二间隙壁62以及第三间隙壁46所环绕。
综上所述，由于一般于前述图7以蚀刻去除层间介电层44的时候通常会同时去除部分第二间隙壁32使第一间隙壁30以及第三间隙壁46之间出现空隙或凹槽，因此本发明主要于层间介电层44去除之后额外进行一道沉积制作工艺，例如利用原子沉积方式将由例如氮化硅等介电材料所构成的衬垫层填入第一间隙壁30以及第三间隙壁46之间的凹槽或空隙内，如此即可避免后续制作存储节点接触时造成漏电流等问题。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种制作半导体元件的方法，其特征在于，包含：
形成一位线结构于一基底上；
形成一第一间隙壁、一第二间隙壁以及一第三间隙壁环绕该位线结构；
形成一层间介电层于该位线结构上；
平坦化该层间介电层；
去除该层间介电层以及该第二间隙壁以于该第一间隙壁以及该第三间隙壁之间形成一凹槽；以及
形成一衬垫层于该凹槽内。
2.如权利要求1所述的方法，其中该第一间隙壁以及该第三间隙壁包含相同材料。
3.如权利要求1所述的方法，其中该第二间隙壁以及该层间介电层包含相同材料。
4.如权利要求1所述的方法，另包含平坦化部分该层间介电层使该第一间隙壁上表面切齐该第三间隙壁以及该层间介电层上表面。
5.如权利要求1所述的方法，其中该位线结构包含导电层、金属层设于该导电层上、以及掩模层设于该金属层上，该方法包含：
去除该层间介电层以及部分该第二间隙壁以于该第一间隙壁以及该第三间隙壁之间形成该凹槽，其中该凹槽底部高于该金属层上表面。
6.如权利要求1所述的方法，其中该位线结构包含导电层、金属层设于该导电层上、以及掩模层设于该金属层上，该方法包含：
完全去除该层间介电层以及该第二间隙壁以于该第一间隙壁以及该第三间隙壁之间形成该凹槽，其中该凹槽底部低于该金属层下表面。
7.如权利要求6所述的方法，另包含形成该衬垫层于该凹槽内并同时形成一气孔于该衬垫层下方，其中该衬垫层下表面高于该金属层上表面。
8.一种半导体元件，其特征在于，包含：
位线结构，设于一基底上；
第一间隙壁，环绕该位线结构；
第二间隙壁，设于该第一间隙壁侧壁，其中该第二间隙壁包含下半部以及上半部且该下半部及该上半部包含不同材料；以及
第三间隙壁，设于该第二间隙壁侧壁。
9.如权利要求8所述的半导体元件，其中该第一间隙壁以及该第三间隙壁包含相同材料。
10.如权利要求8所述的半导体元件，其中该位线结构包含导电层、金属层设于该导电层上、以及掩模层设于该金属层上。
11.如权利要求10所述的半导体元件，其中该下半部上表面高于该金属层上表面。
12.如权利要求10所述的半导体元件，其中该下半部下表面低于该导电层上表面。
13.如权利要求10所述的半导体元件，其中该上半部下表面高于该金属层上表面。
14.一种半导体元件，其特征在于，包含：
位线结构，设于一基底上；
第一间隙壁，环绕该位线结构；
第二间隙壁，设于该第一间隙壁侧壁；
第三间隙壁，设于该第二间隙壁侧壁；以及
气孔，设于该第二间隙壁正下方。
15.如权利要求14所述的半导体元件，其中该第一间隙壁以及该第三间隙壁包含相同材料。
16.如权利要求14所述的半导体元件，其中该位线结构包含导电层、金属层设于该导电层上、以及掩模层设于该金属层上。
17.如权利要求16所述的半导体元件，其中该气孔顶部高于该金属层上表面。
18.如权利要求16所述的半导体元件，其中该气孔底部低于该导电层上表面。
19.如权利要求16所述的半导体元件，其中该第二间隙壁下表面高于该金属层上表面。
20.如权利要求19所述的半导体元件，其中该气孔由该第一间隙壁、该第二间隙壁以及该第三间隙壁所环绕。
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