CN113555322A - 存储器的形成方法及存储器 - Google Patents
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Abstract
本发明实施方式提供一种存储器的形成方法及存储器，存储器的形成方法包括：提供基底，基底包括阵列区以及外围区，阵列区上具有多个分立的位线结构，且位线结构侧壁形成有隔离层；在阵列区以及外围区上形成覆盖位线结构的第一介电层；图形化并刻蚀位于阵列区的第一介电层，形成开口，且在刻蚀去除第一介电层的过程中部分隔离层被刻蚀，剩余隔离层中具有间隙；形成位于隔离层以及位线结构顶部表面的第二介电膜；采用第一刻蚀工艺，刻蚀隔离层侧壁的第二介电膜，形成第二介电层；采用第二刻蚀工艺，刻蚀开口底部的部分基底，形成电容接触孔。本发明通过增大电容接触孔的接触面积的方式减小电阻，从而增大DRAM的饱和电流。
Description
技术领域
本发明涉及半导体领域，特别涉及一种存储器的形成方法及存储器。
背景技术
随着制程工艺的提高，动态随机存取存储器(Dynamic Random Access Memory，DRAM)的集成度增加，特征尺寸和线宽会进一步缩小，相邻位线结构之间间距也变得越来越小。而相邻位线结构之间间距变小，会导致相邻位线结构之间的开口的深宽比变大，影响DRAM阵列区的饱和电流，进而影响DRAM的运行效率。
在DRAM的线宽不断减小的情况下，如何增大DRAM阵列区的饱和电流，是当前亟待解决的问题。
发明内容
本发明实施方式提供一种存储器的形成方法及存储器，降低DRAM阵列区的寄生电容，并通过增大电容接触孔的接触面积，减小后续形成的电容接触窗的电阻，进而增大DRAM阵列区的饱和电流。
为解决上述技术问题，本发明的实施方式提供了一种存储器的形成方法，包括：提供基底，基底包括阵列区以及外围区，阵列区上具有多个分立的位线结构，且位线结构侧壁形成有隔离层；在阵列区以及外围区上形成覆盖位线结构的第一介电层；图形化并刻蚀位于阵列区的第一介电层，形成开口，且在刻蚀去除第一介电层的过程中部分隔离层被刻蚀，剩余隔离层中具有间隙；形成位于隔离层以及位线结构顶部表面的第二介电膜，第二介电膜还位于隔离层侧壁以及位线结构之间的基底上；采用第一刻蚀工艺，刻蚀隔离层侧壁的第二介电膜，形成第二介电层；采用第二刻蚀工艺，刻蚀开口底部的部分基底，形成电容接触孔。
由于相邻位线结构之间间距变小，会导致相邻位线结构之间的开口的深宽比变大，影响DRAM阵列区的饱和电流，进而影响DRAM的运行效率。本发明通过形成隔离结构降低DRAM阵列区的寄生电容，在后续的工艺制程中，会导致隔离层的顶部与位线结构之间出现间隙，通过形成第二介电层填充间隙或者对隔离层进行封口，保证隔离结构的隔离效果；并通过第一刻蚀工艺和第二刻蚀工艺，分别刻蚀隔离层侧壁的第二介电层和部分开口底部的基底，增大电容接触孔的接触面积，从而减少后续形成的电容接触窗的电阻，从而增大DRAM阵列区的饱和电流。
另外，形成位于隔离层以及位线结构顶部表面的第二介电膜，包括：形成填充间隙的第二介电膜，第二介电膜还位于隔离层以及位线结构顶部表面。通过形成NON叠层隔离结构降低DRAM阵列区的寄生电容。
另外，形成位于隔离层以及位线结构顶部表面的第二介电膜，包括：形成对间隙进行封口的第二介电膜，第二介电膜部分位于间隙的顶部，第二介电膜还位于隔离层以及位线结构顶部表面。通过形成空气间隙隔离结构降低DRAM阵列区的寄生电容。另外，形成位于隔离层以及位线结构顶部表面的第二介电膜之后，且采用第一刻蚀工艺，刻蚀隔离层侧壁的第二介电膜之前，包括：刻蚀去除隔离层和位线结构顶部表面以及位线结构之间的基底上的第二介电膜。
另外，第二介电层的材料与第一介电层的材料相同。
另外，去除位于阵列区的第一介电层，形成开口，包括：刻蚀去除位于阵列区的第一介电层，直至暴露出位线结构的顶部表面；刻蚀去除位于位线结构之间的第一介电层，形成开口。
另外，刻蚀去除第一介电层的刻蚀材料包括氢氟酸。
另外，隔离层包括第一隔离层、第二隔离层和第三隔离层；第一隔离层位于位线结构的侧壁；第二隔离层位于第一隔离层远离位线结构的侧壁；第三隔离层位于第二隔离层远离第一隔离层的侧壁；在去除第一介电层过程中部分隔离层被刻蚀，包括：部分厚度的第二隔离层被刻蚀。
另外，在阵列区以及外围区上形成覆盖位线结构的第一介电层，包括：在阵列区以及外围区上形成填充位线结构间的间隙的第一介电膜，且第一介电膜覆盖位线结构的顶部表面；对第一介电膜的顶部表面进行平坦化处理形成第一介电层。
另外，采用旋转涂覆工艺形成第一介电膜。
本发明实施方式还提供了一种存储器，包括：基底，基底包括阵列区以及外围区，阵列区上具有多个分立的位线结构；位于位线结构侧壁的隔离层，且隔离层与位线结构之间具有间隙；覆盖外围区的第一介电层以及位于所述间隙中用于形成隔离结构的第二介电层；位线结构之间的基底上具有电容接触孔。
另外，用于形成隔离结构的第二介电层，包括：第二介电层用于填充间隙以形成隔离结构，或第二介电层用于对间隙进行封口以形成隔离结构。
另外，隔离层包括第一隔离层、第二隔离层和第三隔离层；第一隔离层位于位线结构的侧壁；第二隔离层位于第一隔离层远离位线结构的侧壁；第三隔离层位于第二隔离层远离第一隔离层的侧壁。
相比于现有技术而言，本发明通过隔离结构降低位线结构的寄生电容，并通过在位线结构之间的基底上刻蚀形成的电容接触孔，增大后续形成的电容接触窗与基底的接触面积，减小后续形成的电容接触窗的电阻，从而增大DRAM阵列区的饱和电流。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
图1至图12为本发明第一实施例提供的存储器的形成方法各步骤对应的结构示意图；
图13至图16为本发明第二实施例提供的存储器的形成方法各步骤对应的结构示意图。
具体实施方式
目前，在DRAM的线宽不断减小的情况下，DRAM阵列区的饱和电流也会逐渐减小，如何增大DRAM阵列区的饱和电流，是当前亟待解决的问题。
为解决上述问题，本发明第一实施方式提供了一种存储器的形成方法，包括：提供基底，基底包括阵列区以及外围区，阵列区上具有多个分立的位线结构，且位线结构侧壁形成有隔离层；在阵列区以及外围区上形成覆盖位线结构的第一介电层；图形化并刻蚀位于阵列区的第一介电层，形成开口，且在刻蚀去除第一介电层的过程中部分隔离层被刻蚀，剩余隔离层中具有间隙；形成位于隔离层以及位线结构顶部表面的第二介电膜，第二介电膜还位于隔离层侧壁以及位线结构之间的基底上；采用第一刻蚀工艺，刻蚀隔离层侧壁的第二介电膜，形成第二介电层；采用第二刻蚀工艺，刻蚀开口底部的部分基底，形成电容接触孔。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施方式进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施方式中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
下面结合附图对本实施方式的存储器的形成方法进行具体说明。
参考图1至图7，图1为提供的基底以及后续形成的电容接触窗的俯视示意图，图2为根据图1中虚线20方向上存储器的剖面示意图。
参考图1，基底10，基底10上包括有源区11、位线接触窗13、字元线14、位元线15以及电容接触窗16，后续存储器形成方法中以虚线12给出的存储器形成方法的剖面示意图，需要说明的是，本发明实施例主要对DRAM的阵列区的形成方法进行介绍，相应的附图也只画出的DRAM阵列区的结构变化，便于本领域技术人员理解本方案的实施。
提供基底10，基底10包括阵列区以及外围区，阵列区上具有多个分立的位线结构15，且位线结构15侧壁形成有隔离层；
参考图2，基底10内包括埋入式字线、浅沟槽隔离层、有源区等结构。位线结构15包括位线接触层101、底层介质层102、金属层103以及顶层介质层104，具体地，位线接触层101包括位线接触窗13，以图1中虚线12的剖面方向，连续三个位线结构15中只有一个位线结构15通过位线接触窗13连接基底10中的有源区；本实施例以中间的位线结构15通过位线接触窗13连接基底10中的有源区为例进行举例说明。
位线接触窗13的材料包括钨或多晶硅，底层介质层102和顶层介质层104的材料包括氮化硅、二氧化硅或氮氧化硅，金属层103由一种导电材料或者多种导电材料形成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
隔离层包括第一隔离层、第二隔离层和第三隔离层；第一隔离层位于位线结构15的侧壁；第二隔离层位于第一隔离层远离位线结构15的侧壁；第三隔离层位于第二隔离层远离第一隔离层的侧壁。以下将结合附图对隔离层的形成步骤进行详细说明：
参考图3，在位线结构15的顶部表面、侧壁以及位线结构15之间的基底10上形成第一隔离层201，第一隔离层201作为隔离层的内层侧壁，紧贴位线结构15的侧壁。
第一隔离层201的材料包括氮化硅、氮氧化硅或氧化硅等材料。在本实施方式中，第一隔离层201的材料为含氮的绝缘材料，即第一隔离层201采用氮化硅材料。需要说明的是，在本实施例中，后续形成的第三隔离层与第一隔离层201的材料相同，在其他实施例中，后续形成的第三隔离层的材料可与第一隔离层的材料不相同。
参考图4，在第一隔离层201的顶部表面以及侧壁形成第二隔离层202。
具体地，采用原子层沉积的方式形成第二隔离层202，原子层沉积具有沉积速率慢，沉积形成的膜层致密性高和阶梯覆盖率好等特点。如此，能够使得第二隔离层202能够在厚度较薄的条件下进行有效地隔离保护，避免第二隔离层202占据相邻位线结构15之间较小的空间，有利于后续增大位线接触窗的横截面积。
第二隔离层202的材料包括氮化硅、氮氧化硅或氧化硅等材料。在本实施例中，第二隔离层的材料为含氧的绝缘材料，即第二隔离层202采用氧化硅材料。需要说明的是，第二隔离层202的材料与第一隔离层201的材料不同，与后续形成的第三隔离层的材料亦不相同。
参考图5，刻蚀去除第一隔离层201顶部表面的第二隔离层202，剩余的第二隔离层202位于第一隔离层201远离位线结构15的侧壁。
参考图6，在第一隔离层201的顶部表面以及第二隔离层202的侧壁形成第三隔离层203。
第三隔离层203的材料包括氮化硅、氮氧化硅或氧化硅等材料。在本实施方式中，第三隔离层203的材料为含氮的绝缘材料，即第三隔离层203采用氮化硅材料。需要说明的是，在本实施例中，第三隔离层203与上述形成的第一隔离层201的材料相同。
参考图7，刻蚀去除第一隔离层201顶部表面的第三隔离层203，以及位线结构15顶部表面的第一隔离层201与第二隔离层202。
剩余的第三隔离层203位于第二隔离层202远离第一隔离层201的侧壁。位线结构15侧壁依次堆叠的第一隔离层201、第二隔离层202以及第三隔离层203共同组成隔离层20。
需要说明的是，本实施例以NON叠层隔离层作为位线结构15侧壁的隔离层20，是为了减小位线结构15的寄生电容，并不构成对本方案的限定，其厚度可以根据实际的应用下的器件尺寸进行灵活设置；另外，在其他实施方式中可以采用其他结构作为位线结构侧壁的隔离层。
参考图8，在阵列区以及外围区上形成覆盖位线结构15的第一介电层301，第一介电层材料可以与第二隔离层202材料相同也可不同，在具体应用过程中，可以根据刻蚀材料的刻蚀选择比进行调整。在本实施例中，第一介电层301的材料与第二隔离层202的材料相同。
具体地，在阵列区以及外围区上形成填充位线结构15间的间隙的第一介电膜(未图示)，且第一介电膜覆盖位线结构15的顶部表面。第一介电膜(未图示)采用旋转涂覆工艺形成，采用旋转涂覆的方式形成的第一介电膜(未图示)具有填充性好的优点。
对第一介电膜(未图示)的顶部表面进行平坦化处理形成第一介电层301。具体地，采用化学机械研磨的方式将第一介电膜(未图示)顶部表面进行平坦化处理，化学机械研磨工艺相对于刻蚀工艺具有较高的去除速率，有利于缩短工艺周期。
参考图8以及图9，去除位于阵列区的第一介电层301，形成开口501，且在去除第一介电层301过程中部分隔离层20被刻蚀，剩余隔离层20中具有间隙，即部分第二隔离层202被刻蚀。由于本实施方式为形成位线结构15侧壁的NON隔离结构，第二隔离层202并不会被刻蚀至较矮的高度。
具体地，刻蚀去除位于阵列区的第一介电层301，直至暴露出位线结构15的顶部表面；刻蚀去除位于位线结构15之间的第一介电层301，形成开口501。刻蚀去除第一介电层301的刻蚀材料包括氢氟酸，采用氢氟酸材料进行刻蚀具有较高的去除速率，有利于缩短工艺周期。
去除后的第一介电层301仍然覆盖外围区表面。由于第一介电层301的材料与第二隔离层202的材料相同，此时隔离层20中的第二隔离层202的顶部会被刻蚀掉部分高度，形成间隙。在本实施例中，即部分厚度的第二隔离层202被刻蚀。
参考图10～图12，形成位于隔离层20以及位线结构15顶部表面的第二介电膜401，第二介电膜401还位于隔离层20侧壁以及位线结构15之间的基底10上；
具体地，形成填充间隙的第二介电膜401，第二介电膜401还位于隔离层20以及位线结构15顶部表面。
在阵列区上形成填充间隙的第二介电膜401，第二介电膜401还覆盖位线结构15和隔离层20的顶部表面、隔离层20的侧壁以及位线结构之间的基底10上。
刻蚀去除位线结构15和隔离层20顶部表面以及位线结构15之间基底10上的第二介电膜401。在本实施例中，第二介电膜401的材料与第一介电层301的材料相同。
具体地，采用原子层沉积的方式形成第二介电膜401，原子层沉积具有沉积速率慢，沉积形成的膜层致密性高和阶梯覆盖率好等特点；如此，能够使得第二介电膜401能够完全填充隔离层20中的间隙。
参考图11，采用第一刻蚀工艺，刻蚀去除隔离层20侧壁的第二介电膜401，形成第二介电层402。
由于在本实施例中，位线结构15侧壁的隔离结构为NON叠层隔离结构，隔离效果好，隔离层20外层的第二介电层402会导致后续形成的位线接触窗的横截面积变小。因此，采用第一刻蚀工艺，刻蚀去除隔离层20侧壁的第二介电层402。
具体地，第一刻蚀工艺为各向同性刻蚀，采用的刻蚀气体为CF4、CHF3以及O2的混合气体，其中CF4的气体流量范围为100sccm～300sccm，CHF3的气体流量范围为50sccm～200sccm，O2的气体流量范围为1sccm～20sccm；刻蚀压强范围为5mtor～16mtor；刻蚀功率范围为200W～600W；刻蚀电压为0V；刻蚀温度为20℃～80℃；刻蚀时间为5s～30s，通过合理控制第一刻蚀工艺的时间，可以完全刻蚀隔离层20侧壁的第二介电层402或刻蚀隔离层20侧壁部分厚度的第二介电层402，从而增大位线结构15之间的开口的横截面积，即增大后续形成的电容接触窗的横截面积，用于降低后续形成的电容接触窗的电阻。
在本实施例中，第一刻蚀工艺的参数范围为：刻蚀气体采用：180sccm～220sccm的CF4、100sccm～150sccm的CHF3以及5sccm～10sccm的O2构成的混合气体；刻蚀压强范围为7mtor～12mtor；刻蚀功率为350W～450W；刻蚀电压为0V；刻蚀温度为60℃；刻蚀时间为15s～20s。
参考图12，采用第二刻蚀工艺，刻蚀开口501底部的部分基底10，形成电容接触孔502。
第二刻蚀工艺采用对第一隔离层201和基底10中的多晶硅和氧化层的刻蚀选择比不同，其刻蚀速率的大小差异为对第一隔离层201(氮化物)的刻蚀速率最快，对基底10中的多晶硅的刻蚀速率最慢，对基底10中的氧化层(氧化物)的刻蚀速率适中。
具体地，首先采用第二刻蚀工艺，刻蚀去除开口501底部的第一隔离层201，然后继续采用第二刻蚀工艺刻蚀开口501底部的部分基底10形成电容接触孔502。
由于第二刻蚀工艺对第一隔离层201的刻蚀速率最快，能够较快的刻蚀掉第一隔离层201，缩短刻蚀时间，进而避免位线结构15顶部可能被刻蚀掉较厚的高度，从而造成阵列区与外围区的高度差过大从而影响后续的工艺制程。
由于第二刻蚀工艺对基底10中的多晶硅的刻蚀速率较慢，避免第二刻蚀工艺刻蚀掉基底10中较多的多晶硅，从而避免了导致DRAM电性失效的问题。且第二刻蚀工艺对基底10中的多晶硅和氧化层的刻蚀速率不同，使得刻蚀后的电容接触孔502的底部形貌并不是平整表面，相对于平整表面增加了后续形成的电容接触窗与基底10的接触面积，从而减小了后续形成的电容接触窗的电阻，有利于增大DRAM阵列区的饱和电流。在其他实施例中，第二刻蚀工艺的材料选择只需要保证对基底中的氧化层和多晶硅有较大的刻蚀选择比即可。
具体地，第二刻蚀工艺采用的刻蚀气体为CF4以及He的混合气体，其中CF4的气体流量范围为30sccm～70sccm，He的气体流量范围为50sccm～150sccm；刻蚀压强范围为5mtor～16mtor；刻蚀功率范围为300W～700W；刻蚀电压为100V～400V；刻蚀温度为20℃～80℃。
在本实施例中，第二刻蚀工艺的参数范围为：刻蚀气体采用：45sccm～55sccm的CF4以及100sccm的He构成的混合气体；刻蚀压强范围为7mtor～12mtor；刻蚀功率为450W～550W；刻蚀电压为200V～300V；刻蚀温度为60℃。
相对于现有技术而言，本发明通过形成隔离结构降低DRAM阵列区的寄生电容，在后续的工艺制程中，会导致隔离层20的顶部与位线结构15之间出现间隙，通过形成第二介电层402填充间隙，保证隔离结构的隔离效果；并通过第一刻蚀工艺和第二刻蚀工艺，分别刻蚀隔离层20侧壁的第二介电膜401和部分开口501底部的基底10，增大电容接触孔的接触面积，从而减少后续形成的电容接触窗的电阻，从而增大DRAM阵列区的饱和电流。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
本发明第二实施方式涉及一种存储器的形成方法，与第一实施方式不同的是，本实施方式中最终形成的隔离结构为空气隔离结构，具体如下：
刻蚀去除第一隔离层顶部表面的第三隔离层，以及位线结构顶部表面的第一隔离层与第三隔离层。
剩余的第三隔离层位于第二隔离层远离第一隔离层的侧壁。位线结构侧壁依次堆叠的第一隔离层、第二隔离层以及第三隔离层共同组成隔离层。
需要说明的是，本实施例以空气间隙隔离结构作为位线结构侧壁的隔离结构，即在后续的工艺中需要去除第二隔离层以形成空气间隙。采用空气间隙作为隔离结构，是为了减小位线结构的寄生电容。
在阵列区以及外围区上形成覆盖位线结构的第一介电层。
下面结合附图对本实施方式的实现细节进行详细说明，与第一实施方式相同的部分，在本实施方式中不再进行相应描述：
参考图13，去除位于阵列区的第一介电层，形成开口501，且在去除第一介电层过程中部分隔离层60被刻蚀，剩余隔离层60与位线结构15之间具有间隙。即部分第二隔离层602被刻蚀，由于本实施方式需要形成空气间隙，第二隔离层602被刻蚀较高的高度；
参考图14，形成位于隔离层60以及位线结构15顶部表面的第二介电膜701，第二介电膜701还位于隔离层60侧壁以及位线结构15之间的基底10上；
具体地，形成对间隙进行封口的第二介电膜701，701第二介电膜部分位于间隙的顶部，第二介电膜701还位于隔离层60以及位线结构15顶部表面。
采用快速封口工艺，在隔离层60和位线结构15的顶部表面形成第二介电膜701，第二介电膜701还覆盖隔离层60的侧壁以及位线结构15之间的基底10上。
刻蚀去除隔离层60和位线结构15顶部表面以及位线结构15之间的基底10上的第二介电膜701。需要说明的是，在本实施例中，第二介电膜701的材料与第一介电层的材料相同，在其他实施例中，第二介电膜的材料与第一介电层的材料也可以不同。
具体地，采用快速封口工艺的方式形成第二介电膜701，具有快速沉积的作用，形成的第二介电膜701用于对隔离层60的顶部进行封口，以形成空气隔离结构。
参考图15和图16，采用第一刻蚀工艺，刻蚀去除隔离层60侧壁的第二介电膜701，形成第二介电层702。
由于在本实施例中，位线结构15侧壁的隔离结构为空气间隙隔离结构，隔离效果好，隔离层60外层的第二介电膜701会导致后续形成的位线接触窗的横截面积变小。因此采用第一刻蚀工艺，刻蚀去除隔离层60侧壁的第二介电膜701。
通过合理控制第一刻蚀工艺的时间，可以完全刻蚀隔离层60侧壁的第二介电膜701或刻蚀隔离层60侧壁部分厚度的第二介电膜701，从而增大位线结构15之间的开口501的横截面积，即增大后续形成的电容接触窗的横截面积，用于降低后续形成的电容接触窗的电阻，刻蚀之后剩余的第二介电膜701形成第二介电层702，第二介电层702位于隔离层60中间隙的顶部，使得隔离层60形成空气间隙隔离结构。
参考图16，采用第二刻蚀工艺，刻蚀开口501底部的部分基底10，形成电容接触孔502。
第二刻蚀工艺采用对第一隔离层201和基底10中的多晶硅和氧化层的刻蚀选择比不同，其刻蚀速率的大小差异为对第一隔离层201(氮化物)的刻蚀速率最快，对基底10中的多晶硅的刻蚀速率最慢，对基底10中的氧化层(氧化物)的刻蚀速率适中。
具体地，首先采用第二刻蚀工艺，刻蚀去除开口501底部的第一隔离层201，然后继续采用第二刻蚀工艺刻蚀开口501底部的部分基底10形成电容接触孔502。
相对于现有技术而言，本发明通过形成隔离结构降低DRAM阵列区的寄生电容，在后续的工艺制程中，会导致隔离层60的顶部与位线结构15之间出现间隙，通过形成第二介电层702对隔离层60进行封口，保证空气间隙隔离结构的形成；并通过第一刻蚀工艺和第二刻蚀工艺，分别刻蚀隔离层60侧壁的第二介电膜701和部分开口501底部的基底10，增大电容接触孔的接触面积，从而减少后续形成的电容接触窗的电阻，从而增大DRAM阵列区的饱和电流。
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
需要说明的是，上述第一实施方式和第二实施方式，分别以NON隔离结构和空气隔离结构，介绍了本发明中通过第一刻蚀工艺和第二刻蚀工艺增大后续形成的电容接触窗接触面积的方法，并不构成对本发明中第一刻蚀工艺和第二刻蚀工艺的应用限定，本领域技术人员知晓，上述刻蚀工艺以增大后续形成的电容接触窗接触面积的实施方式还可以应用于其他隔离结构的DRAM阵列区结构中。
本发明第三实施方式涉及一种存储器，该存储器可采用上述的形成方法形成。
参考图12，以下将结合附图对本实施方式提供的存储器进行详细说明，与第一实施例相同或相应的部分，以下将不做详细赘述。
存储器，包括：基底10，基底10包括阵列区以及外围区，阵列区上具有多个分立的位线结构15；位于位线结构15侧壁的隔离层20，且隔离层20具有间隙；覆盖外围区的第一介电层以及位于所述间隙中用于形成隔离结构的第二介电层402；位线结构15之间的基底10上具有电容接触孔502。
在本实施例中，第二介电层402用于填充间隙以形成隔离结构。
基底10内包括埋入式字线、浅沟槽隔离层、有源区等结构。位线结构15包括位线接触层101、底层介质层102、金属层103以及顶层介质层104，具体地，位线接触层101包括位线接触窗13，位线接触窗13的材料包括钨或多晶硅，底层介质层102和顶层介质层104的材料包括氮化硅、二氧化硅或氮氧化硅，金属层103由一种导电材料或者多种导电材料形成，例如掺杂多晶硅、钛、氮化钛、钨以及钨的复合物等。
其中，隔离层20包括第一隔离层201、第二隔离层202和第三隔离层203；第一隔离层201位于位线结构15的侧壁；第二隔离层202位于第一隔离层201远离位线结构15的侧壁，且第二隔离层202的材料与第一介电层的材料相同；第三隔离层203位于第二隔离层202远离第一隔离层201的侧壁。
第一隔离层201的材料包括氮化硅、氮氧化硅或氧化硅等材料，在本实施方式中，第一隔离层201的材料为含氮的绝缘材料，即第一隔离层201采用氮化硅材料。第二隔离层202的材料包括氮化硅、氮氧化硅或氧化硅等材料，在本实施例中，第二隔离层的材料为含氧的绝缘材料，即第二隔离层202采用氧化硅材料。第三隔离层203的材料包括氮化硅、氮氧化硅或氧化硅等材料，在本实施方式中，第三隔离层203的材料为含氮的绝缘材料。即第三隔离层203采用氮化硅材料。
需要说明的是，第三隔离层203与第一隔离层201的材料相同，第二隔离层202的材料与第一隔离层201的材料不同，与第三隔离层203的材料亦不相同。
在本实施例中，第一介电层301的材料与第二隔离层202的材料相同，第二介电层402的材料与第一介电层301的材料相同。
在其他实施例中，参考图16，存储器，包括：基底10，基底10包括阵列区以及外围区，阵列区上具有多个分立的位线结构15；位于位线结构15侧壁的隔离层60，且隔离层60具有间隙；覆盖外围区的第一介电层以及位于间隙中用于形成隔离结构第二介电层702；位线结构15之间的基底10上具有电容接触孔502。
此时，第二介电层702用于对间隙进行封口以形成隔离结构。
与现有技术相比，本发明通过隔离层降低位线结构的寄生电容，并通过在位线结构15之间的基底10上刻蚀形成的电容接触孔，增大后续形成的电容接触窗与基底10的接触面积，减小后续形成的电容接触窗的电阻，从而增大DRAM阵列区的饱和电流。
由于第一实施方式和第二实施方式与本实施方式相互对应，因此本实施方式可与第一实施方式和第二实施方式互相配合实施。第一实施方式和第二实施方式中提到的相关技术细节在本实施方式中依然有效，在第一实施方式和第二实施方式中所能达到的技术效果在本实施方式中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
Claims (10)
1.一种存储器的形成方法，其特征在于，包括：
提供基底，所述基底包括阵列区以及外围区，所述阵列区上具有多个分立的位线结构，且所述位线结构侧壁形成有隔离层；
在所述阵列区以及所述外围区上形成覆盖所述位线结构的第一介电层；
图形化并刻蚀位于所述阵列区的所述第一介电层，形成开口，且在刻蚀去除所述第一介电层的过程中部分所述隔离层被刻蚀，剩余所述隔离层中具有间隙；
形成位于所述隔离层以及所述位线结构顶部表面的第二介电膜，所述第二介电膜还位于所述隔离层侧壁以及所述位线结构之间的所述基底上；
采用第一刻蚀工艺，刻蚀所述隔离层侧壁的所述第二介电膜，形成第二介电层；
采用第二刻蚀工艺，刻蚀所述开口底部的部分所述基底，形成电容接触孔。
2.根据权利要求1所述的存储器的形成方法，其特征在于，所述形成位于所述隔离层以及所述位线结构顶部表面的第二介电膜，包括：形成填充所述间隙的所述第二介电膜，所述第二介电膜还位于所述隔离层以及所述位线结构顶部表面。
3.根据权利要求1所述的存储器的形成方法，其特征在于，所述形成位于所述隔离层以及所述位线结构顶部表面的第二介电膜，包括：形成对所述间隙进行封口的所述第二介电膜，所述第二介电膜部分位于所述间隙的顶部，所述第二介电膜还位于所述隔离层以及所述位线结构顶部表面。
4.根据权利要求2或3所述的存储器的形成方法，其特征在于，所述形成位于所述隔离层以及所述位线结构顶部表面的第二介电膜之后，且所述采用第一刻蚀工艺，刻蚀所述隔离层侧壁的所述第二介电膜之前，包括：刻蚀去除所述隔离层和所述位线结构顶部表面以及所述位线结构之间的所述基底上的所述第二介电膜。
5.根据权利要求1所述的存储器的形成方法，其特征在于，所述去除位于所述阵列区的所述第一介电层，形成开口，包括：
刻蚀去除位于所述阵列区的所述第一介电层，直至暴露出所述位线结构的顶部表面；
刻蚀去除位于所述位线结构之间的所述第一介电层，形成开口。
6.根据权利要求1所述的存储器的形成方法，其特征在于，包括：
所述隔离层包括第一隔离层、第二隔离层和第三隔离层；
所述第一隔离层位于所述位线结构的侧壁；
所述第二隔离层位于所述第一隔离层远离所述位线结构的侧壁；
所述第三隔离层位于所述第二隔离层远离所述第一隔离层的侧壁；
在去除所述第一介电层过程中部分所述隔离层被刻蚀，包括：部分厚度的所述第二隔离层被刻蚀。
7.根据权利要求6所述的存储器的形成方法，其特征在于，所述在所述阵列区以及外围区上形成覆盖所述位线结构的第一介电层，包括：
在所述阵列区以及所述外围区上形成填充所述位线结构间的间隙的第一介电膜，且所述第一介电膜覆盖所述位线结构的顶部表面；
对所述第一介电膜的顶部表面进行平坦化处理形成所述第一介电层。
8.一种存储器，其特征在于，包括：
基底，所述基底包括阵列区以及外围区，所述阵列区上具有多个分立的位线结构；
位于所述位线结构侧壁的隔离层，且所述隔离层具有间隙；
覆盖所述外围区的第一介电层以及位于所述间隙中用于形成隔离结构的第二介电层；
所述位线结构之间的所述基底上具有电容接触孔。
9.根据权利要求8所述的存储器，其特征在于，所述用于形成隔离结构的第二介电层，包括：第二介电层用于填充所述间隙以形成隔离结构，或所述第二介电层用于对所述间隙进行封口以形成隔离结构。
10.根据权利要求8所述的存储器，其特征在于，包括：
所述隔离层包括第一隔离层、第二隔离层和第三隔离层；
所述第一隔离层位于所述位线结构的侧壁；
所述第二隔离层位于所述第一隔离层远离所述位线结构的侧壁；
所述第三隔离层位于所述第二隔离层远离所述第一隔离层的侧壁。
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