KR20050011944A - 반도체 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims abstract description 130
- 239000002184 metal Substances 0.000 claims abstract description 130
- 238000003860 storage Methods 0.000 claims abstract description 41
- 230000002093 peripheral effect Effects 0.000 claims abstract description 37
- 230000004888 barrier function Effects 0.000 claims abstract description 34
- 239000003990 capacitor Substances 0.000 claims abstract description 33
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 24
- 239000010937 tungsten Substances 0.000 claims abstract description 24
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000001552 radio frequency sputter deposition Methods 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 238000001465 metallisation Methods 0.000 claims description 7
- 238000004381 surface treatment Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910052814 silicon oxide Inorganic materials 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 description 22
- 239000010410 layer Substances 0.000 description 21
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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Abstract
본 발명은 스토리지 노드 콘택 플러그와 동일한 개념의 메탈 콘택 플러그를 주변회로 영역의 비트라인 상에 형성하여 캐패시터의 높이 증가에 따른 금속배선 콘택홀 식각의 어려움 및 갭필 공정의 어려움을 감소시킨 반도체 소자 제조방법에 관한 것이다. 또한, 본 발명은 스토리지 노드 콘택 프러그를 금속물질로 사용하는 경우에, 스토리지 노드 콘택 플러그와 전술한 메탈 콘택 플러그를 동시에 형성하여 캐패시터의 높이 증가에 따른 금속배선 콘택홀 식각의 어려움 및 갭필 공정의 어려움을 감소시킨 동시에 공정을 단순화시킨 발명이다.
Description
본 발명은 반도체 메모리 소자에서 금속 콘택의 높이를 감소시켜, 주변회로 영역의 비트라인과 금속배선을 연결하기 위한 금속 콘택 형성공정의 난이도를 감소시키고 작업 여유도를 증가시킨 방법이다.
현재 반도체 소자 중에서 특히 메모리 소자는, 그 집적도가 증가함에 따라 기억정보의 기본 단위인 1비트를 기억시키는 메모리 셀의 면적이 점차 작아지고 있다.
이는 반도체 산업의 발전에 따라 웨이퍼 당 생산가능한 칩의 수를 증가시키기 위하여 제품의 생산에 적용되는 패턴의 사이즈를 계속 감소시키고 있기 때문이다.
그런데, 이러한 메모리 셀의 축소에 비례하여 캐패시터의 면적도 계속 감소시킬 수는 없는 바, 이는 소프트 에러(Soft Error)를 방지하고 안정된 동작을 유지하기 위해서 단위 셀당 일정 이상의 충전용량이 필요하기 때문이다.
따라서, 제한된 셀 면적내에 캐패시터의 용량을 적정값 이상으로 유지시키기위한 연구가 요구되고 있으며, 이는 대개 3가지 방법으로 나뉘어 진행되어 왔다.
즉, 유전체의 두께 감소, 캐패시터의 유효면적의 증가, 비유전율이 높은 재료의 사용 등이 고려되어 왔다.
이중에서 캐패시터의 유효면적을 증가시키는 방법을 살펴보면 다음과 같다. 캐패시터의 축전용량은 두 전극 간의 면적을 넓힘으로써 증가시킬 수 있는데, 앞에서 언급한 바와같이 칩 사이즈의 감소를 위해 칩의 평면적인 면적은 계속 감소시킬 수 밖에 없기 때문에, 필연적으로 수직방향으로의 높이가 증가된다.
디램 소자의 경우, 그러한 수직방향으로 높이 증가경향이 가장 뚜렷한 제품으로서, 셀 당 요구되는 충전용량은 변화가 없으나, 패턴의 감소에 따른 트랜지스터 특성열화를 감쇄시킬 목적으로 필요 축전용량을 오히려 더 높게 요구하고 있기 때문에 수직방향으로의 높이 증가가 현저하다.
이와같은 수직방향으로의 높이 증가는 후속으로 진행되는 금속 콘택 높이의 증가를 유발한다.
금속 콘택의 높이가 증가하게 되면, 깊은 콘택홀을 매립할 수 있는 금속배선 공정이 필요하게 되며, 현재 가장 널리 사용되고 있는 콘택홀 매립방법으로는 CVD(Chemical Vapor Deposition)법으로 텅스텐을 증착하는 방법이 있다.
CVD 텅스텐 공정은 텅스텐을 포함하는 WF6가스를 H2또는 SiH4와 같은 환원가스와 반응시켜 텅스텐을 증착하는 공정으로서, 산화막과 같은 절연막 상에는 텅스텐이 잘 증착되지 않고, 증착이 되더라도 접착력이 떨어지는 문제가 있기 때문에접착력이 우수한 배리어 메탈을 함께 사용하고 있다.
배리어 메탈로 많이 사용되는 물질로는 TiN 이 있으며, 이러한 배리어 메탈은 콘택홀 내부에도 증착된다. 이와같이 배리어 메탈을 콘택홀 내부에 증착하는 방법으로는 층덮힘(step coverage) 특성이 우수한 CVD 법으로 TiN을 증착하거나 또는 PVD 법을 이용하여 증착할 수 있다.
이중에서, PVD 법으로 TiN을 증착하는 경우에는, 금속을 이온화하여 웨이퍼 쪽으로 방향성을 인가함으로써 층덮힘 특성을 개선한 방법들을 사용하였다.
하지만, 이와같이 층덮힘 특성을 개선한 PVD 방법으로 TiN 막을 금속 콘택홀 내부에 증착하고자 하더라도, 금속 콘택의 높이증가로 인한 종횡비의 증가때문에, 금속 콘택의 하부에는 배리어 메탈이 증착되지 못하는 경우가 발생하여 후속 CVD 텅스텐 공정을 진행하기가 용이하지 않는 문제가 있었다.
또한, 층덮힘(step coverage) 특성이 우수한 CVD 법으로 TiN을 증착하는 경우에는, 콘택홀의 크기 감소에 따라 홀에서 차지하는 배리어 메탈의 면적이 급속히 증가하므로, 저항 증가 현상이 발생하는 문제가 있었다.
전술한 문제점들 이외에도 콘택 높이의 증가로 인해 콘택홀을 형성하기 위한 식각공정의 난이도가 증가하여, 콘택 오픈 불량이나 콘택홀 프로파일의 열화가 발생하여, 후속 금속배선 공정의 공정능력이 저하되므로, 금속 콘택 높이의 감소가 절실한 실정이다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 주변회로 영역의 비트라인 위에 스토리지 노드 콘택 플러그와 동일한 개념의 메탈 콘택 플러그를 형성하여 금속콘택의 높이를 감소시킨 반도체 소자의 제조방법을 제공함을 목적으로 한다.
도1a 내지 도1h는 본 발명의 제 1 실시예에 따라 캐패시터의 스토리지 노드 콘택 플러그와 메탈 콘택 플러그를 제조하는 공정을 도시한 공정단면도,
도2a 내지 도2e는 본 발명의 제 2 실시예에 따라 캐패시터의 스토리지 노드 콘택 플러그와 메탈 콘택 플러그를 제조하는 공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 기판 11 : 워드라인
12 : 워드라인 스페이서 13 : 제 1 층간절연막
14 : 랜딩플러그 15 : 비트라인
16 : 하드마스크 17 : 비트라인 스페이서
18 : 제 2 층간절연막
19 : 스토리지 노드 콘택플러그
20 : 절연막 21 : 배리어 메탈
22 : 메탈 콘택 플러그 23 : 질화막
24 : 캐패시터 산화막 25 : 하부전극
26 : 유전체 27 : 상부전극
28 : 제 3 층간절연막 29 : 배리어 메탈
30 : 금속배선
상기한 목적을 달성하기 위한 본 발명은, 셀 영역과 주변회로 영역을 구비한 반도체 소자의 제조방법에 있어서, 일련의 소자가 형성된 기판 상에 비트라인을 형성하고 상기 비트라인을 덮는 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 관통하여 상기 기판과 접속하는 스토리지 노드 콘택 플러그를 상기 셀 영역에 형성하는 단계; 상기 스토리지 노드 콘택 플러그를 포함하는 상기 제 1 절연막 상에 제 2 절연막을 형성하고 상기 제 2 절연막 및 제 1 절연막을 선택적으로 식각하여 주변회로 영역에 형성된 상기 비트라인을 노출시키는 메탈 콘택홀을 형성하는 단계; 상기 메탈 콘택홀을 포함하는 상기 제 2 절연막 상에 배리어 메탈 및 텅스텐을 증착하여 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 형성하는 단계; 상기 셀 영역에 캐패시터를 형성한 후, 상기 캐패시터를 덮는 제 3 절연막을 셀 영역 및 주변회로 영역에 형성하는 단계; 상기 제 3 절연막을 선택적으로 제거하여 상기 주변회로 영역에 형성된 상기 메탈 콘택 플러그를 노출시키는 단계; 및 상기 제 3 절연막 상에 배리어 메탈과 금속배선용 전도물질을 연속적으로 증착하여 상기 메탈 콘택 플러그와 접속시키는 단계를 포함하여 이루어진다.
또한, 본 발명은 셀 영역과 주변회로 영역을 구비한 반도체 소자의 제조방법에 있어서, 워드라인 및 랜딩플러그를 포함하는 일련의 소자가 형성된 기판 상에 비트라인을 형성하고 상기 비트라인을 덮는 제 1 절연막을 형성하는 단계; 상기 제 1 절연막을 선택적으로 식각하여 홀을 형성하되, 셀 영역의 상기 랜딩플러그를 노출시키는 스토리지 노드 콘택홀과 주변회로 영역의 상기 비트라인을 노출시키는 메탈 콘택홀을 동시에 형성하는 단계; 상기 스토리지 노드 콘택홀과 상기 메탈 콘택홀을 포함하는 제 1 절연막 상에 배리어 메탈 및 금속 전도물질을 적층하여 스토리지 노드 콘택홀을 매립하는 스토리지 노드 콘택 플러그와, 상기 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 형성하는 단계; 전체 구조상에 질화막과 캐패시터 산화막을 적층하고 셀 영역에 캐패시터를 형성하는 단계; 상기 캐패시터를 덮는 제 2 절연막을 셀 영역 및 주변회로 영역에 형성하는 단계; 상기 제 2 절연막을 선택적으로 제거하여 상기 주변회로 영역에 형성된 상기 메탈 콘택 플러그를 노출시키는 단계; 및 상기 제 2 절연막 상에 배리어 메탈과 금속배선용 전도물질을 연속적으로 증착하여 상기 메탈 콘택 플러그와 접속시키는 단계를 포함하여 이루어진다.
본 발명은 주변회로 영역의 비트라인 상에 스토리지 노드 콘택 프러그와 동일한 높이를 갖는 금속 플러그를 형성하여 줌으로써, 주변회로 영역의 비트라인과 제 1 금속배선을 연결하기 위한 금속 콘택의 높이를 감소시켜 후속 콘택홀 식각공정 및 갭필공정의 여유도를 증가시킨 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도1a 내지 도1h는 본 발명의 제 1 실시예에 따른 반도체 소자 제조공정을 도시한 도면으로, 이를 참조하여 본 발명의 제 1 실시예를 설명한다.
먼저, 도1a에 도시된 바와같이 셀 영역과 주변회로 영역을 포함하는 반도체 기판(10) 상에 워드라인(11) 및 워드라인 스페이서(12)를 형성하고 워드라인을 덮는 제 1 층간절연막(13)을 형성한다.
다음으로 적절한 식각공정, 폴리실리콘 증착공정 및 평탄화 공정 등을 통해 워드라인 사이를 채우고 있는 랜딩플러그(14)을 형성한다. 다음으로, 제 1 층간절연막(13) 상에 비트라인(15)을 패터닝한 후, 상기 비트라인을 덮는 제 2 층간절연막(18)을 형성한다.
여기서, 비트라인은 셀 영역과 주변회로 영역 모두에 형성되나, 도1a에는 주변회로 영역에 형성된 비트라인만을 도시하였다. 또한 도면부호 16은 비트라인 하드마스크를 나타내며, 도면부호 17은 비트라인 스페이서를 나타낸다.
다음으로 제 2 층간절연막(18)을 관통하여 랜딩 플러그(14)와 접하는 스토리지 노드 콘택 플러그(storage node contact plug)(19)를 형성한다. 이와같이 스토리지 노드 콘택 플러그를 형성하기까지의 공정은 종래의 통상적인 공정과 유사하다.
다음으로, 스토리지 노드 콘택 플러그(19)를 포함하는 제 2 층간절연막(18)상에 절연막(20)을 증착한다. 여기서, 절연막(20)은 후속으로 형성되는 메탈 콘택 플러그(22)와 스토리지 노드 콘택 플러그(19)와의 절연을 위한 막으로, 100 ∼ 2000Å 의 두께를 갖으며, CVD 법으로 증착된 실리콘 산화막 또는 실리콘 질화막이 사용된다.
이어서, 도1b에 도시된 바와같이 주변회로 영역에 형성된 절연막(20)의 일정부분과 제 2 층간절연막(18)의 일정부분을 식각하여, 주변회로영역에 형성된 비트라인을 노출시킨다. 즉, 절연막(20) 및 제 2 층간절연막(18)을 식각하여 비트라인 하드마스크(16)를 노출시키는 홀을 형성한 후, 상기 비트라인 하드마스크(16)도 식각하여 비트라인 전극을 노출시킨다.
다음으로, 배리어 메탈을 증착하기 전, 비트라인과의 접촉저항을 낮추기 위하여 RF 스퍼터링법으로 표면처리를 한 다음, 배리어 메탈로 사용되는 Ti/TiN 막(21)을 증착하고 연속적으로 텅스텐(22)을 전면에 증착하여 비트라인과 접속시킨다.
이어서, 도1d에 도시된 바와같이 홀을 채우고 있는 Ti/TiN막 과 텅스텐만을 남기고 그외의 Ti/TiN막과 텅스텐은 제거하는 전면식각공정을 진행하여 메탈 콘택 플러그(22)를 형성한다.
이러한, 메탈 콘택 플러그(21)는 스토리지 노드 콘택 플러그(19)와 동일한 높이를 가지고 있으며, 후속 금속배선과의 콘택 형성시 콘택 높이를 낮추는 역할을 한다.
다음으로 도1e에 도시된 바와같이 스토리지 노드 콘택 플러그(19) 및 메탈콘택 플러그(21)를 포함하는 절연막(20) 상에 식각정지막으로 사용되는 질화막(23)을 형성하고 상기 질화막(23) 상에 캐패시터 산화막(24)을 형성한다.
여기서 질화막은 캐패시터 산화막 식각시의 식각정지막으로서 사용되며, 또한 습식식각시의 어택 방지막으로도 기능을 한다.
캐패시터 산화막(24)으로는 PSG(Phospho Silicate Glass)막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicated Glass)막, BPSG(Boro Phospho Silicate Glass)막 등이 사용될 수 있으며, 또는 전술한 막 들이 적층된 구조를 사용할 수도 있다.
다음으로 도1f에 도시된 바와같이 셀 영역에 형성된 캐패시터 산화막(24), 질화막(23) 및 절연막(20)을 선택적으로 식각하여 상기 스토리지 노드 콘택 플러그(19)를 노출시킨 후, 그 상부에 콘캐이브(concave) 형태의 캐패시터를 형성한다.
즉, 도1f를 참조하면, 노출된 스토리지 노드 콘택 플러그(19) 상부에는 하부전극(25)이 형성되어 있으며, 이러한 하부전극(25)은 셀 단위로 격리되어 있다. 또한 하부전극(25) 상에는 유전체(26)와 상부전극(27)이 적층 형성되어 캐패시터 구조를 이루고 있음을 알 수 있다.
이와같이 캐패시터를 완성한 이후에, 셀 영역과 주변회로 영역을 모두 덮는 제 3 층간절연막(28)을 형성하고 표면을 평탄화한다. 도1g에는 표면이 평탄화된 제 3 층간절연막(28)이 도시되어 있다.
다음으로 주변회로 영역의 제 3 층간절연막(28)을 선택적으로 식각하여 메탈콘택 플러그(22)를 노출시킨다.
종래기술에서는 이러한 메탈 콘택 플러그가 사용되지 않았으므로, 비트라인과 접속하는 콘택을 형성하기 위해서 식각해야할 깊이가 더 증가하였지만, 본 발명에서는 이러한 메탈 콘택 플러그(22)의 사용으로 제 3 층간절연막(28)을 식각하는 깊이가 그 만큼 얕아졌다.
다음으로 도1h에 도시된 바와같이 하지의 메탈 콘택 플러그(22)와의 접촉저항을 낮추기 위하여 RF 스퍼터링법으로 표면을 처리한 이후, 배리어 메탈인 TiN/Ti 막(29)과 금속배선용 전도물질(30)을 증착한다. 본 발명의 제 1 실시예에서는 금속배선용 전도물질(30)로 텅스텐을 사용하였다.
이어서, 금속배선을 패터닝하기 위한 마스크 및 식각공정을 진행하고, 이후에 일련의 반도체 제조공정을 진행한다.
이와같이 본 발명의 제 1 실시예에서는 스토리지 노드 콘택 플러그와 동일한 개념의 메탈 콘택 플러그를 형성하여, 후속 금속 콘택공정의 높이를 낮추어 주었으며, 따라서 소자의 고집적화로 인한 소자 높이의 증가에 따른 금속콘택홀 식각 및 갭필공정을 어려움을 해결하였다.
다음으로 도2a 내지 도2e를 참조하여 본 발명의 제 2 실시예를 설명한다.
본 발명의 제 2 실시예에서는 캐패시터의 스토리지 노드 콘택 플러그로 텅스텐, TiN 또는 RuO2와 같은 금속물질을 적용할 경우에 공정을 좀더 단순화한 발명이다.
즉, 셀 영역의 스토리지 노드 콘택 플러그를 텅스텐과 같은 금속물질을 적용할 경우에는, 스토리지 노드 콘택 플러그와 메탈 콘택 플러그를 동시에 형성할 수 있기 때문에, 메탈 콘택 플러그를 형성하기 위한 별도의 마스크 식각공정을 생략할 수 있어 공정을 단순화 할 수 있다.
이러한 본 발명의 제 2 실시예를 설명하면, 먼저 도2a에 도시된 바와같이 셀 영역과 주변회로 영역을 포함하는 반도체 기판(40) 상에 워드라인(41) 및 워드라인 스페이서(42)를 형성하고 워드라인을 덮는 제 1 층간절연막(43)을 형성한다.
다음으로 적절한 식각공정, 폴리실리콘 증착공정 및 평탄화 공정 등을 통해 워드라인 사이를 채우고 있는 랜딩플러그(44)을 형성한다. 다음으로, 제 1 층간절연막(43) 상에 비트라인(45)을 패터닝한 후, 상기 비트라인을 덮는 제 2 층간절연막(47)을 형성한다.
여기서, 비트라인은 셀 영역과 주변회로 영역 모두에 형성되나, 도2a에는 주변회로 영역에 형성된 비트라인만을 도시하였으며, 도면부호 46은 비트라인 스페이서를 나타낸다. 또한, 도2a에 도시된 비트라인은 비트라인 하드마스크도 구비하고 있으나, 이는 도2a에 도시되어 있지 않다.
다음으로, 제 2 층간절연막(47)에 대한 화학기계연마를 수행하여 표면을 평탄화한 이후에, 제 2 층간절연막(47)을 선택적으로 식각하여 홀을 형성한다.
이때, 셀 영역의 랜딩 플러그(44)를 노출시키는 홀과 주변회로 영역의 비트라인(45)을 노출시키는 홀을 동시에 형성한다.
여기서, 셀 영역의 랜딩플러그(44)를 노출시키는 홀은 스토리지 노드 콘택홀이라 칭하기로 하고, 주변회로 영역의 비트라인(45)을 노출시키는 홀은 메탈 콘택홀이라 칭하기로 한다.
스토리지 노드 콘택홀과 메탈 콘택홀을 동시에 형성하는 이유는, 스토리지 노드 콘택 플러그와 메탈 콘택 플러그를 동시에 형성하기 위한 것으로, 본 발명의 제 2 실시예에서는 스토리지 노드 콘택 플러그로 폴리실리콘 대신에 텅스텐과 같은 금속물질을 적용하고 있으므로, 이러한 동시형성이 가능하다.
다음으로 후속으로 증착될 금속계열 전도물질과 하지의 랜딩 플러그(44) 및 비트라인(45)과의 접촉저항을 감소시키기 위하여 RF 스퍼터링 방법으로 표면처리를 수행한다. 이러한, RF 스퍼터링 방법 대신에 HF 계열의 화학용액으로 처리할 수도 있다.
이후에, 도2b에 도시된 바와같이 배리어 메탈로 사용되는 TiN/Ti 막(48)을 전면에 증착하고 연속적으로 금속계열 전도물질(49)을 증착한다. 본 발명의 제 2 실시예에서는 금속계열 전도물질로 텅스텐을 사용하였으며, 이외에도 TiN, RuO2같은 물질도 사용가능하다.
이어서, 도2c에 도시된 바와같이 홀을 채우고 있는 Ti/TiN막(48) 과 텅스텐(49)만을 남기고 그외의 Ti/TiN막과 텅스텐은 제거하는 전면식각공정을 진행하여 스토리지 노드 콘택 플러그(49)와 메탈 콘택 플러그(49)를 동시에 형성한다.
본 발명의 제 2 실시예에서는 스토리지 노드 콘택 플러그(49)와 메탈 콘택플러그(49)를 동시에 형성하므로, 본 발명의 제 1 실시예에서 사용된 절연막(20)의 사용이 필요없다.
다음으로 도2c에 도시된 바와같이 스토리지 노드 콘택 플러그(49) 및 메탈 콘택 플러그(49)를 포함하는 제 2 층간절연막(47) 상에 식각정지막으로 사용되는 질화막(50)을 형성하고 상기 질화막(50) 상에 캐패시터 산화막(51)을 형성한다.
여기서, 질화막(50)은 캐패시터 산화막(51) 식각시의 식각정지막으로서 사용되며, 또한 습식식각시의 어택 방지막으로도 기능을 한다.
캐패시터 산화막(51)으로는 제 1 실시예에서와 같이 PSG(Phospho Silicate Glass)막, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막, USG(Undoped Silicated Glass)막, BPSG(Boro Phospho Silicate Glass)막 등이 사용될 수 있으며, 또는 전술한 막 들이 적층된 구조를 사용할 수도 있다.
다음으로 도2d에 도시된 바와같이 셀 영역에 형성된 캐패시터 산화막(51), 질화막(50)을 선택적으로 식각하여, 상기 스토리지 노드 콘택 플러그(49)를 노출시킨 후, 그 상부에 콘캐이브(concave) 형태의 캐패시터를 형성한다.
캐패시터를 형성하는 공정은 본 발명의 제 1 실시예와 동일하므로 이에 대한 설명은 생략하며, 다만, 도면부호 52,53,54는 각각 하부전극, 유전체 상부전극을 나타낸다.
이후에 수행되는 공정은 본 발명의 제 1 실시예와 동일하므로, 이에 대한 설명은 간략히 하기로 한다, 즉, 도2e에 도시된 바와같이, 셀 영역과 주변회로 영역을 모두 덮는 제 3 층간절연막(55)을 형성하고 표면을 평탄화한다. 다음으로 주변회로 영역의 제 3 층간절연막(55)을 선택적으로 식각하여 메탈 콘택 플러그(49)를 노출시킨다.
다음으로 하지의 메탈 콘택 플러그(49)와의 접촉저항을 낮추기 위하여 RF 스퍼터링법으로 표면을 처리한 이후, 배리어 메탈인 TiN/Ti 막(56)과 금속배선용 전도물질(57)을 증착한다. 본 발명의 제 2 실시예에서는 금속배선용 전도물질(57)로 텅스텐을 사용하였다.
이어서, 금속배선을 패터닝하기 위한 마스크 및 식각공정을 진행하고, 이후에 일련의 반도체 제조공정을 진행한다.
본 발명의 제 2 실시예에서는 스토리지 노드 콘택 플러그와 메탈 콘택 플러그를 동시에 형성하여 공정을 단순화 하였으며, 또한 메탈 콘택 플러그의 사용으로 후속 금속 콘택 형성시의 공정마진을 확보할 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 형성된 메탈 콘택플러그는 금속 콘택 형성시 식각해야할 깊이를 감소시킴으로써 deep 콘택 식각공정시 콘택홀 프로파일을 개선하여 후속 금속배선 공정의 층덮힘 특성을 향상시켜 줄 수 있으며, 또한 이를 위하여 신규 장비의 도입 없이 이미 검증된 기존장비와 기술을 사용함으로써 원가경쟁력 확보에 도움을 줄 수 있다. 또한, 스토리지 노드 콘택 플러그를 금속계열 물질로 사용할 경우 셀 영역의 스토리지 노드 콘택 플러그와 주변회로 영역의 메탈 콘택 플러그를 동시에 형성할 수 있어 공정을 단순화할 수 있다.
Claims (12)
- 셀 영역과 주변회로 영역을 구비한 반도체 소자의 제조방법에 있어서,일련의 소자가 형성된 기판 상에 비트라인을 형성하고 상기 비트라인을 덮는 제 1 절연막을 형성하는 단계;상기 제 1 절연막을 관통하여 상기 기판과 접속하는 스토리지 노드 콘택 플러그를 상기 셀 영역에 형성하는 단계;상기 스토리지 노드 콘택 플러그를 포함하는 상기 제 1 절연막 상에 제 2 절연막을 형성하고 상기 제 2 절연막 및 제 1 절연막을 선택적으로 식각하여 주변회로 영역에 형성된 상기 비트라인을 노출시키는 메탈 콘택홀을 형성하는 단계;상기 메탈 콘택홀을 포함하는 상기 제 2 절연막 상에 배리어 메탈 및 텅스텐을 증착하여 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 형성하는 단계;상기 셀 영역에 캐패시터를 형성한 후, 상기 캐패시터를 덮는 제 3 절연막을 셀 영역 및 주변회로 영역에 형성하는 단계;상기 제 3 절연막을 선택적으로 제거하여 상기 주변회로 영역에 형성된 상기 메탈 콘택 플러그를 노출시키는 단계; 및상기 제 3 절연막 상에 배리어 메탈과 금속배선용 전도물질을 연속적으로 증착하여 상기 메탈 콘택 플러그와 접속시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속배선용 전도물질은 텅스텐인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 메탈 콘택 플러그를 형성하는 단계에서,상기 배리어 메탈 및 텅스텐을 증착하기 전에 RF 스퍼터링법을 이용한 표면처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 3 절연막 상에 배리어 메탈과 금속배선용 전도물질을 연속적으로 증착하는 단계에서,상기 배리어 메탈 및 금속배선용 전도물질을 증착하기 전에 RF 스퍼터링법을 이용한 표면처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 2 절연막은 100 ∼ 2000Å 의 두께를 갖으며, CVD 법으로 증착된 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 배리어 메탈은 TiN/Ti 막 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 셀 영역과 주변회로 영역을 구비한 반도체 소자의 제조방법에 있어서,워드라인 및 랜딩플러그를 포함하는 일련의 소자가 형성된 기판 상에 비트라인을 형성하고 상기 비트라인을 덮는 제 1 절연막을 형성하는 단계;상기 제 1 절연막을 선택적으로 식각하여 홀을 형성하되, 셀 영역의 상기 랜딩플러그를 노출시키는 스토리지 노드 콘택홀과 주변회로 영역의 상기 비트라인을 노출시키는 메탈 콘택홀을 동시에 형성하는 단계;상기 스토리지 노드 콘택홀과 상기 메탈 콘택홀을 포함하는 제 1 절연막 상에 배리어 메탈 및 금속 전도물질을 적층하여 스토리지 노드 콘택홀을 매립하는 스토리지 노드 콘택 플러그와, 상기 메탈 콘택홀을 매립하는 메탈 콘택 플러그를 형성하는 단계;전체 구조상에 질화막과 캐패시터 산화막을 적층하고 셀 영역에 캐패시터를 형성하는 단계;상기 캐패시터를 덮는 제 2 절연막을 셀 영역 및 주변회로 영역에 형성하는 단계;상기 제 2 절연막을 선택적으로 제거하여 상기 주변회로 영역에 형성된 상기 메탈 콘택 플러그를 노출시키는 단계; 및상기 제 2 절연막 상에 배리어 메탈과 금속배선용 전도물질을 연속적으로 증착하여 상기 메탈 콘택 플러그와 접속시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 절연막 상에 배리어 메탈과 함께 적층되는 금속 전도물질은,텅스텐, TiN, RuO2중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 절연막 상에 배리어 메탈과 함께 적층되는 금속배선용 전도물질은,텅스텐 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 스토리지 노드 콘택 플러그와 상기 메탈 콘택 플러그를 형성하는 단계에서,상기 배리어 메탈 및 텅스텐을 증착하기 전에 RF 스퍼터링법을 이용한 표면처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 절연막 상에 배리어 메탈과 금속배선용 전도물질을 연속적으로 증착하는 단계에서,상기 배리어 메탈 및 금속배선용 전도물질을 증착하기 전에 RF 스퍼터링법을 이용한 표면처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 배리어 메탈은 TiN/Ti 막 인 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020030051020A KR20050011944A (ko) | 2003-07-24 | 2003-07-24 | 반도체 소자의 제조방법 |
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|---|---|
| KR20050011944A true KR20050011944A (ko) | 2005-01-31 |
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| KR1020030051020A KR20050011944A (ko) | 2003-07-24 | 2003-07-24 | 반도체 소자의 제조방법 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100645838B1 (ko) * | 2005-04-30 | 2006-11-14 | 주식회사 하이닉스반도체 | 반도체 소자의 메탈 콘택홀 형성 방법 |
| KR100831981B1 (ko) * | 2006-03-14 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택플러그 제조 방법 |
| WO2016195323A1 (ko) * | 2015-06-03 | 2016-12-08 | 동우화인켐 주식회사 | 플렉서블 컬러필터와 그를 포함하는 플렉서블 유기 발광 표시 장치 및 그 제조방법 |
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2003
- 2003-07-24 KR KR1020030051020A patent/KR20050011944A/ko not_active Application Discontinuation
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| WO2016195323A1 (ko) * | 2015-06-03 | 2016-12-08 | 동우화인켐 주식회사 | 플렉서블 컬러필터와 그를 포함하는 플렉서블 유기 발광 표시 장치 및 그 제조방법 |
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