CN110459507A - 一种半导体存储装置的形成方法 - Google Patents

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Abstract

本发明公开一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，并且，在该基底内形成沿着一方向延伸的多个栅极。接着，在该基底上形成一半导体层，覆盖该些栅极，再于该半导体层内形成一插塞，使该插塞位于两相邻栅极之间。然后，进行一沉积制作工艺，以在该半导体层上形成一堆叠结构。最后，图案化该堆叠结构，形成多个位线，使得该些位线之一直接接触该插塞。

Description

一种半导体存储装置的形成方法
技术领域
本发明涉及一种半导体存储装置的制作工艺，特别是涉及一种动态随机处理存储器装置的制作工艺。
背景技术
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度的要求。对于一具备凹入式栅极结构的DRAM单元而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的DRAM单元。
一般来说，具备凹入式栅极结构的DRAM单元会包含一晶体管元件与一电荷贮存装置，以接收来自于位线及字符线的电压信号。然而，受限于制作工艺技术之故，现有具备凹入式栅极结构的DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器元件的效能及可靠度。
发明内容
本发明提供了一种半导体存储装置的形成方法，其有利于形成顶面齐平的位线，使得该半导体存储装置可达到优选的元件效能。
为达上述目的，本发明的一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一基底，并且，在该基底内形成沿着一方向延伸的多个栅极。接着，在该基底上形成一半导体层，覆盖该些栅极，再在该半导体层内形成一插塞，使该插塞位于两相邻栅极之间。然后，进行一沉积制作工艺，以在该半导体层上形成一堆叠结构。最后，图案化该堆叠结构，形成多个位线，使得该些位线之一直接接触该插塞。
整体来说，本发明的形成方法是选择性地在导体层的回蚀刻制作工艺之前、或是之后，利用额外形成的牺牲层、氧化层，或是额外进行的化学机械研磨制作工艺、清洗制作工艺等，有效地移除因导体层的负载效应而产生明显突出的蚀刻轮廓。因此，依据前述方法有利于获得顶面平坦的位线接触插塞，并同时使得形成于其上的位线的各堆叠层(如该阻障层与该导电层等)也可一并获得平坦的顶面，故可在制作工艺简化的前提下，获得结构更为优化的半导体存储装置。
附图说明
图1为本发明第一优选实施例中半导体存储装置的俯视示意图；
图2至图6为本发明第一优选实施例中半导体存储装置的形成方法的步骤示意图，其中：
图2为一半导体存储装置于形成半导体层后的剖面示意图；
图3为一半导体存储装置于形成插塞孔后的剖面示意图；
图4为一半导体存储装置于形成导电层后的剖面示意图；
图5为一半导体存储装置于进行回蚀刻制作工艺后的剖面示意图；
图6为一半导体存储装置于移除氧化层后的剖面示意图；
图7至图11为本发明第二优选实施例中半导体存储装置的形成方法的步骤示意图，其中：
图7为一半导体存储装置于形成牺牲层后的剖面示意图；
图8为一半导体存储装置于进行一回蚀刻制作工艺后的剖面示意图；
图9为一半导体存储装置于进行另一回蚀刻制作工艺后的剖面示意图；
图10为一半导体存储装置于移除氧化层后的剖面示意图；
图11为一半导体存储装置于形成堆叠结构后的剖面示意图；
图12为本发明第三优选实施例中半导体存储装置的形成方法的步骤示意图；
图13为本发明第三优选实施例中半导体存储装置的形成方法的步骤示意图。
主要元件符号说明
10 动态随机存取存储器元件
100 基底
101 有源区
106 浅沟槽隔离
108 沟槽
110 字符线
112 介电层
114 凹入式栅极
116 绝缘层
126 牺牲层
128 含硅硬掩模
129 开口
130 插塞孔
160 位线
160a 位线接触插塞
162 导体层
162a 凹陷处
162b 尖角
162c、162d 顶面
163 阻障层
163a 钛层
163b 氮化钛层
163c 硅钨层
165 导电层
180 牺牲层
210 绝缘层
230 半导体层
250 保护层
270 氧化层
O 氧化处理制作工艺
P 化学机械研磨制作工艺
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1，所绘示者为本发明第一优选实施例中，半导体存储装置的俯视示意图。该半导体存储装置例如是具备凹入式栅极(buried gate)的动态随机处理存储器(dynamic random access memory,DRAM)装置10，其包含有至少一晶体管元件(未绘示)以及至少一电容元件(未绘示)，以作为DRAM阵列中的最小组成单元(memory cell)并接收来自于位线(bit line,BL)160及字符线(word line,WL)110的电压信号。
在本实施例中，动态随机存取存储器元件10的多个有源区101是相互平行地沿着一第一方向D1延伸。而形成在基底100内的字符线110则是相互平行地沿着第二方向D2延伸，并横跨第一方向D1上的有源区101。而位线160则是形成在基底100上，并相互平行地沿着一第三方向D3延伸，同时横跨有源区101与字符线110。其中，位线160的延伸方向(即第三方向D3)不同于有源区101与字符线110的延伸方向(即第一方向D1、第二方向D2)，并且，优选是垂直于字符线110的延伸方向(即第二方向D2)而不垂直于有源区101的延伸方向(即第一方向D1)。此外，位线160是通过位线接触插塞160a来电连接至各该晶体管元件的一源极/漏极区(未绘示)，而位线接触插塞160a是形成在位线160下方，并界于两字符线110之间，如图1所示。
动态随机存取存储器元件10的形成方式例如是如图2至图6所示，其绘示为本发明第一优选实施例中，随机动态处理存储器元件的形成方法的步骤示意图，并且，图2至图6例如是沿切线A-A’的侧剖示意图。首先，提供一基底100，例如一硅基底(siliconsubstrate)、外延硅基底(epitaxial silicon substrate)或硅覆绝缘(silicon oninsulation,SOI)基底等，基底100内形成至少一浅沟槽隔离shallow trench isolation,STI)106，而进一步将基底100定义出多个有源区101(于第三方向D3上)。
基底100内形成有多个栅极，例如是如图2所示的凹入式栅极114。在一实施例中，凹入式栅极114的制作工艺例如是先在基底100形成多个彼此平行的沟槽108(于第二方向D2上)。然后，在各沟槽108内依序形成覆盖沟槽108整体表面的一介电层112、填满沟槽108下半部的一凹入式栅极114以及填满沟槽108上半部的一绝缘层116。其中，绝缘层116的表面可切齐基底100顶表面，使得位于基底100内的凹入式栅极114即可作为字符线110。
然后，在基底100上依序形成一绝缘层210、一半导体层230以及一保护层250。绝缘层210例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，其是直接形成在基底100表面，而可直接接触凹入式栅极114上方所设置的绝缘层116。半导体层230例如包含非晶硅(amorphous silicon,A-Si)，其优选是具有一定厚度，例如是约为40纳米(nm)至50纳米，以用于定义后续所形成的接触插塞160a的高度。而后所形成的保护层250则例如包含氧化硅，以避免下方的半导体层230于后续制作工艺中遭受任何损伤。
接着，在基底100上形成一掩模层，例如是具有三层(tri-layer)结构的一光致抗蚀剂层(photoresist layer)，其包含依序形成在基底100上的一牺牲层126，例如是一有机介电层(organic dielectric layer,ODL)，一含硅硬掩模(silicon-containing hardmask,SHB)128，以及一图案化光致抗蚀剂层(未绘示)。该图案化光致抗蚀剂层具有至少一个可用以定义插塞孔的开口图案(未绘示)，将该开口图案依序转移至下方的含硅硬掩模128与牺牲层126中，即可在含硅硬掩模128与牺牲层126内形成开口129。继续利用开口129进行一蚀刻制作工艺，则可接着移除自开口129暴露出的绝缘层210与部分基底100，并在基底100形成一插塞孔130，如图3所示。插塞孔130优选是形成在两字符线110之间，使一部分的基底100可自插塞孔130的底部暴露出。而后，完全移除含硅硬掩模128与牺牲层126。
再利用一化学气相沉积(CVD)制作工艺，在基底100形成一导体层162，导体层162是形成在保护层250上，并进一步填满插塞孔130内，如图4所示。在本实施例中，导体层162例如是包含硅磷(SiP)等导体材质，优选是掺杂浓度较高的磷，但不以此为限。需注意的是，在形成导体层162时，因其导体材质本身的填洞能力不佳，因而使得导体层162在填入插塞孔130部分相较于其他部分易呈现较为低陷的顶面，如图4所示。
之后，则进行一回蚀刻制作工艺，例如是一干蚀刻制作工艺，完全移除位于保护层250上的导体层162，暴露出下方的保护层250，并进一步部分移除位于插塞孔130内的导体层162。详细来说，因该导体材质(硅磷)的负载效应(loading effect)较为严重，使得该回蚀刻制作工艺对于导体层162的不同部位可能产生不同的蚀刻速率。特别是在利用该回蚀刻制作工艺部分移除位于插塞孔130内的导体层162时，该回蚀刻制作工艺对于邻接保护层250处的导体层162的蚀刻速率相对较慢，对于导体层162中心的蚀刻速率则相对较快，因而使导体层162的顶部易呈现中心凹陷的蚀刻轮廓，如图5所示。在此状况下，为避免该蚀刻轮廓造成导体层162与周围元件之间的高低差，在该回蚀刻制作工艺进行时，优选调整该蚀刻参数(如蚀刻时间等)使导体层162顶面中心的凹陷处162a可与两侧半导体层230的顶面大体上齐平，如图5所示。
由此，在后续移除保护层250后，导体层162的中心顶面仍可与半导体层230的顶面齐平，如图6所示，而完成本发明第一优选实施例中的制作工艺。依据前述实施例的制作工艺，后续还可在导体层162上继续形成至少一阻障层(barrier,未绘示)，例如包含一钛(Ti)层、一氮化钛(TiN)层及/或一硅钨(WSi)层，以及一导电层(未绘示)，例如包含钨(tungsten,W)、铝(aluminum,Al)或铜(copper,Cu)等低阻值金属材质，之后再图案化该导电层与该阻障层，形成如图1所示的位线160。而位于插塞孔130内的导体层162即形成位于位线160下方的位线接触插塞160a。其中，位线160与字符线110之间是通过基底100上的绝缘层210与凹入式栅极114上的绝缘层116来相互隔离，且位线160更进一步通过位线接触插塞160a电连接至各该晶体管元件的一源极/漏极区(未绘示)。因此，本实施例的制作工艺能在制作工艺简化的前提下，获得效能良好的半导体存储装置。
然而，在某些情况下，前述导体层162的蚀刻轮廓在保护层250移除后仍呈现明显高于导体层162及其两侧半导体层230顶面的突出尖角162b(例如是如图6所示)。尖角162b恐对后续堆叠的该阻障层与该导电层造成影响，例如使该阻障层与该导电层的沉积不均匀或使表面不平整，以导致整体结构的缺失。
因此，本领域者应可轻易了解，为能满足实际产品需求的前提下，本发明形成半导体存储装置的方法也可能有其它态样，而不限于前述。因此，下文将进一步针对本发明形成半导体存储装置的方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图7至图11所示，其绘示本发明第二优选实施例中形成半导体结构的方法的步骤示意图。本实施例的前段步骤大体上与前述第一优选实施例相同，如图1至图4所示，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，在形成如图4所示的导体层162后，进行另一化学气相沉积制作工艺，在导体层162上另形成一牺牲层180。牺牲层180例如是包含负载效应较轻微或填洞能力优选的材质，以补偿导体层162在后续回蚀刻制作工艺中所造成的蚀刻轮廓。在一实施例中，牺牲层180例如是包含未掺杂硅(undoped silicon)或多晶硅(polysilicon)等材质，使得牺牲层180可填入导体层162所呈现的低陷顶面，而呈现整体平坦的顶面，如图7所示。
然后，同样进行一回蚀刻制作工艺，例如是一干蚀刻制作工艺，以完全移除位于保护层250上的牺牲层180与导体层162。需注意的是，在本实施例的回蚀刻制作工艺中，优选是选用对牺牲层180与导体层162的蚀刻速率可大体相同的一蚀刻剂，并进行三阶段的蚀刻制作工艺。在阶段一的蚀刻制作工艺中，首先是移除大部分的牺牲层180，直至暴露出下方导体层162的顶面。此时，仅有少部分的牺牲层180仍残留在导体层162的低陷顶面上，使得导体层162与残留的牺牲层180整体上仍具有一平坦的顶面，如图8所示。再接着进行阶段二的蚀刻制作工艺，完全移除剩余的牺牲层180，以及位于保护层250上的导体层162。此时，该剩余的牺牲层180即可补偿导体层162的负载效应，避免该蚀刻制作工艺在邻接保护层250处的导体层162与邻近中心的导体层162等处造成不同的蚀刻速率，以改善其蚀刻轮廓的问题，使得位于接触孔130内的导体层162并不会形成如前述实施例所述的尖角162b，而是呈现略为圆弧的一顶面162c，如图9所示。之后，进行阶段三的蚀刻制作工艺，继续蚀刻位于接触孔130内的导体层162，直至形成可大体上与两侧半导体层230顶面齐平的一顶面162c，如图10所示，再移除保护层250。
而在本实施例的后续制作工艺中，则可继续在导体层162上依序形成一阻障层163，例如包含如图11所示的一钛层163a、一氮化钛163b层与一硅钨层163c，以及一导电层165例如包含钨，而构成一堆叠结构，之后再图案化该堆叠结构，形成如图1所示的位线160。
由此，即完成本发明第二优选实施例中的制作工艺。依据本实施例的方法，是选择在进行该回蚀刻制作工艺之前，先在导体层162上额外形成牺牲层180，补偿导体层162可能在后续回蚀刻制作工艺中所造成的负载效应，进而避免该回蚀刻制作工艺可能在导体层162的不同部位上产生蚀刻速率不一的状况。因此，本实施例的导体层162在该回蚀刻制作工艺后，仍能保有齐平的顶面162d，故能使后续形成于其上的该堆叠结构也能具有齐平的顶面(如图11所示)。也就是说，本实施例的方法有利于获得顶面平坦的位线接触插塞160a，并且，使得后续形成在位线接触插塞160a上的位线160也可获得平坦的顶面，故可在制作工艺简化的前提下，获得结构更为优化的半导体存储装置。
请参照图12所示，其绘示本发明第三优选实施例中形成半导体结构的方法的步骤示意图。本实施例的前段步骤大体上与前述第一优选实施例相同，如图1至第6图所示，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，在形成如图6所示的导体层162后，接着进行一氧化处理制作工艺O，以在导体层162、半导体层230的顶表面形成一氧化层270。
详细来说，氧化处理制作工艺O一般是均匀地与各膜层的表面进行反应，但在本实施例中，导体层162在该蚀刻制作工艺后所形成的突出尖角162b与氧化处理制作工艺O的反应会更为明显且剧烈。因此，通过后续进行的一清洗制作工艺，例如是利用氢氟酸(DHF)与水溶液所进行的一湿式化学清洗制作工艺，即可去除该尖角，使导体层162可获得如图10所示的顶面162d。而在本实施例的后续制作工艺中，同样可在导体层162上继续形成该阻障层与导电层等，形成如图1所示的位线160。
由此，即完成本发明第三优选实施例的制作工艺。本实施例是选择在该回蚀刻制作工艺进行之后，额外再进行氧处置制作工艺O，造成尖角162b及其两侧半导体层230顶面的氧化，以便后续再以该清洗制作工艺去除氧化后的尖角162b。因此，通过本实施例的方法，同样有利于获得顶面平坦的位线接触插塞160a，并且，使得形成在其上的位线160的各堆叠层(如该阻障层与该导电层等)也可获得平坦的顶面，故可在制作工艺简化的前提下，获得结构更为优化的半导体存储装置。
请参照图13所示，其绘示本发明第四优选实施例中形成半导体结构的方法的步骤示意图。本实施例的前段步骤大体上与前述第一优选实施例相同，如图1至第6图所示，于此不在赘述。本实施例的制作工艺与前述第一优选实施例主要差异在于，在形成如图6所示的导体层162后，接着进行一化学机械研磨(CMP)制作工艺P，直接移除尖角162b，使导体层162同样可获得如图10所示的顶面162d。而在本实施例的后续制作工艺中，同样可在导体层162上继续形成该阻障层与导电层等，形成如图1所示的位线。
由此，即完成本发明第四优选实施例的制作工艺。本实施例是选择在该回蚀刻制作工艺进行之后，再利用化学机械研磨制作工艺P，直接移除尖角162b。然而，在本实施例的概念下，该化学机械研磨制作工艺进行的时序点并不限于前述，而可依据实际制作工艺需求而对应调整。举例来说，在一实施例中，也可选择在该化学气相沉积制作工艺后(即，形成如图4所示的导体层162后)，随即进行一化学机械研磨制作工艺，以完全移除位于保护层250上的导体层162与下方的保护层250，并部分移除位于插塞孔130内的导体层162。或者是，在另一实施例中，则可选择在该回蚀刻制作工艺后(即，形成如图5所示的导体层162后)，再进行一化学机械研磨制作工艺，以完全移除保护层250与尖角162b。因此，依据前述方法同样有利于获得顶面平坦的位线接触插塞160a，并且，使得形成在其上的位线160的各堆叠层(如该阻障层与该导电层等)也可获得平坦的顶面，故可在制作工艺简化的前提下，获得结构更为优化的半导体存储装置。
整体来说，本发明的形成方法是选择性地在导体层的回蚀刻制作工艺之前、或是之后，利用额外形成的牺牲层、氧化层，或是额外进行的化学机械研磨制作工艺、清洗制作工艺等，有效地移除因导体层的负载效应而产生明显突出的蚀刻轮廓。因此，依据前述方法有利于获得顶面平坦的位线接触插塞，并且，同时，使得形成于其上的位线的各堆叠层(如该阻障层与该导电层等)也可一并获得平坦的顶面，故可在制作工艺简化的前提下，获得结构更为优化的半导体存储装置。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (12)

1.一种半导体存储装置的形成方法，其特征在于，包含：
提供一基底；
在该基底内形成沿着一第一方向延伸的多个栅极；
在该基底上形成一半导体层，覆盖该些栅极；
在该半导体层内形成一插塞，该插塞位于两相邻栅极之间；
进行一沉积制作工艺，在该半导体层上形成一堆叠结构；以及
图案化该堆叠结构，形成多个位线，使得该些位线之一直接接触该插塞。
2.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该插塞的形成包含：
在该半导体层内形成一插塞孔；
在该半导体层上形成一导体层，填入该插塞孔；以及
进行一蚀刻制作工艺，移除位于该半导体层上的该导体层。
3.依据权利要求2所述的半导体存储装置的形成方法，其特征在于，在该蚀刻制作工艺后，该导体层上形成突出的一尖角。
4.依据权利要求3所述的半导体存储装置的形成方法，其特征在于，还包含：
在该蚀刻制作工艺进行后，进行一氧处理制作工艺；以及
进行一清洗制作工艺，移除该尖角。
5.依据权利要求3所述的半导体存储装置的形成方法，其特征在于，还包含：
在该蚀刻制作工艺进行后，进行一机械研磨制作工艺，移除该尖角。
6.依据权利要求3所述的半导体存储装置的形成方法，其特征在于，还包含：
形成该插塞孔之前，在该半导体层上形成一保护层；以及
在进行该蚀刻制作工艺后，进行一机械研磨制作工艺移除该保护层与该尖角。
7.依据权利要求2所述的半导体存储装置的形成方法，其特征在于，还包含：
在进行该蚀刻制作工艺前，在该导体层上形成一牺牲层；以及
进行该蚀刻制作工艺，同时移除该导体层与该牺牲层。
8.依据权利要求7所述的半导体存储装置的形成方法，其特征在于，该蚀刻制作工艺是利用一蚀刻剂，该蚀刻剂对该牺牲层与该导体层的蚀刻速率相同。
9.依据权利要求7所述的半导体存储装置的形成方法，其特征在于，该蚀刻制作工艺包含：
第一蚀刻制作工艺，移除部分的该牺牲层至暴露出该导体层的顶面；以及
第二蚀刻制作工艺，完全移除该牺牲层与位于该半导体层上的该导体层。
10.依据权利要求7所述的半导体存储装置的形成方法，其特征在于，在该蚀刻制作工艺后，该导体层上形成平坦的一顶面。
11.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，该插塞的形成包含：
在该半导体层内形成一插塞孔；
在该半导体层上形成一导体层，填入该插塞孔；以及
进行一机械研磨制作工艺，移除位于该半导体层上的该导体层。
12.依据权利要求1所述的半导体存储装置的形成方法，其特征在于，在该机械研磨制作工艺后，该导体层上形成平坦的一顶面。
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