KR102087078B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자에서, 기판과 접촉되는 콘택 플러그들이 구비된다. 상기 콘택 플러그들 사이의 제1 영역의 기판 상에는 상기 콘택 플러그 상부면보다 낮은 상부면을 갖는 적어도 한 층의 절연막 패턴이 구비된다. 상기 절연막 패턴 상에는, 실리콘 산화물보다 높은 유전율을 갖는 제1 금속 산화막 패턴이 구비된다. 상기 콘택 플러그들의 측벽과 접촉하고, 상기 제1 금속 산화막 패턴 상에는 제1 금속 패턴이 구비된다. 상기 콘택 플러그들 및 제1 금속 패턴 상부면과 접하면서 연장되는 금속 라인 패턴이 구비된다. 상기 반도체 소자는 저저항의 배선을 포함한다.

Description

반도체 소자{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 고집적화된 디램 소자의 제조 방법에 관한 것이다.
반도체 소자가 고집적화되고 있다. 상기 반도체 소자는 저저항을 가지면서 기생 커패시턴스가 감소되는 배선 구조가 요구된다.
본 발명의 목적은 배선 구조를 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역이 구분되는 기판이 마련된다. 상기 제1 영역의 기판과 접촉되는 콘택 플러그들이 구비된다. 상기 콘택 플러그들 사이의 제1 영역의 기판 상에는 상기 콘택 플러그 상부면보다 낮은 상부면을 갖는 적어도 한 층의 절연막 패턴이 구비된다. 상기 절연막 패턴 상에는 실리콘 산화물보다 높은 유전율을 갖는 제1 금속 산화막 패턴이 구비된다. 상기 콘택 플러그들의 측벽과 접촉하고, 상기 제1 금속 산화막 패턴 상에 제1 금속 패턴이 구비된다. 상기 콘택 플러그들 및 제1 금속 패턴 상부면과 접하면서 금속 라인 패턴이 연장된다. 또한, 상기 제2 영역의 기판 상에는, 제2 금속 산화막 패턴, 제2 금속 패턴 및 제3 금속 패턴이 적층된 제1 게이트 구조물을 포함하는 제1 플레너 트랜지스터가 구비된다. 상기 제1 게이트 구조물은 상기 제1 금속 산화막 패턴, 상기 제1 금속 패턴 및 상기 금속 라인 패턴과 동일한 적층 구조를 갖는다.
본 발명의 일 실시예에서, 상기 제1 금속 패턴은 N형 게이트용 일함수를 갖는 제1 금속 물질들, P형 게이트용 일함수를 갖는 제2 금속 물질들, 또는 상기 제1 및 제2 금속 물질들의 적층 구조를 가질 수 있다.
상기 제1 금속 산화막 패턴과 직접 접촉하는 부위의 상기 제1 금속 패턴은 상기 제1 플레너 트랜지스터와 동일한 도전형의 게이트용 일함수를 갖는 금속 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 금속 패턴 및 금속 라인 패턴 사이와, 상기 제2 금속 패턴 및 제3 금속 패턴 사이에 각각 접착막 패턴을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 금속 라인 패턴 및 제3 금속 패턴은 오믹막 패턴, 베리어 금속막 패턴 및 금속 패턴이 적층되는 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 콘택 플러그들은 폴리실리콘 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 게이트 구조물의 금속 산화막 패턴 하부에는 실리콘 산화물을 포함하는 제1 게이트 절연막 패턴이 더 구비될 수 있다.
상기 제1 게이트 절연막 패턴은 상기 제1 영역의 절연막 패턴보다 얇은 두께를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 영역의 기판 상에, 상기 제1 플레너 트랜지스터와 다른 도전형의 트랜지스터인 제2 플레너 트랜지스터를 더 포함할 수 있다.
상기 제2 플레너 트랜지스터는 제3 금속 산화막 패턴, 하부 금속 패턴, 제4 금속 패턴 및 제5 금속 패턴이 적층되는 제2 게이트 구조물을 포함하고, 상기 제3 금속 산화막 패턴, 제4 금속 패턴 및 제5 금속 패턴은 각각 상기 제1 금속 산화막 패턴, 상기 제1 금속 패턴 및 상기 금속 라인 패턴과 동일한 물질을 포함할 수 있다.
상기 제1 금속 패턴은 제1 도전형의 게이트용 일함수를 갖는 금속 물질들을 포함하고, 상기 하부 금속 패턴은 상기 제1 금속 패턴과 다른 제2 도전형의 게이트용 일함수를 갖는 금속 물질을 포함할 수 있다.
상기 제3 금속 산화막 패턴 하부에는 실리콘 산화물을 포함하는 제2 게이트 절연막 패턴이 더 구비될 수 있다.
본 발명의 일 실시예에서, 상기 제1 영역의 기판에는 매립 게이트를 포함하는 매립 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 금속 패턴의 상부면은 상기 콘택 플러그의 상부면과 동일한 높이를 갖거나 더 높게 배치될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 기판과 접촉되는 콘택 플러그들이 구비된다. 상기 콘택 플러그들 사이의 제1 영역의 기판 상에는, 상기 콘택 플러그 상부면보다 낮은 상부면을 갖는 적어도 한 층의 절연막 패턴이 구비된다. 상기 절연막 패턴 상에는, 실리콘 산화물보다 높은 유전율을 갖는 제1 금속 산화막 패턴이 구비된다. 상기 콘택 플러그들의 측벽과 접촉하고, 상기 제1 금속 산화막 패턴 상에 제1 금속 패턴이 구비된다. 상기 콘택 플러그들 및 제1 금속 패턴 상부면과 접하면서 연장되는 금속 라인 패턴을 포함할 수 있다.
본 발명에 따른 반도체 소자는 셀 영역에 형성되는 배선 구조물의 저항이 감소될 수 있다. 또한, 상기 배선 구조물의 높이가 감소되므로, 상기 배선 구조물들 간의 기생 커패시턴스가 감소된다. 페리 영역의 기판에는 금속 게이트를 포함하는 트랜지스터가 포함될 수 있다. 따라서, 상기 반도체 소자는 고집적화되면서 고성능을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조물을 나타내는 사시도이다.
도 2 내지 도 5는 도 1에 도시된 배선 구조물의 형성 방법을 나타내는 사시도들이다.
도 6은 반도체 소자의 셀 영역 및 페리 영역을 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 각 부위의 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 각 부위의 단면도이다.
도 9 내지 도 19는 도 6 및 7에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 21 및 도 22는 도 20에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 24 내지 도 26은 도 23에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 27은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 28은 도 27에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 29는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 30은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
배선 구조물
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 배선 구조물을 나타내는 사시도이다.
도 1을 참조하면, 반도체 물질을 포함하는 기판(10)이 구비된다. 상기 기판(10)은 단결정 실리콘을 포함할 수 있다. 상기 기판(10)은 소자 분리 영역 및 액티브 영역으로 구분될 수 있다.
상기 기판(10)에는 트랜지스터와 같은 소자들이 형성되어 있을 수 있다. 일 예로, 상기 트랜지스터들은 매립 게이트를 포함하는 리세스 채널 트랜지스터일 수 있다.
상기 기판(10)의 액티브 영역의 일부와 직접 접촉하는 콘택 플러그들(20)이 구비될 수 있다. 상기 콘택 플러그(20)는 폴리실리콘 물질을 포함할 수 있다. 따라서, 기판(10)과 콘택 플러그(20)는 실리콘을 포함하고 있어서, 콘택되는 부위에서 우수한 오믹 특성을 가질 수 있다.
상기 콘택 플러그들(20) 사이의 기판(10) 상에는 절연막(12a, 12b) 및 금속 산화막 패턴(13c)이 구비될 수 있다. 상기 금속 산화막 패턴(13c)은 상기 콘택 플러그(20) 상부면보다 낮은 상부면을 가질 수 있다. 상기 절연막(12a, 12b)은 절연 물질막이 한 층 이상으로 적층될 수 있다. 상기 금속 산화막 패턴(13c)은 실리콘 산화물보다 높은 유전율을 갖는 절연 물질일 수 있다.
일 예로, 상기 절연막은 제1 절연막(12a) 및 제2 절연막(12b)이 적층된 구조를 가질 수 있다. 상기 제1 및 제2 절연막(12a, 12b)은 서로 다른 물질일 수 있다. 상기 제1 및 제2 절연막(12a, 12b)은 각각 실리콘 산화물, 실리콘 산 질화물 또는 실리콘 질화물을 포함할 수 있다. 다른 예로, 상기 절연막은 제1 절연막(12a)만을 포함할 수 있다. 또 다른 예로, 상기 절연막이 구비되지 않고, 상기 기판에 금속 산화막 패턴(13c)만이 구비될 수도 있다.
상기 콘택 플러그들(20) 사이에 위치하면서, 상기 금속 산화막 패턴(13c) 상에는 제1 금속 패턴(14a)이 구비될 수 있다. 상기 제1 금속 패턴(14a)은 상기 콘택 플러그(20)의 측벽과 접촉될 수 있다. 또한, 상기 제1 금속 패턴(14a)의 저면은 상기 콘택 플러그(20)의 상부면보다 낮게 위치할 수 있다. 상기 제1 금속 패턴(14a)은 N형 게이트용 금속 물질 또는 P형 게이트용 금속 물질을 포함할 수 있다. 또는, 상기 제1 금속 패턴(14a)은 상기 N형 게이트용 금속 물질 및 상기 P형 게이트용 금속 물질이 적층될 수 있다.
상기 N형 게이트용 금속 물질은 NMOS 트랜지스터의 게이트로 사용하기에 적합한 일함수를 갖는 금속 물질일 수 있다. 상기 P형 게이트용 금속 물질은 PMOS 트랜지스터의 게이트로 사용하기에 적합한 일함수를 갖는 금속 물질일 수 있다.
상기 N형 게이트용 금속 물질은 4.5eV 이하의 일함수, 예를들어 4.1 내지 4.3eV의 일함수를 가질 수 있다. 상기 N형 게이트용 금속 물질은 복수의 금속 박막들이 적층된 구조를 가질 수 있다. 상기 P형 게이트용 금속 물질은 4.5eV 이상의 일함수, 예를들어 4.7 내지 4.9eV의 일함수를 가질 수 있다. 상기 P형 게이트용 금속 물질은 복수의 금속 박막들이 적층된 구조를 가질 수 있다.
상기 제1 금속 패턴(14a) 상에는 접착막 패턴(16a, glue layer pattern)이 구비될 수 있다. 상기 접착막 패턴(16a)은 상기 제1 금속 패턴(14a)과 금속 라인 패턴(26)의 접착 특성을 향상시키기 위하여 제공된다. 상기 접착막 패턴(16a)은 선택적으로 사용될 수 있으므로, 구비되지 않을 수도 있다. 상기 접착막 패턴(16a)은 도전성을 갖는 실리콘 물질 또는 금속 실리사이드 물질을 포함할 수 있다.
상기 콘택 플러그(20) 및 상기 접착막 패턴(16a) 상부면에는 금속 라인 패턴(26)이 구비될 수 있다. 상기 금속 라인 패턴(26)은 오믹막 패턴(26a), 베리어 금속막 패턴(26b) 및 금속막 패턴(26c)이 포함될 수 있다.
일 예로, 상기 오믹막 패턴(26a)은 금속 실리사이드 물질을 포함할 수 있다. 상기 베리어 금속막 패턴(26b)의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 상기 금속막 패턴(26c)의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다.
상기 금속 라인 패턴(26) 상에는 하드 마스크 패턴(24)이 구비될 수 있다.
상기 금속 라인 패턴 하부에는 상기 콘택 플러그의 측벽과 접촉하고 있는 제1 금속 패턴이 구비된다. 상기 제1 금속 패턴이 구비됨으로써, 전체 배선의 저항이 감소될 수 있다. 또한, 상기 제1 금속 패턴이 구비됨으로써, 상기 금속 라인 패턴의 높이를 감소시킬 수 있다. 따라서, 상기 금속 라인 패턴 사이에 발생되는 기생 커패시턴스를 감소시킬 수 있다.
도 2 내지 도 5는 도 1에 도시된 배선 구조물의 형성 방법을 나타내는 사시도들이다.
도 2를 참조하면, 기판(10)에 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다. 상기 기판(10) 상에 절연막(12a, 12b) 및 금속 산화막(12c)을 형성한다. 상기 금속 산화막은 실리콘 산화물보다 높은 금속 산화물을 포함한다. 상기 절연막은 하나 이상의 절연막이 적층될 수 있다. 예를들어, 상기 절연막은 제1 절연막(12a) 및 제2 절연막(12b)이 적층될 수 있다.
상기 금속 산화막(12c) 상에 제1 금속막(14)을 형성한다. 상기 제1 금속막(14)은 N형 게이트용 금속 물질 또는 P형 게이트용 금속 물질을 포함할 수 있다. 또는, 상기 제1 금속막(14)은 상기 N형 게이트용 금속 물질 및 상기 P형 게이트용 금속 물질이 적층될 수 있다.
상기 제1 금속막(14) 상에 접착막(16, glue layer)을 형성할 수 있다. 그러나, 공정 단순화를 위하여 상기 접착막(16)은 형성하지 않을 수도 있다.
도 3을 참조하면, 상기 접착막(16), 제1 금속막(14), 금속 산화막(12c) 및 절연막(12a, 12b)을 순차적으로 식각하여 상기 기판의 일부분을 노출하는 콘택홀들(18)을 형성한다. 상기 식각 공정에서 상기 콘택홀들(18) 저면의 기판 부위를 일부 식각할 수도 있다.
이 후, 상기 콘택홀들(18)의 내부에 폴리실리콘막을 형성하고, 상기 폴리실리콘막을 평탄화한다. 따라서, 상기 콘택홀들(18) 내부에 콘택 플러그(20)를 형성한다. 상기 콘택 플러그(20)는 상기 액티브 영역의 기판(10) 부위와 직접 접촉한다.
도 4를 참조하면, 상기 콘택 플러그(20) 및 상기 접착막(16) 상에, 오믹막(22a), 베리어 금속막(22b) 및 제2 금속막(22c)을 형성한다. 상기 오믹막(22a)은 상기 콘택 플러그(20)와 직접 접촉하여 오믹 콘택이 되도록 하기 위한 막이다. 일 예로, 상기 오믹막(22a)은 금속 실리사이드 물질을 포함할 수 있다. 상기 베리어 금속막(22b)의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 상기 제2 금속막(22c)의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다.
도 5를 참조하면, 상기 제2 금속막(22c) 상에 하드 마스크 패턴(24)을 형성한다. 상기 하드 마스크 패턴(24)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 하드 마스크 패턴(24)은 라인 형상을 가질 수 있다.
상기 하드 마스크 패턴(24)을 식각 마스크로 사용하여 상기 제2 금속막(22c), 베리어 금속막(22b), 오믹막(22a), 접착막(16), 및 제1 금속막(14)을 순차적으로 패터닝한다. 계속하여, 상기 금속 산화막(12c)을 식각한다. 다른 실시예로, 상기 금속 산화막은 식각되지 않을 수도 있다.
따라서, 금속 산화막 패턴(13c), 제1 금속 패턴(14a), 접착막 패턴(16a) 및 금속 라인 패턴(26)을 각각 형성한다. 상기 제1 금속 패턴(14a) 및 접착막 패턴(16a)은 상기 콘택 플러그(20)의 측벽과 접촉할 수 있다.
상기 금속 라인 패턴(26)은 상기 접착막 패턴(16a) 및 콘택 플러그(20)의 상부면과 접촉할 수 있다. 상기 금속 라인 패턴(26)은 오믹막 패턴(26a), 베리어 금속막 패턴(26b) 및 제2 금속막 패턴(26c)이 적층될 수 있다.
상기에서 설명한 것과 같이, 상기 금속 라인 패턴(26) 하부와 접촉하여 제1 금속 패턴(14a)이 구비된다. 상기 제1 금속 패턴(14a)이 포함됨으로써, 전체 배선 구조물의 저항이 감소될 수 있다. 한편, 상기 제1 금속 패턴(14a)이 포함됨으로써, 상기 금속 라인 패턴(26)의 높이를 감소시키면서도 상기 전체 배선 구조물은 목표한 저항을 가질 수 있다. 따라서, 상기 금속 라인 패턴(26) 사이에서 발생되는 기생 커패시턴스도 감소될 수 있다.
반도체 소자
도 1에 도시된 배선 구조물은 다양한 반도체 소자에 사용될 수 있다. 이하에서는, 상기 배선 구조물을 포함하는 디램 소자에 대해 설명한다.
도 6은 반도체 소자의 셀 영역 및 페리 영역을 나타내는 평면도이다. 도 7은 본 발명의 일 실시예에 따른 반도체 소자의 각 부위의 단면도이다.
도 7의 각 단면도들은 도 6의 셀 영역에 해당하는 A-A'부위, B-B'부위와 페리 영역에 해당하는 C-C'부위를 절단한 것이다. 이하의 설명에서, 액티브 영역들의 길이 방향을 제1 방향이라 하고, 매립 게이트 구조물이 연장되는 방향을 제2 방향이라 하고, 상기 제2 방향과 수직한 방향을 제3 방향이라 하면서 설명한다.
도 6 및 도 7을 참조하면, 셀 영역 및 페리 회로 영역으로 구분되고 반도체 물질을 포함하는 기판(100)이 마련된다. 상기 기판(100)에는 소자 분리막 패턴(106)이 형성되어 있어서, 상기 기판(100) 표면은 액티브 영역 및 필드 영역으로 각각 구분된다.
상기 셀 영역의 기판(100)에는 디램 셀들이 구비된다. 상기 페리 회로 영역의 기판(100)에는 페리 회로들을 구성하는 플레너형 MOS 트랜지스터들이 구비된다.
이하에서, 셀 영역의 기판(100) 상에 구비되는 소자들을 먼저 설명한다.
셀 영역에 포함되는 액티브 영역들은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가지면서, 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 셀 영역의 기판(100)에는 게이트용 트렌치들이 생성되어 있다. 상기 게이트용 트렌치 내부에는 상기 제2 방향으로 연장되는 라인 형상을 갖는 매립 게이트 구조물들(114)이 구비된다.
상기 각 액티브 영역들은 중심 부위의 상부면에 제1 콘택 형성 영역과 양 가장자리의 상부면에 각각 제2 및 제3 콘택 형성 영역을 포함한다. 상기 제1 내지 제3 콘택 형성 영역들은 매립 게이트 구조물들(114)에 의해 영역이 각각 구분될 수 있다.
상기 액티브 영역의 길이 방향인 상기 제1 방향은 상기 제2 방향과 수직하지 않는 방향일 수 있다. 즉, 상기 제1 방향은 상기 제2 방향에 대해 사선 방향일 수 있다. 또한, 상기 액티브 영역들은 상기 제1 방향으로 나란하게 일렬 배치될 수 있다.
상기 게이트용 트렌치는 일정 간격으로 이격되면서 서로 평행하게 각각 배치될 수 있다. 상기 매립 게이트 구조물(114)은 매립 게이트 절연막(108), 매립 게이트 전극(110) 및 마스크 패턴(112)을 포함할 수 있다. 상기 매립 게이트 절연막(108)은 상기 게이트용 트렌치의 내벽 상에 구비될 수 있다. 상기 매립 게이트 전극(110)은 금속 물질 또는 폴리실리콘 물질을 포함할 수 있다. 예를들어, 상기 매립 게이트 전극(110)은 베리어 금속막 및 금속막의 적층 구조를 가질 수 있다. 상기 마스크 패턴(112)은 상기 매립 게이트 전극(110) 상에 구비되어 상기 게이트용 트렌치의 상부를 채우는 형상을 갖는다. 상기 마스크 패턴(112)은 질화막으로 형성될 수 있다.
상기 각각의 제1 콘택 형성 영역에는 콘택 플러그(134)가 구비될 수 있다. 상기 콘택 플러그(134)의 저면은 상기 소자 분리막 패턴(106)의 상부면보다 낮을 수 있다. 상기 콘택 플러그(134)는 폴리실리콘 물질을 포함할 수 있다. 즉, 상기 기판(100) 표면과 폴리실리콘 물질이 직접 접촉하기 때문에, 상기 콘택 플러그(134)는 오믹 특성 및 접촉 특성이 우수하다.
상기 콘택 플러그들(134) 사이의 기판(100) 상에는 적어도 1층의 절연막을 포함하는 절연 구조물(130a, 130b)이 구비된다. 상기 절연 구조물(130a, 130b) 상에는 금속 산화막 패턴(120b)이 구비된다. 상기 금속 산화막 패턴(120b)의 상부면은 상기 콘택 플러그(134)의 상부면보다 낮게 위치할 수 있다.
상기 금속 산화막 패턴(120b)은 실리콘 산화물보다 높은 유전율을 갖는 절연 물질을 포함할 수 있다. 상기 금속 산화물의 예로는 Al2O3, HfO2, HfSiO, ZrO2, ZrSiO, LaO2, TiO2 등을 들 수 있다. 이들은 단독으로 사용하거나 2 이상이 적층될 수 있다. 상기 금속 산화물은 상기 페리 회로 영역에 형성되는 플레너형의 트랜지스터들의 게이트 절연막으로 사용되는 금속 산화물과 동일한 물질일 수 있다.
본 발명의 일 실시예로, 상기 절연 구조물은 제1 절연막 패턴(130a) 및 제2 절연막 패턴(130b)이 적층된 구조를 가질 수 있다. 상기 제1 및 제2 절연막 패턴(130a, 130b)은 서로 다른 절연 물질일 수 있다. 각각의 제1 및 제2 절연막 패턴(130a, 130b)은 실리콘 산화물, 실리콘 산 질화물 또는 실리콘 질화물을 포함할 수 있다. 다른 예로, 상기 절연 구조물은 제1 절연막 패턴(130a)만을 포함할 수 있다. 또다른 예로, 상기 절연 구조물이 구비되지 않고, 상기 기판(100) 상에 금속 산화막 패턴(120b)이 구비될 수도 있다.
상기 콘택 플러그들(134) 사이에 위치하면서, 상기 금속 산화막 패턴(120b)상에 제1 금속 패턴(124b)이 구비될 수 있다. 상기 제1 금속 패턴(124b)은 상기 콘택 플러그(134)의 측벽과 접촉될 수 있다. 또한, 상기 제1 금속 패턴(124b)의 저면은 상기 콘택 플러그(134)의 상부면보다 낮게 위치할 수 있다.
상기 제1 금속 패턴(124b)은 상기 페리 회로 영역에 형성되는 플레너형의 트랜지스터들 중의 어느 하나의 게이트 전극과 동일한 적층 구조를 가질 수 있다. 따라서, 상기 제1 금속 패턴(124b)은 N형 게이트용 금속 물질 또는 P형 게이트용 금속 물질을 포함할 수 있다. 또는, 상기 제1 금속 패턴(124b)은 상기 N형 게이트용 금속 물질 및 P형 게이트용 금속 물질들이 적층된 구조일 수 있다.
본 실시예에서, 상기 제1 금속 패턴(124b)은 상기 페리 회로 영역에 형성되는 NMOS 트랜지스터에 포함되는 N형 게이트용 금속 물질일 수 있다. 따라서, 상기 제1 금속 패턴(124b)을 제1 N형 금속 패턴이라 하면서 설명한다.
상기 N형 게이트용 금속 물질은 NMOS 트랜지스터의 게이트로 사용하기에 적합한 일함수를 갖는 금속 물질일 수 있다. 상기 P형 게이트용 금속 물질은 PMOS 트랜지스터의 게이트로 사용하기에 적합한 일함수를 갖는 금속 물질일 수 있다.
상기 N형 게이트용 금속 물질은 4.5eV 이하의 일함수, 예를들어 4.1 내지 4.3eV의 일함수를 가질 수 있다. 상기 N형 게이트용 금속 물질은 복수의 금속 박막들이 적층된 구조를 가질 수 있다. 상기 P형 게이트용 금속 물질은 4.5eV 이상의 일함수, 예를들어 4.7 내지 4.9eV의 일함수를 가질 수 있다. 상기 P형 게이트용 금속 물질은 복수의 금속 박막들이 적층된 구조를 가질 수 있다.
상기 N형 게이트용 금속 물질의 구조의 예로는, TiN/TiON 구조, Mg/TiN 구조, TiN/Mg/TiN 구조, La/TiN 구조, TiN/La/TiN 구조, St/TiN 구조, TiN/SrTiN구조, TaN/TiON 구조, Mg/TaN 구조, TaN/Mg/TaN 구조, La/TaN 구조, TaN/La/TaN 구조, St/TaN 구조, TaN/SrTsN구조 등을 들 수 있다.
상기 P형 게이트용 금속 물질의 구조의 예로는, TiN, Al/TiN 구조, TiN/Al/TiN 구조, TiN/TiON 구조, Ta/TiN 구조, TaN/TiN 구조, TaN, Al/TaN 구조, TaN/Al/TaN 구조, TaN/TaON 구조, Ta/TaN 구조 등을 들 수 있다.
상기 제1 N형 금속 패턴(124b) 상에는 접착 특성 향상을 위한 제1 접착막 패턴(126b, glue layer pattern)이 구비될 수 있다. 상기 제1 접착막 패턴(126b)은 폴리실리콘 물질을 포함할 수 있다.
상기 콘택 플러그(134) 및 상기 제1 접착막 패턴(126b) 상부면에는 비트 라인 패턴(140)이 구비될 수 있다. 상기 비트 라인 패턴(140)은 금속 물질을 포함할 수 있다. 상기 비트 라인 패턴(140)은 오믹막 패턴(140a), 베리어 금속막 패턴(140b) 및 금속막 패턴(140c)이 적층될 수 있다. 상기 비트 라인 패턴(140)은 상기 제2 방향과 수직하는 제3 방향으로 연장될 수 있다.
일 예로, 상기 오믹막 패턴(140a)은 금속 실리사이드 물질을 포함할 수 있다. 상기 베리어 금속막 패턴(140b)의 예로는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2 이상을 적층된 형상을 가질 수 있다. 상기 금속막 패턴(140c)의 예로는 텅스텐, 알루미늄, 구리 등을 들 수 있다. 이들은 단독으로 사용되는 것이 바람직하지만, 2 이상이 적층되는 구조를 가질 수도 있다. 일 예로, 상기 금속막 패턴(140c)은 텅스텐을 포함할 수 있다.
상기 비트 라인 패턴(140) 상에는 제1 하드 마스크 패턴(138a)이 구비될 수 있다. 상기 제1 하드 마스크 패턴(138a)은 실리콘 질화물 또는 실리콘 산화물이 포함될 수 있다.
상기 비트 라인 패턴(140)을 덮는 층간 절연막이 구비될 수 있다. 상기 층간 절연막을 관통하여 상기 제2 및 제3 콘택 형성 영역과 각각 접촉하는 스토리지 노드 콘택들이 구비될 수 있다. 상기 스토리지 노드 콘택들 상에는 각각 커패시터들이 구비될 수 있다.
이하에서, 페리 영역의 기판(100) 상에 구비되는 소자들에 대해 설명한다. 본 실시예에서, 상기 페리 영역에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 구비된다. NMOS 트랜지스터 형성 영역의 기판 상에는 NMOS 트랜지스터가 구비되고, PMOS 트랜지스터 형성 영역의 기판 상에는 PMOS 트랜지스터가 구비될 수 있다. 그러나, 본 실시예와 다른 실시예에서, 상기 NMOS 트랜지스터 및 PMOS 트랜지스터 중 어느 하나만 구비될 수도 있다.
상기 NMOS 트랜지스터는 상기 기판(100) 상에 제1 게이트 절연막 패턴(118a), 제2 게이트 절연막 패턴(120c), 제2 N형 금속 패턴(124c), 제2 접착막 패턴(126c), 제1 상부 금속 패턴(142) 및 제2 하드 마스크 패턴(138b)이 적층되는 제1 게이트 구조물을 포함할 수 있다. 상기 제1 게이트 구조물의 양 측의 기판 표면 부위에는 N형 불순물 영역들(150a, 150b)이 포함될 수 있다. 상기 N형 불순물 영역들(150a, 150b)은 소오스/드레인 영역으로 제공될 수 있다. 상기 제1 게이트 구조물 양 측벽에는 제1 스페이서가 구비될 수 있다. 상기 제1 스페이서는 제1 오프셋 스페이서(146a) 및 제1 메인 스페이서(148a)를 포함할 수 있다.
상기 제1 게이트 절연막 패턴(118a)은 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 기판의 표면이 산화되어 생성된 것일 수 있다.
상기 제2 게이트 절연막 패턴(120c)은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 제2 게이트 절연막 패턴(120c)은 상기 셀 영역에 형성된 금속 산화막 패턴(120b)과 동일한 물질일 수 있다. 상기 제2 N형 금속 패턴(124c)은 N형 게이트용 금속 물질을 포함할 수 있다. 상기 제2 N형 금속 패턴(124c)은 상기 셀 영역에 형성된 제1 N형 금속 패턴(124b)과 동일한 물질일 수 있다. 또한, 상기 제2 N형 금속 패턴(124c) 상에 구비되는 제2 접착막 패턴(126c)은 상기 제1 접착막 패턴(126b)과 동일한 물질일 수 있다.
상기 제1 상부 금속 패턴(142)은 상기 셀 영역에 형성된 비트 라인 패턴(140)과 동일한 물질을 포함하고 동일한 적층 구조를 가질 수 있다. 즉, 상기 제1 상부 금속 패턴(142)은 오믹막 패턴(142a), 베리어 금속막 패턴(142b), 금속막 패턴(142c)이 적층될 수 있다. 상기 제2 하드 마스크 패턴(138b)은 상기 제1 하드 마스크 패턴(138a)과 동일한 물질을 포함할 수 있다.
이와같이, 상기 셀 영역의 비트 라인 구조물과 상기 페리 영역의 제1 게이트 구조물은 동일한 적층 구조를 포함할 수 있다.
상기 PMOS 트랜지스터는 기판(100) 상에 제3 게이트 절연막 패턴(118b), 제4 게이트 절연막 패턴(120d), 제1 P형 금속 패턴(122b), 제3 N형 금속 패턴(124d), 제3 접착막 패턴(126d), 제2 상부 금속 패턴(144) 및 제3 하드 마스크 패턴(138c)이 적층되는 제2 게이트 구조물을 포함할 수 있다. 상기 제2 게이트 구조물의 양 측의 기판 표면 부위에는 P형 불순물 영역들(152a, 152b)이 포함될 수 있다. 상기 P형 불순물 영역들(152a, 152b)은 소오스/드레인 영역으로 제공된다. 상기 제2 게이트 구조물 양 측벽에는 제2 스페이서가 구비될 수 있다. 상기 제2 스페이서는 제2 오프셋 스페이서(146b) 및 제2 메인 스페이서(148b)를 포함할 수 있다.
상기 제3 게이트 절연막 패턴(118b)은 실리콘 산화물을 포함할 수 있다. 상기 제4 게이트 절연막 패턴(120d)은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 제3 게이트 절연막 패턴(118b)은 상기 제1 게이트 절연막 패턴(118a)과 동일한 물질일 수 있다. 상기 제4 게이트 절연막 패턴(120d)은 상기 제2 게이트 절연막 패턴(120c) 및 셀 영역의 금속 산화막 패턴(120b)과 동일한 물질일 수 있다.
상기 제4 P형 금속 패턴은 P형 게이트용 금속 물질을 포함할 수 있다.
상기 제3 N형 금속 패턴(124d)은 상기 제1 및 제2 N형 금속 패턴(124b, 124c)과 동일한 물질일 수 있다. 상기 제3 N형 금속 패턴(124d) 상에 형성되는 제3 접착막 패턴(126d)은 상기 제2 N형 금속 패턴(124c) 상에 구비되는 제2 접착막 패턴(126c) 및 상기 셀 영역에 형성된 제1 접착막 패턴(126b)과 동일한 물질일 수 있다.
상기 제2 상부 금속 패턴(144)은 상기 제1 상부 금속 패턴(142) 및 비트 라인 패턴(140)과 동일한 물질을 포함하고 동일한 적층 구조를 가질 수 있다. 즉, 상기 제2 상부 금속 패턴(144)은 오믹막 패턴(144a), 베리어 금속막 패턴(144b), 금속막 패턴(144c)이 적층될 수 있다. 상기 제3 하드 마스크 패턴(138c)은 상기 제1 및 제2 하드 마스크 패턴(138a, 138b)과 동일한 물질을 포함할 수 있다.
설명한 것과 같이, 본 실시예에 따른 반도체 소자는 비트 라인 패턴과 접촉하여 제1 금속 패턴이 구비된다. 상기 제1 금속 패턴이 포함됨으로써, 비트 라인의 저항이 감소될 수 있다. 또한, 비트 라인 패턴의 높이가 감소됨으로써, 상기 비트 라인 패턴 사이에서 발생되는 기생 커패시턴스도 감소될 수 있다.
한편, 코아/ 페리 영역에는 고유전율의 게이트 절연막 및 금속 게이트를 포함하는 MOS 트랜지스터가 구비된다. 따라서, 상기 반도체 소자는 고성능을 가질 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 각 부위의 단면도이다.
도 8은 도 7에 도시된 반도체 소자의 셀 영역 및 페리 영역에서 접착 특성 향상을 위한 제1 내지 제3 접착막 패턴들이 생략된 구조를 갖는다.
즉, 셀 영역에서는 상기 제1 금속 패턴 상에 제1 접착막 패턴이 구비되지 않는다. 따라서, 상기 제1 금속 패턴과 상기 콘택 플러그 상에 금속 라인 패턴이 구비된다.
페리 영역에서, NMOS 트랜지스터는 상기 기판(100) 상에 제1 게이트 절연막 패턴(118a), 제2 게이트 절연막 패턴(120c), 제2 N형 금속 패턴(124c), 제1 상부 금속 패턴(142) 및 제2 하드 마스크 패턴(138b)이 적층되는 제1 게이트 구조물을 포함할 수 있다.
또한, PMOS 트랜지스터는 기판(100) 상에 제3 게이트 절연막 패턴(118b), 제4 게이트 절연막 패턴(120d), 제1 P형 금속 패턴(122b), 제3 N형 금속 패턴(124d), 제2 상부 금속 패턴(144) 및 제3 하드 마스크 패턴(138c)이 적층되는 제2 게이트 구조물을 포함할 수 있다.
도 9 내지 도 19는 도 6 및 7에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 내지 도 19의 단면도들은 각 평면도들의 A-A'부위, B-B'부위, 및 C-C'부위를 절단한 것이다.
도 9를 참조하면, 반도체 물질을 포함하고, 셀 영역 및 페리 영역으로 구분되는 기판(100)을 마련한다. 상기 페리 영역의 기판은 NMOS 트랜지스터 형성 영역과 PMOS 트랜지스터 형성 영역으로 구분될 수 있다.
상기 기판(100)의 일부를 이방성 식각하여 소자 분리용 트렌치(104)를 형성한다. 상기 소자 분리용 트렌치(104)가 형성되어 있지 않은 부위의 기판(100)은 상대적으로 돌출되는 형상을 가질 수 있다. 따라서, 상기 돌출된 부위의 기판(100)의 표면이 액티브 영역으로 제공된다.
상기 셀 영역에서, 상기 액티브 영역은 제1 방향을 길이 방향으로 하는 고립된 섬 형상을 가질 수 있다. 또한, 상기 각 액티브 영역들은 상기 제1 방향으로 나란하게 배치될 수 있다. 상기 제1 방향은 매립 게이트 구조물의 연장 방향인 제2 방향과 수직하지 않는 방향일 수 있다. 또한, 상기 제1 방향은 비트 라인의 연장 방향인 제3 방향과 수직하지 않는 방향일 수 있다. 즉, 상기 제1 방향은 상기 제2 방향 및 제3 방향에 대해 사선 방향일 수 있다.
상기 소자 분리용 트렌치(104) 내부를 채우도록 소자 분리용 절연막을 형성한다. 상기 소자 분리용 절연막은 실리콘 산화물을 포함할 수 있다. 이 후, 상기 소자 분리용 절연막을 평탄화하여 소자 분리막 패턴(106)을 형성한다.
상기 기판(100)에 불순물을 도핑하여 웰 영역을 형성할 수 있다. 또한, 셀 및 페리 영역에 형성되는 트랜지스터들의 문턱 전압 조절을 위한 채널 도핑 공정을 수행할 수 있다.
도 10을 참조하면, 상기 셀 영역의 기판(100)의 일부를 식각하여, 상기 제2 방향으로 연장되는 라인 형상의 게이트용 트렌치들을 형성한다. 상기 게이트용 트렌치들은 상기 기판의 셀 영역에 형성된다. 상기 하나의 고립된 액티브 영역 내에는 2개의 게이트용 트렌치들이 서로 이격되면서 나란하게 배치될 수 있다.
상기 게이트용 트렌치에 의해, 상기 각 액티브 영역의 상부면은 제1 내지 제3 콘택 영역으로 구분된다. 상기 각 액티브 영역의 중심 부위의 상부면은 제1 콘택 형성 영역이고, 양 가장자리의 상부면은 각각 제2 및 제3 콘택 형성 영역이 될 수 있다.
상기 게이트용 트렌치의 측벽 및 저면을 따라 매립 게이트 절연막(108)을 형성한다. 상기 매립 게이트 절연막(108)은 실리콘 산화물을 포함할 수 있다. 상기 매립 게이트 절연막(108)은 열산화 공정 또는 화학기상 증착 공정을 통해 형성할 수 있다. 상기 매립 게이트 절연막(108) 상에 상기 게이트용 트렌치를 채우도록 도전막을 형성한다. 일 예로, 상기 도전막은 베리어 금속막 및 금속막을 순차적으로 증착하여 형성할 수 있다. 상기 베리어 금속막으로 사용될 수 있는 물질의 예로는 티타늄, 티타늄질화물, 탄탈륨, 탄탈륨 질화물 등을 들 수 있다. 이들은 단독 또는 2이상 적층하여 사용할 수 있다. 또한, 상기 금속막으로 사용될 수 있는 물질의 예로는 텅스텐을 들 수 있다. 상기 도전막을 화학 기계적 연마 공정을 통해 평탄화한 다음, 에치백 공정을 수행하여 상기 게이트용 트렌치의 일부를 매립하는 매립 게이트 전극(110)을 형성한다. 상기 게이트용 트렌치 내부를 채우면서 상기 매립 게이트 전극(110) 상에 마스크용 절연막을 형성한다. 이 후, 상기 절연막을 평탄화시켜 마스크 패턴(112)을 형성한다. 상기 마스크 패턴(112)은 실리콘 질화막을 포함할 수 있다.
상기 공정을 수행함으로써, 상기 액티브 영역의 기판 및 소자 분리막 패턴(106) 내부에 상기 제2 방향으로 연장되는 라인 형상의 매립 게이트 구조물(114)이 형성된다.
도 11을 참조하면, 상기 기판 상에 제1 절연막을 형성한다. 상기 제 절연막 상에 제2 절연막을 형성한다. 상기 제1 및 제2 절연막은 서로 다른 물질을 포함할 수 있다.
상기 셀 영역에 형성된 제2 절연막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다. 상기 마스크 패턴을 이용하여, 상기 페리 영역에 형성되어 있는 상기 제1 및 제2 절연막을 제거한다. 상기 제1 및 제2 절연막은 습식 식각 공정 또는 건식 식각 공정을 통해 제거할 수 있다. 일 예로, 기판 표면 손상을 감소시키기 위하여, 하부에 형성되는 제1 절연막은 습식 식각 공정을 통해 제거할 수 있다.
상기 제거 공정을 수행하면, 상기 페리 영역에는 기판(100) 표면이 노출된다. 또한, 상기 셀 영역의 기판에는 상기 예비 제1 및 제2 절연막 패턴(116a, 116b)이 형성되어 있다.
다른 실시예로, 상기 셀 영역의 기판 상에 한 층의 예비 제1 절연막 패턴(116a)만 형성할 수도 있다. 또 다른 실시예로, 상기 예비 제1 및 제2 절연막을 형성하고 패터닝하는 공정을 모두 생략할 수도 있다.
도 12를 참조하면, 상기 페리 영역의 기판(100) 표면을 산화시켜 제1 게이트 절연막(118)을 형성한다. 상기 제1 게이트 절연막(118)은 금속 산화물이 기판(100)과 직접 접촉하지 않도록 패드막의 역할을 할 수 있다. 상기 제1 게이트 절연막(118)은 산화 공정을 통해 형성된 실리콘 산화막일 수도 있고, 자연 산화막일 수도 있다. 상기 제1 게이트 절연막(118)은 1000Å이하의 매우 얇은 두께를 가질 수 있다. 한편, 상기 셀 영역에는 상기 예비 제1 및 제2 절연막 패턴(116a, 116b)이 형성되어 있어 기판이 노출되어 있지 않다. 때문에, 상기 산화 공정을 수행하더라도 막이 거의 형성되지 않을 수 있다.
상기 제1 게이트 절연막(118) 및 예비 제2 절연막 패턴(116b) 상에 실리콘 산화물보다 높은 유전율을 갖는 금속 산화막(120)을 형성한다.
상기 금속 산화막(120) 상에 P형 게이트용 금속막(122)을 형성한다.
도 13을 참조하면, 상기 P형 게이트용 금속막(122) 상에, 상기 PMOS 트랜지스터 형성 영역을 덮는 식각 마스크 패턴을 형성할 수 있다. 상기 식각 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다. 상기 식각 마스크 패턴을 이용하여, 상기 셀 영역의 P형 게이트용 금속막(122)과 NMOS 트랜지스터 형성 영역의 P형 게이트용 금속막(122)을 제거한다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다.
따라서, 상기 셀 영역 및 NMOS 트랜지스터 형성 영역에는 상기 금속 산화막(120)이 노출된다. 또한, 상기 PMOS 트랜지스터 형성 영역에는 P형 게이트용 금속 패턴(122a)이 남아있게 된다.
도 14를 참조하면, 상기 금속 산화막(120) 및 P형 게이트용 금속 패턴(122a) 상에 N형 게이트용 금속막(124)을 형성한다.
따라서, 상기 셀 영역 및 NMOS 트랜지스터 형성 영역의 금속 산화막(120) 상부면에는 N형 게이트용 금속막(124)이 형성된다. 이와같이, 상기 셀 영역에는 상기 NMOS 트랜지스터 형성 영역에 형성되는 금속 산화막(120)과 N형 게이트용 금속막(124)이 동일하게 적층된다.
상기 PMOS 트랜지스터 형성 영역의 금속 산화막(120) 상부면에는 P형 게이트용 금속 패턴(122a) 및 N형 게이트용 금속막(124)이 적층되어 있다. 그러므로, NMOS 트랜지스터 형성 영역보다 금속막이 더 두껍게 형성된다.
상기 N형 게이트용 금속막(124) 상에 접착막(126)을 형성한다. 상기 접착막(126)은 공정 단순화를 위하여 생략할 수도 있다. 상기 접착막을 형성하지 않고 후속 공정들을 수행하면, 도 8에 도시된 반도체 소자가 형성될 수 있다.
도 15를 참조하면, 상기 접착막(126) 상에 상기 셀 영역에 콘택홀을 형성하기 위한 식각 마스크 패턴(128)을 형성한다. 상기 식각 마스크 패턴(128)은 상기 제1 콘택 형성 영역의 기판(100) 표면과 대향하는 부위를 노출한다. 상기 식각 마스크 패턴(128)은 절연 물질로 형성되며, 일 예로 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 식각 마스크 패턴(128)을 이용하여 상기 접착막(126), N형 게이트용 금속막(124), 금속 산화막(120), 예비 제2 절연막 패턴(116b) 및 예비 제1 절연막 패턴(116a)을 순차적으로 식각한다. 따라서, 상기 제1 콘택 형성 영역의 기판을 노출하는 콘택홀들(132)을 형성한다. 또한, 상기 기판(100) 상에는 제1 및 제2 절연막 패턴(130a, 130b), 예비 금속 산화막 패턴(120a), 예비 N형 금속 패턴(124a) 및 예비 접착막 패턴(126a)이 각각 형성된다.
상기 식각 공정에서 상기 기판(100) 부위도 일부 식각하여 상기 콘택홀들(132)의 저면이 상기 소자 분리 영역의 상부 표면보다 낮아지도록 할 수 있다. 또한, 상기 콘택홀들(132)의 폭은 상기 제1 콘택 형성 영역의 기판 표면의 폭보다 더 넓게 할 수 있다.
도 16을 참조하면, 상기 콘택홀들(132) 내부에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 평탄화하여 상기 콘택홀 내부에 콘택 플러그(134)를 형성한다. 상기 평탄화 공정은 에치백 공정 또는 화학 기계적 연마 공정일 수 있다. 상기 콘택 플러그(134)는 폴리실리콘 물질로 형성되므로, 상기 기판(100)과 오믹 특성이 우수하다.
도 17을 참조하면, 상기 콘택 플러그(134) 및 상기 예비 N형 금속 패턴(124a) 상에 제1 금속막(136)을 형성한다. 상기 제1 금속막(136)은 오믹막(136a), 베리어 금속막(136b) 및 금속막(136c)을 차례로 적층하여 형성할 수 있다.
상기 제1 금속막(136) 상에 하드 마스크막(138)을 형성한다.
도 18을 참조하면, 상기 하드 마스크막(138)을 패터닝하여 제1 내지 제3 하드 마스크 패턴(138a, 138b, 138c)을 형성한다. 상기 제1 하드 마스크 패턴(138a)은 상기 셀 영역에 비트 라인 패턴을 형성하기 위한 것이다. 상기 제2 및 제3 하드 마스크 패턴(138b, 138c)은 상기 페리 영역에 각각 제2 및 제3 게이트 구조물을 형성하기 위한 것이다.
상기 제1 내지 제3 하드 마스크 패턴(138a, 138b, 138c)을 이용하여 상기 제1 금속막(136), 예비 접착막 패턴(126a), 예비 N형 금속 패턴(124a) 및 P형 게이트용 금속 패턴(122a)을 순차적으로 식각한다. 계속하여, 상기 예비 금속 산화막 패턴(120a), 및 제1 게이트 절연막(118)을 식각한다.
상기 공정을 수행하면, 상기 셀 영역의 콘택 플러그(134)의 측벽에는 제1 절연막 패턴(130a), 제2 절연막 패턴(130b) 및 금속 산화막 패턴(120b)이 적층된 절연 구조물이 형성된다. 상기 금속 산화막 패턴(120b) 상에는 N형 게이트용 금속으로 이루어지는 제1 N형 금속 패턴(124b) 및 제1 접착막 패턴(126b)이 형성된다. 또한, 상기 제1 접착막 패턴(126b) 및 콘택 플러그(134) 상에는 상기 제3 방향으로 연장되는 비트 라인 패턴(140)이 구비된다. 상기 비트 라인 패턴(140)은 오믹막 패턴(140a), 베리어 금속막 패턴(140b) 및 금속막 패턴(140c)이 차례로 적층될 수 있다.
상기 페리 영역에서, NMOS 형성 영역에는 제1 게이트 절연막 패턴(118a), 제2 게이트 절연막 패턴(120c), 제2 N형 금속 패턴(124c), 제2 접착막 패턴(126c), 제1 상부 금속 패턴(142) 및 제2 하드 마스크 패턴(138b)이 적층되는 제1 게이트 구조물이 형성된다.
상기 제1 게이트 절연막 패턴(118a), 제2 게이트 절연막 패턴(120c), 제2 N형 금속 패턴(124c), 제2 접착막 패턴(126c), 제1 상부 금속 패턴(142) 및 제2 하드 마스크 패턴(138b)의 적층 구조는 셀의 비트 라인 구조물에 포함되는 금속 산화막 패턴(120b), 제1 N형 금속 패턴(124b), 제1 접착막 패턴(126b), 비트 라인 패턴(140) 및 제1 하드 마스크 패턴(138a)과 동일한 적층 구조일 수 있다.
상기 페리 영역에서, PMOS 형성 영역에는 제3 게이트 절연막 패턴(118b), 제4 게이트 절연막 패턴(120d), 제1 P형 금속 패턴(122b), 제3 N형 금속 패턴(124d), 제3 접착막 패턴(126d), 제2 상부 금속 패턴(144) 및 제3 하드 마스크 패턴(138c)이 적층되는 제2 게이트 구조물이 형성된다.
상기 제4 게이트 절연막 패턴(120d)은 상기 셀의 비트 라인 구조물에 포함되는 금속 산화막 패턴(120b)과 동일한 물질일 수 있다. 상기 제3 N형 금속 패턴(124d), 제3 접착막 패턴(126d), 제2 상부 금속 패턴(144) 및 제3 하드 마스크 패턴(138c)은 각각 셀의 비트 라인 구조물에 포함되는 제1 N형 금속 패턴(124b), 제1 접착막 패턴(126b), 비트 라인 패턴(140) 및 제1 하드 마스크 패턴(138a)과 동일한 적층 구조를 가질 수 있다.
도 19를 참조하면, 상기 페리 영역의 제1 및 제2 게이트 전극 구조물의 측벽에 각각 제1 및 제2 오프셋 스페이서(146a, 146b)를 형성한다.
상기 제1 및 제2 오프셋 스페이서(146a, 146b)를 형성한 후, 상기 제1 오프셋 스페이서(146a) 양 측의 기판 표면으로 제1 농도의 N형 불순물을 도핑한다. 또한, 상기 제2 오프셋 스페이서(146b) 양측의 기판 표면에 제2 농도의 P형 불순물을 도핑한다. 따라서, 상기 제1 게이트 전극 구조물 양 측의 기판에는 N형 저농도 불순물 영역(150a)을 형성한다. 상기 제2 전극 구조물의 양측의 기판에는 P형 저농도 불순물 영역(152a)을 형성한다.
상기 제1 및 제2 오프셋 스페이서(146a, 146b) 상에 각각 제1 및 제2 메인 스페이서(148a, 148b)를 형성한다. 다음에, 상기 제1 메인 스페이서(148a) 양 측의 기판 표면으로 상기 제1 농도보다 높은 제3 농도의 N형 불순물을 도핑한다. 또한, 상기 제2 메인 스페이서(148b) 양 측의 기판 표면으로 상기 제2 농도보다 높은 제4 농도의 P형 불순물을 도핑한다. 따라서, 상기 제1 게이트 전극 구조물 양 측의 기판에는 N형 불순물 영역(150b)을 형성한다. 상기 제2 게이트 전극 구조물의 양측의 기판에는 P형 불순물 영역(152b)을 형성한다. 따라서, 상기 제1 및 제2 게이트 전극 구조물 양 측으로 LDD구조의 소오스 드레인 영역이 형성될 수 있다.
이후, 상기 비트 라인 구조물, 제1 및 제2 게이트 전극 구조물들을 덮는 층간 절연막을 형성한다. 상기 층간 절연막의 일부를 식각하고, 상기 제1 및 제2 절연막 패턴을 식각하여, 상기 제2 및 제3 콘택 형성 영역의 기판 표면을 노출하는 스토리지 노드 콘택홀들을 형성한다. 상기 스토리지 노드 콘택홀들을 내부에 도전막을 형성하고, 상기 도전막을 연마하여 스토리지 노드 콘택들을 형성한다. 이 후, 상기 스토리지 노드 콘택 상부면에 커패시터를 형성한다. 상기 공정을 통해, 디램 소자를 완성할 수 있다.
상기 반도체 소자에서, 비트 라인 구조물 및 MOS 트랜지스터의 게이트 구조물의 적층 구조는 다양하게 변경될 수 있다. 이에 따른 다양한 실시예가 제시될 수 있다.
도 20은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
이하에서 설명하는 반도체 소자는 비트 라인을 이루는 패턴들의 적층 구조를 제외하고는 도 6 및 도 7의 반도체 소자와 동일하다. 즉, 페리 영역의 NMOS 및 PMOS 트랜지스터는 도 7에 도시된 것과 동일하다.
도 20을 참조하면, 상기 기판은 액티브 영역들 및 소자 분리 영역이 분리된다. 상기 셀 영역의 기판에는 매립 트랜지스터들이 구비된다. 상기 셀 영역의 기판에서 제1 콘택 형성 영역들에는 각각 콘택 플러그(134)가 구비된다.
상기 콘택 플러그들(134) 사이의 기판 상에는 적어도 1층의 절연막을 포함하는 절연 구조물(130a, 130b)이 구비된다. 상기 절연 구조물(130a, 130b) 상에는 금속 산화막 패턴(120b)이 구비된다.
상기 금속 산화막 패턴(120b)의 상부면은 상기 콘택 플러그(134)의 상부면보다 낮게 위치할 수 있다. 상기 금속 산화막 패턴(120b)은 실리콘 산화물보다 높은 유전율을 갖는 절연 물질일 수 있다. 상기 금속 산화막 패턴(120b)은 상기 페리 영역에 형성되는 플레너형의 트랜지스터들의 게이트 절연막으로 사용되는 금속 산화물과 동일한 물질일 수 있다.
상기 콘택 플러그들(134) 사이에 위치하면서, 상기 금속 산화막 패턴(120b) 상에 제1 금속 패턴(160, 162)이 구비될 수 있다. 상기 제1 금속 패턴(160, 162)은 상기 콘택 플러그(134)의 측벽과 접촉될 수 있다. 또한, 상기 제1 금속 패턴(160, 162)의 저면은 상기 콘택 플러그(134)의 상부면보다 낮게 위치할 수 있다. 상기 제1 금속 패턴(160, 162)은 상기 페리 회로 영역에 형성되는 플레너형의 트랜지스터들 중의 어느 하나의 게이트 전극과 동일한 적층 구조를 가질 수 있다.
본 실시예에서, 상기 제1 금속 패턴(160, 162)은 상기 페리 회로 영역에 형성되는 PMOS 트랜지스터의 게이트 전극과 동일한 적층 구조를 가질 수 있다. 상기 제1 금속 패턴(160, 162)은 P형 게이트용 금속 물질 및 N형 게이트용 금속 물질이 적층된 구조를 가질 수 있다. 따라서, 상기 제1 금속 패턴(160, 162)은 P형 금속 패턴(160) 및 N형 금속 패턴(162)이 차례로 적층된 구조를 가질 수 있다.
상기 N형 금속 패턴(162) 상에는 접착 특성 향상을 위한 제1 접착막 패턴(126b, glue layer pattern)이 구비될 수 있다. 상기 제1 접착막 패턴(126b)은 폴리실리콘 물질을 포함할 수 있다. 상기 제1 접착막 패턴(126b)은 생략될 수도 있다.
상기 콘택 플러그(134) 및 상기 제1 접착막 패턴(126b) 상부면에는 비트 라인 패턴(140)이 구비될 수 있다. 상기 비트 라인 패턴(140)은 금속 물질을 포함할 수 있다. 상기 비트 라인 패턴(140)은 오믹막 패턴(140a), 베리어 금속막 패턴(140b) 및 금속막 패턴(140c)이 적층될 수 있다. 상기 비트 라인 패턴은 상기 제2 방향과 수직하는 제3 방향으로 연장될 수 있다. 상기 비트 라인 패턴(140)은 도 6 및 7을 참조로 설명한 것과 동일할 수 있다.
상기 페리 영역에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 구비될 수 있다. 상기 페리 영역에 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터는 도 7을 참조로 설명한 것과 동일할 수 있다.
본 실시예에 따른 반도체 소자는 비트 라인의 저항이 감소되고, 상기 비트 라인 사이에서 발생되는 기생 커패시턴스도 감소될 수 있다.
도 21 및 도 22는 도 20에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 내지 도 12를 참조로 설명한 공정을 수행하여, 도 12에 도시된 구조를 형성한다.
도 21을 참조하면, 상기 P형 게이트용 금속막 상에 상기 PMOS 트랜지스터 형성 영역과 셀 영역을 덮는 식각 마스크 패턴을 형성할 수 있다. 상기 식각 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다. 상기 식각 마스크 패턴을 이용하여, 상기 NMOS 트랜지스터 형성 영역의 P형 게이트용 금속막(122)을 제거한다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다.
따라서, 상기 NMOS 트랜지스터 형성 영역에는 상기 금속 산화막(120)이 노출된다. 또한, 상기 셀 영역 및 PMOS 트랜지스터 형성 영역에는 P형 게이트용 금속 패턴(123a)이 남아있게 된다.
도 22를 참조하면, 상기 금속 산화막(120) 및 P형 게이트용 금속 패턴(123a) 상에 N형 게이트용 금속막(124)을 형성한다.
따라서, 상기 셀 영역 및 NMOS 트랜지스터 형성 영역의 금속 산화막(120) 상부면에는 N형 게이트용 금속막(124)이 형성된다. 이와같이, 상기 셀 영역에는 상기 NMOS 트랜지스터 형성 영역에 형성되는 금속 산화막(120)과 N형 게이트용 금속막(124)이 동일하게 적층된다.
상기 셀 영역과 PMOS 트랜지스터 형성 영역의 금속 산화막(120) 상부면에는 P형 게이트용 금속 패턴(123a) 및 N형 게이트용 금속막(124)이 적층되어 있다.
상기 N형 게이트용 금속막(124) 상에 접착막(126)을 형성한다. 상기 접착막(126)은 공정 단순화를 위하여 생략할 수도 있다.
이 후, 도 15 내지 도 19를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 20에 도시된 반도체 소자를 제조할 수 있다.
도 23은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
이하에서 설명하는 반도체 소자는 셀 영역의 비트 라인을 이루는 적층 구조와 페리 영역에 형성된 게이트 구조물의 적층 구조를 제외하고는 도 6 및 도 7의 반도체 소자와 동일하다. 즉, 셀 영역의 비트 라인의 적층 구조는 도 7에 도시된 것과 동일하다.
도 23을 참조하면, 상기 기판은 액티브 영역들 및 소자 분리 영역이 분리된다. 상기 셀 영역의 기판에는 매립 트랜지스터들이 구비된다. 상기 셀 영역의 기판에서 제1 콘택 형성 영역들에는 각각 콘택 플러그(134)가 구비된다.
상기 콘택 플러그들(134) 사이의 기판 상에는 적어도 1층의 절연막을 포함하는 절연 구조물(130a, 130b)이 구비된다. 상기 절연 구조물(130a, 130b) 상에는 금속 산화막 패턴(120b)이 구비된다. 상기 금속 산화막 패턴(120b)은 상기 페리 영역에 형성되는 플레너형의 트랜지스터들의 게이트 절연막으로 사용되는 금속 산화물과 동일한 물질일 수 있다.
상기 콘택 플러그들(134) 사이에 위치하면서, 상기 금속 산화막 패턴(120b) 상에 제1 금속 패턴(170a, 172a)가 구비될 수 있다. 상기 제1 금속 패턴(170a, 172a)은 상기 콘택 플러그(134)의 측벽과 접촉될 수 있다. 또한, 상기 제1 금속 패턴(170a, 172a)의 저면은 상기 콘택 플러그(134)의 상부면보다 낮게 위치할 수 있다. 상기 제1 금속 패턴(170a, 172a)은 상기 페리 회로 영역에 형성되는 플레너형의 트랜지스터들 중의 어느 하나의 게이트 전극과 동일한 적층 구조를 가질 수 있다.
본 실시예에서, 상기 제1 금속 패턴(170a, 172a)은 상기 페리 회로 영역에 형성되는 NMOS 트랜지스터의 게이트 전극과 동일한 적층 구조를 가질 수 있다. 상기 제1 금속 패턴(170a, 172a)은 N형 게이트용 금속 물질 및 P형 게이트용 금속 물질이 차례로 적층된 구조를 가질 수 있다. 따라서, 상기 제1 금속 패턴(170a, 172a)은 제1 N형 금속 패턴(170a) 및 제1 P형 금속 패턴(172a)이 차례로 적층된 구조를 가질 수 있다.
상기 제1 P형 금속 패턴(172a) 상에는 접착 특성 향상을 위한 제1 접착막 패턴(126b, glue layer pattern)이 구비될 수 있다. 상기 제1 접착막 패턴(126b)은 폴리실리콘 물질을 포함할 수 있다. 상기 제1 접착막 패턴(126b)은 생략될 수도 있다.
상기 콘택 플러그(134) 및 상기 제1 접착막 패턴(126b) 상부면에는 비트 라인 패턴(140)이 구비될 수 있다. 상기 비트 라인 패턴(140)은 금속 물질을 포함할 수 있다. 상기 비트 라인 패턴(140)은 오믹막 패턴(140a), 베리어 금속막 패턴(140b) 및 금속막 패턴(140c)이 적층될 수 있다. 상기 비트 라인 패턴은 상기 제2 방향과 수직하는 제3 방향으로 연장될 수 있다. 상기 비트 라인 패턴(140)은 도 6 및 7을 참조로 설명한 것과 동일할 수 있다.
상기 페리 영역에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 구비될 수 있다.
상기 NMOS 트랜지스터는 기판(100) 상에 제1 게이트 절연막 패턴(118a), 제2 게이트 절연막 패턴(120c), 제2 N형 금속 패턴(170b), 제2 P형 금속 패턴(172b), 제2 접착막 패턴(126c), 제1 상부 금속 패턴(142) 및 제2 하드 마스크 패턴(138b)이 적층되는 제1 게이트 구조물을 포함할 수 있다. 상기 제1 게이트 구조물의 양 측의 기판 표면 부위에는 N형 불순물 영역들(150a, 150b)이 포함될 수 있다. 상기 제1 게이트 구조물 양 측벽에는 제1 스페이서(146a, 148a)가 구비될 수 있다.
상기 제1 게이트 절연막 패턴(118a)은 실리콘 산화물을 포함할 수 있다. 상기 실리콘 산화물은 기판의 표면이 산화되어 생성된 것일 수 있다.
상기 제2 게이트 절연막 패턴(120c)은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 제2 게이트 절연막 패턴(120c)은 상기 셀 영역의 된 금속 산화막 패턴과 동일한 물질일 수 있다.
상기 제2 N형 금속 패턴(170b)은 N형 게이트용 금속 물질을 포함할 수 있다. 상기 제2 N형 금속 패턴(170b)은 상기 셀 영역에 형성된 제1 N형 금속 패턴(170a)과 동일한 물질일 수 있다. 상기 제2 P형 금속 패턴(172b)은 P형 게이트용 금속 물질을 포함할 수 있다. 상기 제2 P형 금속 패턴(172b)은 상기 셀 영역에 형성된 제1 P형 금속 패턴(172a)과 동일한 물질일 수 있다.
상기 제1 상부 금속 패턴(142)은 상기 셀 영역에 형성된 비트 라인 패턴(140)과 동일한 물질을 포함하고 동일한 적층 구조를 가질 수 있다. 상기 제2 하드 마스크 패턴(138b)은 상기 제1 하드 마스크 패턴(138a)과 동일한 물질을 포함할 수 있다.
이와같이, 상기 셀 영역의 비트 라인 구조물과 상기 페리 영역의 제1 게이트 구조물은 동일한 적층 구조를 포함할 수 있다.
상기 PMOS 트랜지스터는 기판(100) 상에 제3 게이트 절연막 패턴(118b), 제4 게이트 절연막 패턴(120d), 제3 P형 금속 패턴(172c), 제3 접착막 패턴(126d), 제2 상부 금속 패턴(144) 및 제3 하드 마스크 패턴(138c)이 적층되는 제2 게이트 구조물을 포함할 수 있다. 상기 제2 게이트 구조물의 양 측의 기판(100) 표면 부위에는 P형 불순물 영역들(152a, 152b)이 포함될 수 있다. 상기 제2 게이트 구조물 양 측벽에는 제2 스페이서(146b, 148b)가 구비될 수 있다.
상기 제3 게이트 절연막 패턴(118b)은 상기 제1 게이트 절연막 패턴(118a)과 동일한 물질일 수 있다. 상기 제4 게이트 절연막 패턴(120d)은 상기 제2 게이트 절연막 패턴(120c)과 동일한 물질일 수 있다.
상기 제3 P형 금속 패턴(172c)은 P형 게이트용 금속 물질을 포함할 수 있다. 상기 제3 P형 금속 패턴(172c)은 상기 제1 및 제2 P형 금속 패턴(172a, 172b)와 동일한 물질일 수 있다.
상기 제2 상부 금속 패턴(144)은 상기 셀 영역에 형성된 비트 라인 패턴(140)과 동일한 적층 구조를 가질 수 있다. 상기 제3 하드 마스크 패턴(138c)은 상기 제1 및 제2 하드 마스크 패턴(138a, 138b)과 동일한 물질을 포함할 수 있다.
도 24 내지 도 26은 도 23에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11을 참조로 설명한 공정을 수행하여, 도 11에 도시된 구조를 형성한다.
도 24를 참조하면, 상기 금속 산화막(120) 상에 N형 게이트용 금속막(166)을 형성한다.
도 25를 참조하면, 상기 N형 게이트용 금속막(166) 상에, 상기 NMOS 트랜지스터 형성 영역과 셀 영역을 덮는 식각 마스크 패턴을 형성할 수 있다. 상기 식각 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다. 상기 식각 마스크 패턴을 이용하여, 상기 PMOS 트랜지스터 형성 영역의 N형 게이트용 금속막(166)을 제거한다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다.
따라서, 상기 PMOS 트랜지스터 형성 영역에는 상기 금속 산화막(120)이 노출된다. 또한, 상기 셀 영역 및 NMOS 트랜지스터 형성 영역에는 N형 게이트용 금속 패턴(166a)이 남아있게 된다.
도 26을 참조하면, 상기 금속 산화막(120) 및 N형 게이트용 금속 패턴(166a) 상에 P형 게이트용 금속막(168)을 형성한다.
따라서, 상기 PMOS 트랜지스터 형성 영역의 금속 산화막(120) 상부면에는 P형 게이트용 금속막(168)이 형성된다. 이와같이, 상기 셀 영역에는 상기 NMOS 트랜지스터 형성 영역에 형성되는 금속 산화막(120), N형 게이트용 금속 패턴(166a) 및 P형 게이트용 금속막(168)이 동일하게 적층된다.
상기 P형 게이트용 금속막(168) 상에 접착막(126)을 형성한다.
이 후, 도 15 내지 도 19를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 23에 도시된 반도체 소자를 제조할 수 있다.
도 27은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
이하에서 설명하는 반도체 소자는 비트 라인을 이루는 패턴들의 적층 구조를 제외하고는 도 23의 반도체 소자와 동일하다. 즉, 페리 영역의 NMOS 및 PMOS 트랜지스터는 도 23에 도시된 것과 동일하다.
도 27을 참조하면, 상기 기판은 액티브 영역들 및 소자 분리 영역이 분리된다. 상기 셀 영역의 기판에는 매립 트랜지스터들이 구비된다. 상기 셀 영역의 기판에서 제1 콘택 형성 영역들에는 각각 콘택 플러그(134)가 구비된다.
상기 콘택 플러그들(134) 사이의 기판 상에는 적어도 1층의 절연막을 포함하는 절연 구조물(130a, 130b)이 구비된다. 상기 절연 구조물(130a, 130b) 상에는 금속 산화막 패턴(120b)이 구비된다.
상기 콘택 플러그들(134) 사이에 위치하면서, 상기 금속 산화막 패턴(120b) 상에 제1 금속 패턴이 구비될 수 있다.
본 실시예에서, 상기 제1 금속 패턴은 상기 페리 회로 영역에 형성되는 PMOS 트랜지스터의 게이트 전극과 동일한 적층 구조를 가질 수 있다. 상기 제1 금속 패턴은 P형 게이트용 금속 물질로 이루어지는 제1 P형 금속 패턴(172a)일 수 있다.
상기 제1 금속 패턴 상에는 접착 특성 향상을 위한 제1 접착막 패턴(126b, glue layer pattern)이 구비될 수 있다.
상기 콘택 플러그(134) 및 상기 제1 접착막 패턴(126b) 상부면에는 비트 라인 패턴(140)이 구비될 수 있다. 상기 비트 라인 패턴(140)은 금속 물질을 포함할 수 있다.
상기 페리 영역에는 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 구비될 수 있다. 상기 페리 영역에 형성되는 NMOS 트랜지스터 및 PMOS 트랜지스터는 도 23을 참조로 설명한 것과 동일할 수 있다.
본 실시예에 따른 반도체 소자는 비트 라인의 저항이 감소되고, 상기 비트 라인 사이에서 발생되는 기생 커패시턴스도 감소될 수 있다.
도 28은 도 27에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 9 내지 도 11을 참조로 설명한 공정을 수행하여, 도 11에 도시된 구조를 형성한다.
도 28을 참조하면, 상기 금속 산화막(120) 상에 N형 게이트용 금속막을 형성한다. 상기 N형 게이트용 금속막(166) 상에, 상기 NMOS 트랜지스터 형성 영역을 덮는 식각 마스크 패턴을 형성할 수 있다. 상기 식각 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다. 상기 식각 마스크 패턴을 이용하여, 상기 PMOS 트랜지스터 형성 영역의 N형 게이트용 금속막(166)을 제거한다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정을 포함할 수 있다.
따라서, 상기 PMOS 트랜지스터 형성 영역 및 셀 영역에는 상기 금속 산화막(120)이 노출된다. 또한, 상기 NMOS 트랜지스터 형성 영역에는 N형 게이트용 금속 패턴(166b)이 남아있게 된다.
이 후, 도 26 및 도 15 내지 도 19를 참조로 설명한 것과 동일한 공정을 수행한다. 따라서, 도 27에 도시된 반도체 소자를 제조할 수 있다.
도 29는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
이하에서 설명하는 반도체 소자는 도 6 및 도 7의 반도체 소자에 포함되는 메모리 셀들 및 NMOS 및 PMOS 트랜지스터를 동일하게 포함한다. 추가적으로, 페리 영역에 더 높은 동작 전압을 갖는 제2 NMOS 및 제2 PMOS 트랜지스터가 포함된다.
도 29를 참조하면, 상기 기판의 셀 영역에는 도 7에 도시된 메모리 셀들이 구비될 수 있다.
상기 기판의 페리 영역에는 제1 NMOS 트랜지스터 영역, 제1 PMOS 트랜지스터 영역, 제2 NMOS 트랜지스터 영역(HV NMOS), 제2 PMOS 트랜지스터 영역(HV PMOS)을 포함한다. 상기 제1 NMOS 트랜지스터 영역에는 도 7에서 설명한 구조의 NMOS 트랜지스터가 구비된다. 상기 제1 PMOS 트랜지스터 영역에는 도 7에서 설명한 구조의 PMOS 트랜지스터가 구비된다.
상기 제2 NMOS 트랜지스터 영역에는 제5 및 제6 게이트 절연막 패턴(200a, 120e), 제4 N형 금속 패턴(124e), 제3 접착막 패턴(126d), 제3 상부 금속 패턴(180) 및 제4 하드 마스크 패턴(138d)을 포함하는 제3 게이트 구조물이 구비된다. 상기 제3 게이트 구조물의 양 측벽에 제3 스페이서(154a)가 구비된다. 또한, 상기 제3 게이트 구조물 양 측의 기판 표면으로 제2 N형 불순물 영역(156a)이 구비된다.
상기 제5 게이트 절연막 패턴(200a)은 상기 제1 게이트 절연막 패턴(118a)보다 더 두껍다. 따라서, 상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터보다 높은 동작 전압을 가질 수 있다. 상기 제5 게이트 절연막 패턴(200a)은 상기 셀 영역의 절연 구조물에 포함되어 있는 절연 물질 중 적어도 일부가 포함될 수 있다. 예를들어, 상기 제5 게이트 절연막 패턴은 상기 셀 영역의 제1 절연막 패턴과 동일한 물질일 수 있다. 상기 제6 게이트 절연막 패턴은 상기 제2 게이트 절연막 패턴과 동일한 물질일 수 있다.
상기 제4 N형 금속 패턴(124e), 제3 접착막 패턴(126d), 제3 상부 금속 패턴(180)은 제1 게이트 전극 패턴으로 제공된다. 상기 제1 게이트 전극 패턴은 상기 제1 NMOS 트랜지스터의 게이트 전극 패턴과 동일한 물질 및 동일한 적층 구조를 가질 수 있다.
상기 제2 PMOS 트랜지스터 영역에는 제7 및 제8 게이트 절연막 패턴 (200b, 120f), 제2 P형 금속 패턴(122c), 제5 N형 금속 패턴(124f). 제4 접착막 패턴(126e), 제4 상부 금속 패턴(182) 및 제5 하드 마스크 패턴(138e)를 포함하는 제4 게이트 구조물이 구비된다. 상기 제4 게이트 구조물의 양 측벽에 제4 스페이서(154b)가 구비된다. 또한, 상기 제4 게이트 구조물 양 측의 기판 표면으로 제2 P형 불순물 영역(156b)이 구비된다.
상기 제7 게이트 절연막 패턴은 상기 제3 게이트 절연막 패턴보다 더 두껍다. 따라서, 상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터보다 높은 동작 전압을 가질 수 있다. 상기 제7 게이트 절연막 패턴은 상기 셀 영역의 절연 구조물에 포함되어 있는 절연 물질 중 적어도 일부가 포함될 수 있다. 예를들어, 상기 제7 게이트 절연막 패턴은 상기 셀 영역의 제1 절연막 패턴과 동일한 물질일 수 있다. 상기 제8 게이트 절연막 패턴은 상기 제4 게이트 절연막 패턴과 동일한 물질일 수 있다.
상기 제2 P형 금속 패턴(122c), 제5 N형 금속 패턴(124f), 제5 접착막 패턴(126f), 제4 상부 금속 패턴(182)은 제2 게이트 전극 패턴으로 제공된다. 상기 제2 게이트 전극 패턴은 상기 제1 PMOS 트랜지스터의 게이트 전극 패턴과 동일한 물질 및 동일한 적층 구조를 가질 수 있다.
이와같이, 동작 전압이 다른 MOS 트랜지스터가 제공될 수 있다.
도 29에 도시된 반도체 소자는 다음과 같은 공정에 의해 제조될 수 있다.
셀 영역 및 페리 회로 영역이 구분되는 기판이 마련된다. 상기 페리 회로 영역의 기판은 제1 NMOS 트랜지스터 영역, 제1 PMOS 트랜지스터 영역, 제2 NMOS 트랜지스터 영역 및 제2 PMOS 트랜지스터 영역이 포함된다.
상기 기판에, 도 9 및 도 10을 참조로 설명한 공정을 수행한다.
상기 기판 상에 제1 절연막을 형성한다. 상기 제 절연막 상에 제2 절연막을 형성한다. 상기 제1 및 제2 절연막은 서로 다른 물질을 포함할 수 있다.
상기 셀 영역과 제2 NMOS 트랜지스터 영역 및 제2 PMOS 트랜지스터 영역에 형성된 제2 절연막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴은 포토레지스트 패턴을 포함할 수 있다. 상기 마스크 패턴을 이용하여, 상기 제1NMOS 트랜지스터 영역 및 제1 PMOS 트랜지스터 영역에 형성되어 있는 상기 제1 및 제2 절연막을 제거한다.
따라서, 상기 셀 영역, 제2 NMOS 트랜지스터 영역 및 제2 PMOS 트랜지스터 영역에는 제1 및 제2 예비 절연막 패턴이 형성된다. 또한, 제1NMOS 트랜지스터 영역 및 제1 PMOS 트랜지스터 영역에는 기판 표면이 노출된다.
이 후, 도 12 내지 도 17을 참조로 설명한 공정들을 동일하게 수행한다. 다음에, 패터닝 공정을 수행하여, 비트 라인 패턴 및 제1 내지 제4 게이트 구조물을 형성한다. 따라서, 도 29에 도시된 반도체 소자를 제조할 수 있다.
상술한 본 발명의 예시적인 실시예들에 따른 반도체 소자는 다양한 형태의 반도체 패키지에 실장될 수 있다. 또한 예시적인 실시예들에 따른 반도체 소자 또는 이를 포함하는 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 30은 예시적인 실시예들에 따른 컴퓨팅 시스템의 개략적인 구성을 나타내는 블록도이다.
도 30을 참조하면, 컴퓨팅 시스템(300)은 시스템 버스에 전기적으로 연결된 마이크로프로세서(CPU)(420), 램(RAM)(430), 사용자 인터페이스(USER INTERFACE)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자 또는 디램 소자를 포함할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. 컴퓨팅 시스템(400)이 모바일 장치인 경우, 컴퓨팅 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 컴퓨팅 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상기 설명한 것과 같이, 본 발명에 의하면 기생 커패시턴스가 감소되는 구조의 반도체 소자가 제공된다. 상기 반도체 소자는 다양한 메모리 소자에 사용될 수 있다.
100 : 기판 112 : 매립 게이트 구조물
116a, 116b : 예비 제1 및 제2 절연막 패턴
118a, 118c : 제1 및 제3 게이트 절연막 패턴
120c, 120d : 제2 게이트 절연막 패턴
122b, 122c : 제1 및 제2 P형 금속 패턴
124b, 124c, 124d, 124e, 124f : 제1 내지 제5 N형 금속 패턴
126b, 126c, 126d, 126e, 126f : 제1 내지 제5 접착막 패턴
130a, 130b : 제1 및 제2 절연막 패턴
134 : 콘택 플러그
138a, 138b, 138c, 138d, 138e : 제1 내지 제5 하드 마스크 패턴
140 : 비트 라인 패턴 140a, 142a, 144a : 오믹막 패턴
140b, 142b, 144b : 베리어 금속막 패턴
140c, 142c, 144c : 금속막 패턴
142 : 제1 상부 금속 패턴 144 : 제2 상부 금속 패턴
180 : 제3 상부 금속 패턴 182 : 제4 상부 금속 패턴

Claims (10)

  1. 제1 영역 및 제2 영역이 구분되는 기판;
    상기 제1 영역의 기판과 접촉되는 콘택 플러그들;
    상기 콘택 플러그들 사이의 제1 영역의 기판 상에 구비되고, 상기 콘택 플러그 상부면보다 낮은 상부면을 갖는 적어도 한 층의 절연막 패턴;
    상기 절연막 패턴 상에 구비되고, 실리콘 산화물보다 높은 유전율을 갖는 제1 금속 산화막 패턴;
    상기 콘택 플러그들의 측벽과 접촉하고, 상기 제1 금속 산화막 패턴 상에 구비되는 제1 금속 패턴;
    상기 콘택 플러그들 및 제1 금속 패턴 상부면과 접하면서 연장되는 금속 라인 패턴; 및
    상기 제2 영역의 기판 상에, 제2 금속 산화막 패턴, 제2 금속 패턴 및 제3 금속 패턴이 적층된 제1 게이트 구조물을 포함하는 제1 플레너 트랜지스터가 구비되고, 상기 제1 게이트 구조물은 상기 제1 금속 산화막 패턴, 상기 제1 금속 패턴 및 상기 금속 라인 패턴과 동일한 적층 구조를 갖는 반도체 소자.
  2. 제1 항에 있어서, 상기 제1 금속 패턴은 N형 게이트용 일함수를 갖는 제1 금속 물질들, P형 게이트용 일함수를 갖는 제2 금속 물질들, 또는 상기 제1 및 제2 금속 물질들의 적층 구조를 갖는 반도체 소자.
  3. 제2 항에 있어서, 상기 제1 금속 산화막 패턴과 직접 접촉하는 부위의 상기 제1 금속 패턴은 상기 제1 플레너 트랜지스터와 동일한 도전형의 게이트용 일함수를 갖는 금속 물질을 포함하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제1 금속 패턴 및 금속 라인 패턴 사이와, 상기 제2 금속 패턴 및 제3 금속 패턴 사이에 각각 접착막 패턴을 더 포함하는 반도체 소자.
  5. 제1 항에 있어서, 상기 콘택 플러그들은 폴리실리콘 물질을 포함하는 반도체 소자.
  6. 제1 항에 있어서, 상기 제1 게이트 구조물의 금속 산화막 패턴 하부에는 상기 제1 영역의 절연막 패턴보다 얇은 두께를 갖고, 실리콘 산화물을 포함하는 제1 게이트 절연막 패턴이 더 구비되는 반도체 소자.
  7. 제1 항에 있어서, 상기 제2 영역의 기판 상에, 상기 제1 플레너 트랜지스터와 다른 도전형을 갖고, 상기 제1 게이트 구조물과 다른 적층 구조의 제2 게이트 구조물을 포함하는 제2 플레너 트랜지스터를 더 포함하는 반도체 소자.
  8. 제1 항에 있어서, 상기 제1 영역의 기판에는 매립 게이트를 포함하는 매립 트랜지스터를 더 포함하는 반도체 소자.
  9. 제1 항에 있어서, 상기 제1 금속 패턴의 상부면은 상기 콘택 플러그의 상부면과 동일한 높이를 갖거나 더 높게 배치되는 반도체 소자.
  10. 삭제
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