KR101720721B1 - 셀 비트 라인과 주변 게이트가 동일한 레벨에서 형성되나, 상이한 스페이서 두께를 가지는 반도체 소자와 그 제조방법, 및 그것을 포함하는 반도체 모듈 및 전자 시스템 - Google Patents
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Abstract
셀 비트 라인과 주변 게이트가 동일한 레벨에서 형성되나 상이한 스페이서 두께를 가지는 반도체 소자와 그 제조방법, 및 그것을 포함하는 반도체 모듈 및 전자 시스템이 제공된다. 상기 반도체 소자는, 셀 영역과 주변 영역을 포함하고, 소자 분리 영역에 의하여 활성 영역이 정의되는 기판과, 상기 셀 영역에서 기판의 표면 아래에 형성되고, 상기 활성 영역과 교차되는 셀 게이트 구조체와, 상기 셀 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 비트 라인 오프셋 스페이서를 포함하는 비트 라인 구조체 및 상기 주변 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 주변 게이트 오프셋 스페이서 및 주변 게이트 스페이서를 포함하는 주변 게이트 구조체로 구성될 수 있다.
Description
본 발명은 반도체 소자와 그 제조방법에 관한 것으로, 특히 동일한 레벨에서 형성되나 상이한 스페이서 두께를 가지는 셀 비트 라인 구조체와 주변 게이트 구조체를 포함하는 반도체 소자 및 그 제조방법과, 상기 반도체 소자를 포함하는 반도체 모듈 및 전자 시스템에 관한 것이다.
반도체 소자가 고집적화 되면서, 그 구조가 점차 정교해지고 있고, 그에 따라 반도체 소자를 제조하는 공정도 매우 복잡해지고 있다. 이에 따라 제안된 기술이 매립형 채널 어레이 트랜지스터 기술(BCAT), 6F2 레이아웃 기술 등이다.
본 발명이 해결하고자 하는 과제는, 동일한 레벨에서 형성되는 셀 비트 라인과 주변 게이트가 상이한 스페이서 두께를 가지는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 동일한 레벨에서 형성되는 셀 비트 라인과 주변 게이트가 상이한 스페이서 두께를 가지는 반도체 소자를 포함하는 반도체 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 동일한 레벨에서 형성되는 셀 비트 라인과 주변 게이트가 상이한 스페이서 두께를 가지는 반도체 소자 혹은 반도체 모듈을 포함하는 전자시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 반도체 소자를 형성하는 다양한 방법들을 제공하는 것이다.
이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자는, 셀 영역과 주변 영역을 포함하고, 소자 분리 영역에 의하여 활성 영역이 정의되는 기판과, 상기 셀 영역에서 기판의 표면 아래에 형성되고, 상기 활성 영역과 교차되는 셀 게이트 구조체와, 상기 셀 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 비트 라인 오프셋 스페이서를 포함하는 비트 라인 구조체 및 상기 주변 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 주변 게이트 오프셋 스페이서 및 주변 게이트 스페이서를 포함하는 주변 게이트 구조체를 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자는, 셀 소자 분리 영역들에 의하여 다수의 셀 활성 영역들이 정의되는 셀 영역 및 주변 소자 분리 영역에 의하여 주변 활성 영역이 정의되는 주변 영역을 포함하는 기판과, 상기 기판의 셀 영역 상에 형성되는 비트 라인 구조체 및 상기 기판의 주변 영역 상에 형성되는 주변 게이트 구조체와, 상기 비트 라인 구조체의 적어도 양측에 형성되는 비트 라인 제1오프셋 스페이서; 및 상기 주변 게이트 구조체의 적어도 양측에 형성되는 주변 게이트 제1오프셋스페이서, 주변 게이트 제2오프셋 스페이서 및 주변 게이트 스페이서를 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 모듈은, 모듈 기판과, 상기 모듈 기판 상에 배치된 복수개의 반도체 소자들 및 상기 모듈 기판의 모서리에 나란히 형성되고 상기 반도체 소자들과 전기적으로 각각 연결되는 모듈 접촉 단자들을 포함하고, 상기 반도체 소자들 중 적어도 하나는, 셀 영역과 주변 영역을 포함하고, 소자 분리 영역에 의하여 활성 영역이 정의되는 기판과, 상기 셀 영역에서 기판의 표면 아래에 형성되고, 상기 활성 영역과 교차되는 셀 게이트 구조체와, 상기 셀 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 비트 라인 오프셋 스페이서를 포함하는 비트 라인 구조체 및 상기 주변 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 주변 게이트 오프셋 스페이서 및 주변 게이트 스페이서를 포함하고, 상기 주변 게이트 오프셋 스페이서의 두께는, 상기 비트 라인 오프셋 스페이서의 두께보다 두 배 이상 두꺼울 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 전자 시스템은, 제어부, 입력부, 출력부, 저장부, 및 통신부를 포함하고, 상기 제어부, 입력부, 출력부, 저장부 및 통신부 중 적어도 하나는, 셀 영역과 주변 영역을 포함하고, 소자 분리 영역에 의하여 활성 영역이 정의되는 기판과, 상기 셀 영역에서 기판의 표면 아래에 형성되고, 상기 활성 영역과 교차되는 셀 게이트 구조체와, 상기 셀 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 비트 라인 오프셋 스페이서를 포함하는 비트 라인 구조체 및 상기 주변 영역에서 기판의 표면 위에 형성되고, 적어도 양측에 주변 게이트 오프셋 스페이서 및 주변 게이트 스페이서를 포함하고, 상기 주변 게이트 오프셋 스페이서의 두께는, 상기 비트 라인 오프셋 스페이서의 두께보다 두 배 이상 두꺼운 반도체 소자를 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 셀 영역과 주변 영역을 포함하는 기판 상에 비트 라인 구조체 및 주변 게이트 구조체를 동시에 형성하고, 상기 기판 전체 면에 제1오프셋 절연막을 형성하고, 상기 주변 영역의 상기 제1오프셋 절연막 상에 제2오프셋 절연막을 형성하되, 상기 셀 영역의 상기 제1오프셋 절연막 상에 제2오프셋 절연막을 형성하지 않고, 상기 셀 영역의 상기 제1오프셋 절연막을 그대로 유지하고, 상기 주변 영역의 상기 제2오프셋 절연막을 부분적으로 제거함으로써, 상기 주변 영역의 상기 제1오프셋 절연막 양측에 주변 게이트 제2오프셋 스페이서가 형성되는 것을 포함할 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 기판의 셀 영역의 표면 아래에 셀 활성 영역과 교차되는 셀 게이트 구조체를 형성하며, 상기 기판의 셀 영역의 표면 위에 비트 라인 구조체를 형성하고, 상기 기판의 주변 영역의 표면 위에 주변 게이트 구조체를 형성하며, 상기 기판의 전체 면에 제1오프셋 절연막을 형성하고, 상기 기판 상에 상기 셀 영역을 커버하고 상기 주변 영역을 오픈하는 주변 영역 오픈 마스크를 형성하며, 상기 기판의 전체 면에 제2오프셋 절연막을 형성하며, 상기 주변 영역의 제1 및 제2오프셋 절연막이 선택적으로 제거됨으로써, 상기 주변 게이트 구조체의 양측에 주변 게이트 제1 및 제2오프셋 스페이서를 형성하며, 상기 주변 게이트 제1 및 제2오프셋 스페이서를 이용하여 주변 활성 영역에 저농도 불순물 이온 주입 혹은 할로우 이온 주입을 수행하는 것을 포함할 수 있다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법은, 셀 영역과 주변 영역을 포함하는 기판 상에 활성 영역을 한정하는 소자 분리 영역을 형성하고, 상기 셀 영역의 기판 내부에 상기 활성 영역과 교차되는 배리드 구조의 셀 게이트 구조체를 형성하며, 상기 셀 영역의 기판 상부에 비트 라인 구조체를 형성하고, 상기 주변 영역의 기판 상부에 주변 게이트 구조체를 형성하며, 상기 셀 영역 및 상기 주변 영역에 제1오프셋 절연막을 형성하고, 상기 셀 영역을 커버하고 상기 주변 영역을 오픈하는 주변 영역 오픈 마스크를 형성하며, 상기 셀 영역 및 상기 주변 영역에 제2오프셋 절연막을 형성하며, 상기 주변 영역의 제1 및 제2오프셋 절연막이 선택적으로 제거됨으로써, 제1 및 제2오프셋 스페이서를 형성하며, 상기 제1 및 제2오프셋 스페이서를 이용하여 상기 주변 영역의 활성 영역에 저농도 불순물 이온 주입 및 할로우 이온 주입을 수행하며, 상기 셀 영역 및 상기 주변 영역에 스페이서 절연막을 형성하며, 상기 주변영역에서 상기 스페이서 절연막이 선택적으로 제거됨으로써, 주변 게이트 스페이서를 형성하며, 상기 주변 게이트 스페이서를 이온 주입 마스크로 이용하여, 고농도 불순물 이온 주입 공정을 수행하는 것을 포함할 수 있다.
위에서 설명한 바와 같이, 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법에 의하면 다음과 같은 효과를 기대할 수 있다. 비트 라인 스페이서는 제1오프셋 절연 패턴으로 구성되기 때문에, 그 두께가 최소화되고 비트 라인 기생 정전 용량이 감소하게 될 수 있다. 또한, 주변 게이트 스페이서는 제1오프셋 절연 패턴과 제2오프셋 절연 패턴으로 구성되기 때문에, 그 두께가 최대화되고 단 채널 효과가 개선될 수 있다. 결과적으로, 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템의 전기적 성능도 개선된다.
도 1은, 본 발명의 기술적 사상에 의한 반도체 소자의 구성을 나타내는 개략적인 레이 아웃이다.
도 2a는 도 1의 절단선 A-A', 절단선 B-B', 절단선 C-C' 및 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 2b 및 도 2c는, 도 2a의 X 부분을 확대하여 다양한 반도체 소자의 실시예들을 나타내는 종단면도들이다.
도 3a 내지 3s는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 나타내기 위하여, 도 2의 제조방법을 나타내는 종단면도들이다.
도 3t 및 도 3u는, 도 3j의 Y부분을 확대하여 다양한 반도체 소자의 제조방법의 실시예들을 나타내는 종단면도들이다.
도 4a 내지 4c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템의 블록 다이어그램들이다.
도 2a는 도 1의 절단선 A-A', 절단선 B-B', 절단선 C-C' 및 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 2b 및 도 2c는, 도 2a의 X 부분을 확대하여 다양한 반도체 소자의 실시예들을 나타내는 종단면도들이다.
도 3a 내지 3s는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 나타내기 위하여, 도 2의 제조방법을 나타내는 종단면도들이다.
도 3t 및 도 3u는, 도 3j의 Y부분을 확대하여 다양한 반도체 소자의 제조방법의 실시예들을 나타내는 종단면도들이다.
도 4a 내지 4c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템의 블록 다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 각 구성의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은, 본 발명의 기술적 사상에 의한 반도체 소자의 구성을 나타내는 레이 아웃이다. 도 2의 (a), (b) 및 (c)는 도 1의 셀 영역(CA)에서 도 1의 절단선 A-A', 절단선 B-B' 및 절단선 C-C'의 단면을 각각 나타내는 종단면도들이고, 도 2의 (p)는 도 1의 절단선 P-P'의 단면을 나타내는 종단면도이다.
도 1 및 도 2를 참고하면, 본 발명의 기술적 사상에 의한 반도체 소자는, 기판(110)의 셀 영역(Cell Area: CA)과 주변 영역(Peripheral Area: PA)을 포함할 수 있다.
셀 영역(CA)은, 다수의 셀로 구성되고, 각 셀은 1개의 셀 게이트 구조체(200)와 1개의 스토리지 전극(500)을 포함할 수 있다. 가령, 셀 영역(CA)에 다수의 셀 트랜지스터와 다수의 셀 커패시터가 규칙적으로 형성될 수 있다. 따라서, 셀 영역(CA)은, 기판(110)의 표면 아래에 형성되는 셀 소자 분리 영역들(120), 셀 활성 영역들(130) 및 셀 게이트 구조체들(200)과, 기판(110)의 표면 위에 형성되는 비트 라인 구조체들(300) 및 스토리지 전극들(500)을 포함할 수 있다.
주변 영역(PA)은, 상기 셀에 정보를 저장하기 위하여 읽기 쓰기 기능을 수행하는 주변 게이트 구조체(400)를 포함할 수 있다. 가령, 주변 영역(PA)에 논리 회로를 구성하는 CMOS 트랜지스터가 형성될 수 있다. 따라서, 주변 영역(PA)은, 기판(110)의 표면 아래에 형성되는 주변 소자 분리 영역(122) 및 주변 활성 영역(132)과, 기판(110)의 표면 위에 형성되는 주변 게이트 구조체(400)를 포함할 수 있다.
셀 게이트 구조체(200)는, 기판(110)과 수직하게 배열되는 리세스 타입(recess-type)의 채널을 포함할 수 있다. 주변 영역(PA)의 주변 게이트 구조체(400)는, 플래이너 타입의 채널을 포함할 수 있다.
가령, 셀 영역(CA)의 셀 게이트 구조체(200)는, 단 채널 효과가 억제되도록, 게이트 채널의 길이가 늘어난 리세스 타입의 채널을 포함할 수 있다. 또한 셀 영역(CA)의 셀 게이트 구조체(200)는, 기판(110) 내부에 매립되는 배리드 타입(buried-type)으로 형성될 수 있다.
셀 영역(CA)의 셀 게이트 구조체(200)는, 셀 활성 영역(120)의 게이트 매립용 트렌치 내부에 적층되는 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222) 및 셀 게이트 캡핑 패턴(232)을 포함할 수 있다. 이때, 셀 게이트 도전 패턴(232) 하부에 위치하는 셀 활성 영역(130)의 상면 레벨(H1)이 셀 게이트 도전 패턴(232) 하부에 위치하는 셀 소자 분리 영역(120)의 상면 레벨(H2)보다 높게 형성됨으로써, 셀 게이트 구조체(200)는, 리세스 채널을 가지면서, 셀 활성 영역(130)이 돌출된 핀 펫(Pin FET) 구조를 가지는 트랜지스터로 형성될 수 있다.
셀 영역(CA)에서, 셀 소자 분리 영역(120)에 의해 한정되는 셀 활성 영역(130)이 소정 간격으로 반복 배열될 수 있다. 셀 활성 영역(130)은, 기판(110)의 일부로서 셀 소스 영역(130a)과 셀 드레인 영역(130b)을 포함할 수 있다. 셀 활성 영역들(130)이 기판(110)의 제1방향과 제2방향에 대하여 사선 형태로 틸팅되게 배치될 수 있다. 셀 게이트 구조체들(200)이 제1방향으로 길게 연장되고, 비트 라인 구조체들(300)이 제2방향으로 길게 연장될 수 있다. 제1방향과 제2방향은 실질적으로 직각일 수 있다. 1개의 셀 활성 영역(130)에서 2줄의 게이트 구조체들(200)과 1줄의 비트 라인 구조체(300)가 상호 교차될 수 있다. 셀 활성 영역(130)이 셀 게이트 구조체(200)와 비트 라인 구조체(300)에 대하여 소정 각도로 경사질 수 있다.
가령, 1개의 셀 활성 영역(130)이 2개의 단위 셀 구조를 갖게 되면, 1개의 단위 셀은 최소 선폭을 기준으로 제2방향의 길이가 4F가 되고, 제1방향의 길이가 2F가 됨으로써, 단위 셀의 면적은 6F2가 될 수 있다. 이와 같이, 6F2 셀 구조에 의하면, 셀 면적을 최소화하기 위하여 셀 게이트 구조체(200)와 비트 라인 구조체(300)가 각각 수직으로 교차되고, 여기에 셀 활성 영역(130)이 셀 소자 분리 영역(120)에 의하여 바(BAR) 형태로 한정되되, 셀 게이트 구조체(200)와 비트 라인 구조체(300)에 대하여 사선 방향으로 기울어질 수 있다.
비트 라인 구조체(300)는, 비트 라인 제1도전 패턴(312), 비트 라인 제2도전 패턴(332) 및 비트 라인 하드 마스크 패턴(352)을 포함할 수 있다. 비트 라인 제1도전 패턴(312)은, 전도성을 가지는 도핑된 실리콘으로 형성될 수 있다. 혹은 금속이나 금속 화합물로 형성될 수 있다. 비트 라인 제2도전 패턴(332)은, 금속이나 금속 화합물로 형성될 수 있다. 비트 라인 하드 마스크 패턴(352)은, 절연성을 가지는 실리콘 질화물일 수 있다.
비트 라인 제2도전 패턴(332)은, 비트 라인 전극 패턴(332d)을 포함할 수 있다. 비트 라인 전극 패턴(332d)이 금속 화합물로 형성되고, 비트 라인 제1도전 패턴(312)이 도핑된 실리콘으로 형성되는 경우, 비트 라인 제1도전 패턴(312) 상에 비트 라인 하부 금속 실리사이드 패턴(332a), 비트 라인 배리어 패턴(332b) 및 비트 라인 상부 금속 실리사이드 패턴(332c)을 더 포함할 수 있다. 비트 라인 하부 금속 실리사이드 패턴(332a)은, 금속층 또는 금속 실리사이드화 된 물질을 포함할 수 있다. 가령, 금속 실리사이드와 금속이 공존하는 물질일 수 있다. 비트 라인 배리어 패턴(332b)은 티타늄 질화물(TiN)일 수 있다. 비트 라인 상부 금속 실리사이드 패턴(332c)은, 금속 실리사이드 혹은 금속 질화물일 수 있다. 이때, 비트 라인 전극 패턴(332d)은, 비트 라인 상부 금속 실리사이드 패턴(332c)과 동일한 금속으로 형성될 수 있다.
비트 라인 제2도전 패턴(332)과 셀 드레인 영역(130b)을 전기적으로 혹은 물리적으로 연결하는 비트 라인 콘택(DC) 영역에서 비트 라인 콘택 플러그(314)가 더 포함될 수 있다. 비트 라인 콘택 플러그(314)는 비트 라인 제1도전 패턴(312)과 마찬가지로 도핑된 실리콘으로 형성될 수 있다. 다만, 비트 라인 제1도전 패턴(312)은 카본을 더 포함할 수 있다. 비트 라인 제2도전 패턴(332)은, 배선 기능을 담당하는 비트 라인 전극의 기능을 수행할 수 있다. 비트 라인 하드 마스크 패턴(352)은, 비트 라인 제2도전 패턴(332)을 보호하는 비트 라인 캡팽막의 기능을 수행할 수 있다.
한편, 비트 라인 구조체(300)는 위치에 따라 2종류 이상의 폭들을 가질 수 있다. 가령, 비트 라인 구조체(300)는 비트 라인 콘택 플러그(314)를 포함하는 비트 라인 콘택(DC) 영역에서 비트 라인 제1도전 패턴(312)의 폭이 넓어질 수 있다. 따라서, 셀 드레인 영역(130b)과 직접 콘택을 형성하는 비트 라인 구조체(300)는 셀 드레인 영역(130b)과 콘택을 형성하지 않는 비트 라인 구조체(300)보다 넓은 폭을 가지는 탭(tab) 구조를 가질 수 있다. 전술한 바와 같이, 탭(tab) 구조의 비트 라인 구조체(300)에서 비트 라인 콘택 플러그(314)가 더 형성될 수 있다.
주변 게이트 구조체(400)는, 주변 게이트 절연막(410b), 주변 게이트 제1도전 패턴(412), 주변 게이트 제2도전 패턴(432) 및 주변 게이트 하드 마스크 패턴(452)을 포함할 수 있다. 주변 게이트 절연막(410b)은 실리콘 산화물을 포함할 수 있다. 주변 게이트 절연막(410b)은 제1절연막(410a)과 동일한 공정에 의하여 동일한 물질로 형성될 수 있으나, 제1절연막(410a)의 두께와 다를 수 있다. 또한, 주변 게이트 구조체(400)는, 비트 라인 구조체(300)와 동일한 공정에서 형성될 수 있다. 따라서, 주변 게이트 제1도전 패턴(412), 주변 게이트 제2도전 패턴(432) 및 주변 게이트 하드 마스크 패턴(452)은, 비트 라인 제1도전 패턴(312), 비트 라인 제2도전 패턴(332) 및 비트 라인 하드 마스크 패턴(352)과 동일 혹은 유사한 레벨에서 동일한 물질 및/또는 두께로 형성될 수 있다.
비트 라인 제2도전 패턴(332)이 비트 라인 전극 패턴(332d) 외에 비트 라인하부 금속 실리사이드 패턴(332a), 비트 라인 배리어 패턴(332b) 및 비트 라인 상부 금속 실리사이드 패턴(332c)을 더 포함하는 경우에, 주변 게이트 제2도전 패턴(352)은 주변 게이트 전극 패턴(432d) 외에 주변 게이트 하부 금속 실리사이드 패턴(432a), 주변 게이트 배리어 패턴(432b) 및 비트 라인 상부 금속 실리사이드 패턴(432c)을 더 포함할 수 있다. 이때, 주변 게이트 하부 금속 실리사이드 패턴(432a), 주변 게이트 배리어 패턴(432b), 주변 게이트 상부 금속 실리사이드 패턴(432c) 및 주변 게이트 전극 패턴(432d)은, 비트 라인 하부 금속 실리사이드 패턴(332a), 비트 라인 배리어 패턴(332b), 비트 라인 상부 금속 실리사이드 패턴(332c) 및 비트 라인 전극 패턴(332d)과 동일 혹은 유사한 레벨에서 동일한 물질 및/두께로 형성될 수 있다.
비트 라인 구조체(300)는, 양측 및/또는 상면에 비트 라인 랩핑막을 포함할 수 있다. 상기 비트 라인 랩핑막은, 비트 라인 구조체(300)의 양면에 형성되는 비트 라인 보호 스페이서(362) 및 비트 라인 제1오프셋 스페이서(372)를 포함할 수 있다.
주변 게이트 구조체(400)는, 양측 및/또는 상면에 주변 게이트 랩핑막을 포함할 수 있다. 주변 게이트 랩핑막은, 주변 게이트 구조체(400)의 양면에 형성되는 주변 게이트 보호 스페이서(462), 주변 게이트 제1오프셋 스페이서(472), 주변 게이트 제2오프셋 스페이서(482) 및 주변 게이트 스페이서(492)를 포함할 수 있다. 주변 게이트 제1 및 제2오프셋 스페이서(472, 482)는 저농도 및/또는 할로우 이온 주입 마스크의 기능을 수행할 수 있다. 주변 게이트 스페이서(492)는 고농도 이온 주입 마스크의 기능을 수행할 수 있다.
주변 게이트 랩핑막은, 주변 게이트 제2오프셋 스페이서(482)를 더 포함하고 있기 때문에, 비트 라인 랩핑막의 두께는 주변 게이트 랩핑막의 두께보다 더 두꺼울 수 있다. 비트 라인 제1오프셋 스페이서(372)는 기생 정전 용량(CBL)의 특성을 개선하기 위하여 최소한의 두께로 형성될 수 있고, 주변 게이트 제2오프셋 스페이서(482)는 단 채널 효과를 개선하기 위하여 최대한의 두께로 형성될 수 있다. 따라서, 비트 라인 랩핑막은 주변 게이트 랩핑막보다 적어도 두 배 이상 두꺼워질 수 있다.
도 2b 및 도 2c를 참조하면, 주변 게이트 제1오프셋 스페이서(472)의 두께(t1)와 주변 게이트 제2오프셋 스페이서(482)의 두께(t2)를 합한 값은 CMOS 트랜지스터의 특성상 일정할 수 있다. 그러나, 주변 게이트 제1오프셋 스페이서(472)의 두께(t1)와 주변 게이트 제2오프셋 스페이서(482)의 두께(t2)의 비율은 일정할 필요가 없고, 가변적일 수 있다. 주변 게이트 제1오프셋 스페이서(472)의 두께(t1)와 비트 라인 제1오프셋 스페이서(372)의 두께(상기 t1과 동일)는 동일한 공정에 의하여 수행되기 때문에 동일하게 결정되는데, 비트 라인 제1오프셋 스페이서(372)의 두께(상기 t1과 동일)는 기생 정전 용량(CBL)의 특성을 개선할 수 있도록 결정될 수 있다. 따라서, 주변 게이트 제2오프셋 스페이서(482)의 두께(t2)는 주변 게이트 제1오프셋 스페이서(472)의 두께(t1) 혹은 비트 라인 제1오프셋 스페이서(372)의 두께(상기 t1과 동일)보다 크거나 같을 수 있다. (t1 ＜ t2 또는 t1 ＝ t2)
가령, 트랜지스터의 특성상 단 채널 효과를 개선하기 위하여, 주변 게이트 제1오프셋 스페이서(472)와 주변 게이트 제2오프셋 스페이서(482)를 합한 두께(t1 + t2 = t)는 적어도 120Å 이상 확보될 수 있다. 그 범위 안에서 주변 게이트 제1오프셋 스페이서(472)와 주변 게이트 제2오프셋 스페이서(482)의 각 두께 비율(t1 : t2)은 가변적이고, 그 비율은 비트 라인 제1오프셋 스페이서(372)의 두께(상기 t1과 동일)에 의하여 결정될 수 있다. 비트 라인 제1오프셋 스페이서(372)의 두께(상기 t1과 동일)는 비트 라인 구조체(300)를 보호하기 위하여 10Å 이상일 수 있다. 비트 라인 제1오프셋 스페이서(372)의 두께(상기 t1과 동일)는 기생 정전 용량(CBL) 특성을 개선하기 위하여 60Å 이하일 수 있다. 그렇다면, 주변 게이트 제2오프셋 스페이서(482)의 두께(t2)는 60Å 내지 110Å의 범위 내에서 결정될 수 있다.
주변 게이트 구조체(400)는, CMOS 타입의 트랜지스터일 수 있다. 따라서, 주변 활성 영역(132)은 여러 타입의 불순물 영역 등을 포함할 수 있다.
주변 활성 영역(132)은, 기판(110)의 일부로서 저농도 불순물 영역(134)을 포함할 수 있다. 주변 게이트 구조체(400)가 PMOS 타입 트랜지스터인 경우, 저농도 불순물 영역(134)은 P 타입일 수 있다. NMOS 타입 트랜지스터인 경우, 저농도 불순물 영역(134)은 N 타입일 수 있다.
주변 활성 영역(132)은, 기판(110)의 일부로서 저농도 불순물 영역(134)을 포위하거나 저농도 불순물 영역(134)과 채널 영역 사이에 위치하는 할로우 영역(136)을 더 포함할 수 있다. 주변 게이트 구조체(400)가 PMOS 타입 트랜지스터인 경우, 할로우 영역(136)은 N 타입일 수 있다. NMOS 타입 트랜지스터인 경우, 할로우 영역(136)은 P 타입일 수 있다.
주변 활성 영역(132)은, 기판(110)의 일부로서 할로우 영역(136) 반대측에 고농도 불순물 영역(138)을 더 포함할 수 있다. 주변 게이트 구조체(400)가 PMOS 타입 트랜지스터인 경우, 고농도 불순물 영역(138)은 P 타입일 수 있다. NMOS 타입 트랜지스터인 경우, 고농도 불순물 영역(138)은 N 타입일 수 있다.
반도체 소자는, 층간 절연막(494), 스토리지 콘택(BC)(498) 및 스토리지 전극(500)을 더 포함할 수 있다. 스토리지 콘택(498)은 스토리지 전극(500)과 셀 소스 영역(130a) 사이에서 형성되어, 스토리지 전극(500)과 셀 소스 영역(130a)을 전기적으로 연결할 수 있다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 제조방법을 첨부 도면을 참조하여 상세하게 설명하기로 한다.
도 3a 내지 3s는 본 발명의 기술적 사상에 의한 반도체 소자의 제조방법을 예시적으로 설명하기 위한 종단면도들이다. 각 도면들은, 도 1의 절단선 A-A', 절단선 B-B', 절단선 C-C' 및 절단선 P-P'의 단면을 나타내고 있다.
먼저, 도 1 및 도 3a를 참고하면, 셀 영역(CA)의 기판(110) 내에 배리드 트랜지스터 형성 공정이 수행될 수 있다. 이에 앞서, 셀 영역(CA)과 주변 영역(PA)을 포함하는 기판(110) 전체에서 소자 분리 공정이 수행될 수 있다. 기판(110) 내에 셸로우 트렌치 아이솔레이션(Shallow Trench Isolation:STI) 방법을 이용하여 소자 분리용 트렌치(도면부호 없음)가 형성될 수 있다. 상기 소자 분리용 트렌치에 소자 절연 물질을 충진함으로써, 셀 활성 영역(130)을 한정하는 셀 소자 분리 영역(120)과 주변 활성 영역(132)을 한정하는 주변 소자 분리 영역(122)이 셀 영역(CA)과 주변 영역(PA)에 각각 형성될 수 있다. 기판(110)은, 단결정 실리콘 혹은 실리콘 게르마늄 등으로 형성될 수 있다. 상기 소자 절연 물질은, 소자 절연 기능을 가지는 BPSG, USG 혹은 HDP 산화물로 이루어질 수 있다. 셀 활성 영역(130)은, 폭보다 길이가 긴 바(bar) 형태로서 고립된 아일랜드 형상일 수 있다. 셀 소자 분리 영역(120)은 셀 활성 영역(130)을 정의할 수 있다.
이어서, 셀 영역(CA)의 기판(110)에서 게이트 매립 공정이 수행될 수 있다. 먼저, 리세스 공정을 통하여 셀 영역(CA)에 게이트 매립용 트렌치(도면부호 없음)가 형성될 수 있다. 리세스 공정에 의하여, 셀 활성 영역(130)과 셀 소자 분리 영역(120)의 일부가 제거될 수 있다. 이때, 셀 활성 영역(130)이 셀 소자 분리 영역(120)보다 더 제거되고, 셀 소자 분리 영역(120)의 상면 레벨(H2)이 셀 활성 영역(130)의 상면 레벨(H1)보다 낮게 형성됨으로써, 셀 활성 영역(130)이 돌출된 핀 구조로 형성될 수 있다.
상기 게이트 매립용 트렌치에 CVD 혹은 열산화 공정에 의하여 셀 게이트 절연막(212)이 형성될 수 있다. 셀 게이트 절연막(212) 상에는 PVD 혹은 스퍼터링 공정에 의하여 게이트 매립용 트렌치를 채우는 게이트 도전막(도시되지 않음)이 형성될 수 있다. 게이트 도전막의 일부를 CMP 및/혹은 에치백 공정으로 제거하여 셀 게이트 도전 패턴(222)이 형성될 수 있다. 셀 게이트 도전 패턴(222)의 상면 레벨은 기판(110)의 상면 레벨보다 낮을 수 있다.
노출된 셀 게이트 도전 패턴(222) 상에 셀 게이트 도전 패턴(222)을 보호하는 셀 게이트 캡핑막(도시되지 않음)이 도포될 수 있다. 다시, 기판(110)의 상면이 노출될 때까지 셀 게이트 캡핑막의 일부를 CMP 및/혹은 에치백 공정으로 제거하여 셀 게이트 캡핑 패턴(232)이 형성될 수 있다. 셀 게이트 절연막(212)은, 실리콘 산화막으로 형성될 수 있다. 셀 게이트 도전 패턴(222)은, 도핑된 폴리실리콘막 혹은 금속막이나 금속 화합물막으로 형성될 수 있다. 셀 게이트 캡핑 패턴(232)은, 실리콘 산화막으로 형성될 수 있다. 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222) 및 셀 게이트 캡핑 패턴(232)을 포함하는 셀 게이트 구조체(200)는 워드 라인(WL)으로 기능할 수 있다.
이온 주입 공정을 통하여 셀 소스 영역(130a) 및 셀 드레인 영역(130b)을 형성함으로써, 셀 게이트 절연막(212), 셀 게이트 도전 패턴(222), 셀 게이트 캡핑 패턴(232), 및 셀 소스/드레인 영역(130a, 130b)을 포함하는 배리드 트랜지스터가 완성될 수 있다. 이때, 셀 영역(CA)에서 게이트 전극(240)과 소자 분리 영역(220)을 이온 주입 마스크로 이용하여 이온 주입 공정이 수행될 수 있다. 혹은 셀 게이트 구조체(200)의 형성 전에 이온 주입 공정이 수행될 수 있다.
도 3b를 참조하면, 기판(110) 전체 면에 제1절연막(410a)이 형성될 수 있다. 주변 영역(PA)에서는 셀 영역(CA)의 제1절연막(410a)의 두께보다 작은 주변 게이트 절연막(410b)이 형성될 수 있다. 제1절연막(410a)과 주변 게이트 절연막(410b) 상에 제1실리콘막(410c)과 제2절연막(410d)이 형성될 수 있다.
도 3c를 참조하면, 비트 라인 콘택 홀(402)이 형성될 수 있다. 비트 라인 콘택 홀(402)은 제1포토레지스트 패턴(404)을 먼저 형성한 다음, 제1포토레지스트 패턴(404)을 패턴닝 마스크로 이용하여 제2절연막(410d) 및 제1실리콘막(410c)의 일부를 제거함으로써, 형성될 수 있다. 패턴닝 공정 후 제1포토레지스트 패턴(404)이 제거된다.
도 3d를 참조하면, 기판(110) 전체 면에 제2실리콘막(410e)이 형성될 수 있다. 제2실리콘막(410e)은 비트 라인 콘택 홀(402)을 충분히 채우고도 남을 만큼의 두께로 증착될 수 있다.
도 3e를 참조하면, 에치백 공정을 이용하여 제2실리콘막(410e)의 일부가 제거될 수 있다. 에치백 공정은 2단계를 통하여 실시될 수 있다. 먼저, 제2절연막(410d)이 노출되도록 제2실리콘막(410e)의 일부가 제거될 수 있다. 다음 제1실리콘막(410c)의 일부가 노출되도록 제2절연막(410d)의 일부가 제거될 수 있다. 이때, 노출되는 제2실리콘막(410e)의 표면은 노출되는 제1실리콘막(410c)의 표면보다 낮거나 같을 수 있다.
도 3f를 참조하면, 증착 공정을 통하여 기판(110) 전체 면에 하부 금속 실리사이드막(430a), 배리어막(430b), 상부 금속 실리사이드막(430c), 전극막(430d) 및 하드 마스크막(450)이 형성될 수 있다.
도 3g를 참조하면, 하드 마스크막(도 3f의 450)의 패턴닝 공정이 실시될 수 있다. 하드 마스크막(450)은 통상의 사진 및 식각 공정을 통하여 셀 하드 마스크 패턴(352) 및 주변 하드 마스크 패턴(452)으로 패턴닝될 수 있다. 가령, 하드 마스크막(450) 상에 제2포토레지스트 패턴(도시되지 않음)이 형성되고, 상기 제2포토레지스트 패턴을 패턴닝 마스크로 이용하여 하드 마스크 패턴들(352, 452)이 완성될 수 있다. 상기 하드 마스크 패턴들(352, 452)을 식각 마스크로 사용하여 전극막(430d), 상부 금속 실리사이드막(430c), 배리어막(430b), 하부 금속 실리사이드막(430a), 제1실리콘막(410c) 및 제2실리콘막(410e)이 선택적으로 제거될 수 있다.
상기 패턴닝 공정을 통하여 셀 영역(CA)에서 비트 라인 제1도전 패턴(312)과 비트 라인 제2도전 패턴(332) 및 비트 라인 하드 마스크 패턴(352)이 형성될 수 있다. 즉, 셀 영역(CA)에서 기판(110) 상에 비트 라인 제1도전 패턴(312), 비트 라인 하부 금속 실리사이드 패턴(332a), 비트 라인 배리어 패턴(332b), 비트 라인 상부 금속 실리사이드 패턴(332c), 비트 라인 전극 패턴(332d) 및 비트 라인 하드 마스크 패턴(352)이 차례로 형성될 수 있다. 또는, 기판(110)의 드레인 영역(130b)과 직접 콘택을 형성하는 셀 영역(CA)에서 비트 라인 콘택 플러그(314), 비트 라인 하부 금속 실리사이드 패턴(332a), 비트 라인 배리어 패턴(332b), 비트 라인 상부 금속 실리사이드 패턴(332c), 비트 라인 전극 패턴(332d) 및 비트 라인 하드 마스크 패턴(352)이 차례로 형성될 수 있다.
동시에, 주변 영역(PA)에서 주변 게이트 제1도전 패턴(412), 주변 게이트 제2도전 패턴(432) 및 주변 게이트 하드 마스크 패턴(452)이 형성될 수 있다. 즉, 주변 영역(PA)에서 기판(110) 상에 주변 게이트 제1도전 패턴(412), 주변 게이트 하부 금속 실리사이드 패턴(432a), 주변 게이트 배리어 패턴(432b) 및 주변 게이트 상부 금속 실리사이드 패턴(432c), 주변 게이트 전극 패턴(432d) 및 주변 게이트 하드 마스크 패턴(452)이 차례로 형성될 수 있다.
이와 같이, 셀 영역(CA)에서 비트 라인 구조체(300)를 형성하는 공정과 주변 영역(PA)에서 주변 게이트 구조체(400)를 형성하는 공정이 동시에 실시됨으로써, 셀 영역(CA)에 다수의 비트 라인 구조체들(300)이 형성되고, 주변 영역(PA)에는 주변 게이트 구조체(400)가 형성될 수 있다.
도 3h를 참조하면, 셀 영역(CA)과 주변 영역(PA)에 공통적으로 표면 보호막(460)이 형성될 수 있다. 표면 보호막(460)은 실리콘 산화막으로 형성될 수 있다. 표면 보호막(460)은, 셀 영역(CA)의 비트 라인 구조체(300)와 주변 영역(PA)의 주변 게이트 구조체(400) 상에 소정의 두께로 형성될 수 있다. 표면 보호막(460)은 전술한 식각 공정을 통하여 야기된 실리콘 손상을 큐어링 하기 위하여 실시되는 선택적 산화 공정에 의하여 형성되는 산화막일 수 있다. 따라서, 표면 보호막(460)은 적어도 도핑된 실리콘막으로 구성되는 비트 라인 제1도전 패턴(312)의 주변에 형성될 수 있다.
계속해서, 셀 영역(CA)과 주변 영역(PA)에 공통적으로 제1오프셋 절연막(470)이 형성될 수 있다. 제1오프셋 절연막(470)은 CVD에 의하여 형성되는 질화막일 수 있다. 가령, 제1오프셋 절연막(470)은, 실리콘 질화막(SiN) 혹은 실리콘 산질화막(SiON)일 수 있다. 제1오프셋 절연막(470)은, 실리콘에 대하여 식각 선택비가 큰 실리콘 질화막(SiN)일 수 있다. 제1오프셋 절연막(470)은, 비트 라인 구조체(300)의 비트 라인 제2도전 패턴(332)를 보호하기 위한 것이다. 제1오프셋 절연막(470)은 비트 라인 구조체(300)를 보호하기 위한 최소 두께로 증착될 수 있다. 제1오프셋 절연막은 적어도 10Å 이상의 두께로 증착될 수 있다. 제1오프셋 절연막(470)은 60Å 이하의 두께로 증착될 수 있다. 제1오프셋 절연막(470)이 얇을수록 비트 라인 기생 정전 용량(CBL)이 감소될 수 있다.
도 3i를 참조하면, 셀 영역(CA)을 커버하고 주변 영역(PA)을 오픈하는 주변 영역 오픈 마스크(478)가 형성될 수 있다. 먼저, 셀 영역(CA)과 주변 영역(PA)의 제1오프셋 절연막(470) 상에 산화막(도시되지 않음)이 형성될 수 있다. 산화막은 MTO 산화막일 수 있다. 리소그래피 공정을 통하여 주변 영역(PA)을 오픈하는 제3포토레지스트 패턴(도시되지 않음)이 형성될 수 있다. 제2포토레지스트 패턴을 식각 마스크로 이용하여 산화막 패턴이 형성됨으로써, 주변 영역 오픈 마스크(478)가 완성될 수 있다. 습식 식각(Wet Etch) 방법이 이용될 수 있다. 주변 영역 오픈 마스크(478)가 셀 영역(CA)을 커버하고 있기 때문에, 후속 공정에서 셀 영역(CA)에 증착 공정이 수행되지 않게 된다.
도 3j를 참조하면, 셀 영역(CA)과 주변 영역(PA)에 제2오프셋 절연막(480)이 형성될 수 있다. 제2오프셋 절연막(480)은 CVD에 의하여 형성되는 질화막(SiN, SiON)일 수 있다. 셀 영역(CA)에 주변 영역 오픈 마스크(478)가 형성되어 있기 때문에, 주변 영역(PA)의 제1오프셋 절연막(470) 상에 제2오프셋 절연막(480)이 증착되지 않는다. 따라서, 셀 영역(CA)의 비트 라인 구조체(300) 상에 제1오프셋 절연막(470)의 단일막이 형성될 수 있으나, 주변 영역(PA)의 주변 게이트 구조체(400) 상에 제1오프셋 절연막(470)과 제2오프셋 절연막(480)의 이중막이 형성될 수 있다. 즉, 주변 영역(PA)의 주변 게이트 구조체(400)에 형성된 오프셋 절연막(470, 480)의 두께는 셀 영역(CA)의 비트 라인 구조체(300)에 형성된 오프셋 절연막(470)의 두께보다 두꺼워질 수 있다.
도 3t 및 도 3u를 참조하면, 제2오프셋 절연막(480)의 두께(T2)는 제1오프셋 절연막(470)의 두께(T2)에 따라 상대적으로 결정될 수 있다. 제1오프셋 절연막(470)과 제2오프셋 절연막(480)은, CMOS 트랜지스터의 특성상 일정한 값을 유지하지만, 이중막의 전체 두께(T)가 일단 결정되면, 그 범위 안에서 제1오프셋 절연막(470)과 제2오프셋 절연막(480)의 두께 비율(T1 : T2)은 가변적일 수 있다. 때문에, 제1오프셋 절연막(470)의 두께(T1)가 두꺼워지면, 상대적으로 제2오프셋 절연막(480)의 두께(T2)는 얇아지고, 제1오프셋 절연막(470)의 두께(T1)가 얇아지면 그 반대가 될 수 있다. 제1오프셋 절연막(470)이 60Å 정도의 두께로 형성되면, 제2오프셋 절연막(480)은 60Å 정도의 두께로 형성되고, 제1오프셋 절연막(470)이 60Å 이하의 두께로 형성되면, 제2오프셋 절연막(480)은 60Å 이상의 두께로 형성될 수 있다. 다만, 도 2의 비트 라인 제2오프셋 스페이서(482)의 두께(도 2b 및 도 2c의 t2 참조)와 비교하면, 제2오프셋 절연막(480)의 두께(T2)는 후술하는 식각 공정을 고려할 때, 상기 t2보다 클 수 있다.
도 3k를 참조하면, 주변 영역(PA)의 표면 보호막(도 3j의 460), 제1 및 제2오프셋 절연막(도 3j의 470, 480)이 건식 식각 방법에 의하여 선택적으로 제거되어, 주변 게이트 보호 스페이서(462), 주변 게이트 제1 및 제2오프셋 스페이서(472, 482)가 형성될 수 있다. 다음, 제1 및 제2오프셋 스페이서(472, 482)의 최종 두께는 실리콘을 식각 정지막(배리어)으로 이용하는 습식 식각 방법에 의하여 결정될 수 있다. 습식 식각 정도를 결정함으로써, 주변 게이트 구조체(400)의 양측에 남아 있는 주변 게이트 제2오프셋 스페이서(482)의 두께(도 2의 t2 참조)가 조절될 수 있다. 이때, 주변 게이트 제1오프셋 스페이서(472)와 주변 게이트 제2오프셋 프페이서(482)가 동일한 물질로 구성되면, 그 경계면이 생략될 수 있고, 다른 물질로 구성되면 그 경계면이 유지될 수 있기 때문에, 그 경계면이 점선으로 표시되었다. 주변 게이트 제1 및 제2오프셋 스페이서(472, 482)는 저농도 및/또는 할로우 이온 주입 마스크로 이용될 수 있다.
도 3l 및 도 3m을 참조하면, 제1 및 제2오프셋 스페이서(472, 482)를 이온 주입 마스크로 이용하여 주변 영역(PA)의 활성 영역(132)에 할로우 이온 주입이 수행될 수 있다. 이때, 제2오프셋 스페이서(482)는, 이온 주입 영역에 주입된 불순물의 측면 확산을 감소시킴으로써, 단 채널 효과가 개선될 수 있다.
먼저, 도 3l를 참조하면, 제1 및 제2오프셋 스페이서(472, 482)와 주변 게이트 구조체(400)를 이온 주입 마스크로 이용하여, 저농도 불순물 이온 주입 공정이 수행될 수 있다. 주변 게이트 구조체(400)가 PMOS 타입 트랜지스터인 경우에, P형 불순물이 주입됨으로써, P형 저농도 불순물 영역(134)이 형성될 수 있다. 반대로, NMOS 타입 트랜지스터인 경우에, N형 불순물이 주입됨으로써, N형 저농도 불순물 영역(134)이 형성될 수 있다.
다음, 도 3m을 참조하면, 제1 및 제2오프셋 스페이서(472, 482)와 주변 게이트 구조체(400)를 이온 주입 마스크로 이용하여, 할로우 이온 주입 공정이 수행될 수 있다. 주변 게이트 구조체(400)가 PMOS 타입 트랜지스터인 경우에, N형 불순물이 할로우 이온 주입됨으로써, N형 할로우 영역(136)이 형성될 수 있다. 반대로, NMOS 타입 트랜지스터인 경우에, P형 불순물이 할로우 이온 주입됨으로써, P형 할로우 영역(136)이 형성될 수 있다. 저농도 불순물 영역(134)의 일측에 위치하는 할로우 영역(136)은 기판(110)과 동일한 도전성을 가지면서도 그 농도가 높기 때문에, 저농도 불순물 영역(134)에서 공핍 영역의 길이가 길어지는 것을 방지할 수 있다.
도 3n을 참조하면, 셀 영역(CA)과 주변 영역(PA)에 스페이서 절연막(490)이 형성될 수 있다. 비트 라인 제2오프셋 스페이서(482)와 식각 선택비를 가지는 스페이서 절연막(490)이 CVD 방법을 이용하여 증착될 수 있다. 가령, 실리콘 질화막이 비트 라인 제2오프셋 스페이서(482)로 사용되면, 스페이서 절연막(490)은 산화막이 사용될 수 있다.
도 3o를 참조하면, 산화막이 건식 식각 방법에 의하여 부분적으로 제거됨으로써, 주변 게이트 스페이서(492)가 형성될 수 있다. 주변 게이트 스페이서(492)는, 주변 게이트 구조체(400)의 상면에 형성된 산화막이 모두 제거되고, 측면 일부가 제거된 상태일 수 있다. 다음, 주변 게이트 스페이서(492)의 최종 두께는 습식 식각 방법을 이용하여 결정될 수 있다. 가령, 습식 식각 정도를 결정함으로써, 주변 게이트 제2오프셋 스페이서(482)의 양측에 남아 있는 주변 게이트 스페이서(492)의 두께가 조절될 수 있다.
도 3p를 참조하면, 주변 게이트 스페이서(492)와 주변 게이트 구조체(400)를 이온 주입 마스크로 이용하여, 고농도 불순물 이온 주입 공정이 수행될 수 있다. 이로써, 저농도 불순물 영역(134)의 외측에 고농도 불순물 영역(138)이 형성될 수 있다. 가령, 주변 게이트 구조체(400)가 PMOS 타입 트랜지스터인 경우에, P형 불순물이 주입됨으로써, P형 고농도 불순물 영역(138)이 형성될 수 있다. 반대로, NMOS 타입 트랜지스터인 경우에, N형 불순물이 주입됨으로써, N형 고농도 불순물 영역(138)이 형성될 수 있다.
도 3q를 참조하면, 셀 영역(CA)과 주변 영역(PA)을 덮는 층간 절연막(494)이 형성될 수 있다. 가령, 평면화 공정을 통하여 셀 영역(CA)의 주변 영역 오픈 마스크(478)의 일부가 제거될 수 있다. 이때, 평면화 공정은 비트 라인 하드 마스크 패턴(352)이 노출될 수 있는 정도로 제거될 수 있다. 셀 영역(CA)과 주변 영역(PA) 상에 산화막이 다시 증착될 수 있다. 이때, 증착된 산화막은 주변 영역 오픈 마스크(478)와 동일한 산화막일 수 있다. 다시, 평면화 공정을 통하여 증착된 산화막의 일부가 제거됨으로써, 소정 높이로 층간 절연막(494)이 형성될 수 있다. 이후, 공정에서부터는 주변 영역 오픈 마스크(478)와 층간 절연막(494)이 동일한 산화막으로 형성되는 것으로 보고, 이를 구분하지 않고 층간 절연막(494)으로 표시하겠다.
도 3r를 참조하면, 셀 영역(CA)에서 층간 절연막(494)의 일부가 제거됨으로써, 스토리지 콘택(BC)을 형성하기 위한 스토리지 콘택 홀(496)이 형성될 수 있다. 이때, 표면 보호막(460) 및 제1오프셋 절연막(470)이 일부 제거되면서 비트 라인 표면 보호 스페이서(362) 및 비트 라인 제1오프셋 스페이서(372)가 형성될 수 있다. 비트 라인 제1오프셋 스페이서(372)는 스토리지 콘택 홀(496)이 자기 정렬되도록 하는 자기 정렬 마스크로서 기능할 수 있다.
도 3s를 참조하면, 스토리지 콘택 홀(496)에 도전 물질을 충진하고, 평면화 공정을 수행함으로써, 스토리지 콘택(BC)(498)이 형성될 수 있다.
다시, 도 2를 참조하면, 셀 영역(CA)의 스토리지 콘택(BC)(498) 상에 실린더 타입의 스토리지 전극(500)이 형성될 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다. 도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자가 실장된 반도체 모듈(600)은 모듈 기판(610), 모듈 기판(610) 상에 배치된 복수 개의 반도체 소자들(620), 모듈 기판(610)의 한 모서리(edge)에 나란히 형성되고 반도체 소자들(620)과 전기적으로 각각 연결되는 모듈 접촉 단자들(630)을 포함한다. 모듈 기판(610)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 모듈 기판(610)이 양면이 모두 사용될 수 있다. 즉, 모듈 기판(610)의 앞면 및 뒷면에 모두 반도체 소자들(620)이 배치될 수 있다. 또한, 반도체 소자들 또는 반도체 패키지들을 컨트롤하기 위한 별도의 반도체 소자를 더 포함할 수 있다. 반도체 소자들(620) 중 적어도 하나는 본 발명의 기술적 사상의 반도체 소자 등 중의 하나이다. 모듈 접촉 단자들(630)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 모듈 접촉 단자들(630)은 반도체 모듈(600)의 표준 규격에 따라 다양하게 설정될 수 있다.
도 4b는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(700, electronic circuit board)은 회로 기판(710, circuit board) 상에 배치된 마이크로프로세서(720, microprocessor), 마이크로프로세서(720)와 통신하는 주 기억 회로(730, main storage circuit) 및 부 기억 회로(740, supplementary storage circuit), 마이크로프로세서(720)로 명령을 보내는 입력 신호 처리 회로(750, input signal processing circuit), 마이크로프로세서(720)로부터 명령을 받는 출력 신호 처리 회로(760, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(770, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다. 마이크로프로세서(720)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 전자 회로 기판(710)의 다른 구성 요소들을 제어할 수 있다. 마이크로프로세서(720)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 주 기억 회로(730)는 마이크로프로세서(720)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 주 기억 회로(730)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 주 기억 회로(730)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 주 기억 회로(730)는 본 발명의 기술적 사상에 의한 반도체 소자 들 중 적어도 하나이거나 그 반도체를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 부 기억 회로(740)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 부 기억 회로(740)는 상기 주 기억 회로(730)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 부 기억 회로(740)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 부 기억 회로(740)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 입력 신호 처리 회로(750)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(720)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 입력 신호 처리 회로(750)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 입력 신호 처리 회로(750)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 출력 신호 처리 회로(760)는 마이크로 프로세서(720)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(760)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 출력 신호 처리 회로(760)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 통신 회로(770)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 입력 신호 처리 회로(750) 또는 출력 신호 처리 회로(760)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(770)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 통신 회로(770)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다.
도 4c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 4c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(800)은, 제어부(810, control unit), 입력부(820, input unit), 출력부(830, output unit), 및 저장부(840, storage unit)를 포함하고, 통신부(850, communication unit) 및/또는 기타 동작부(860, operation unit)를 더 포함할 수 있다. 제어부(810)는 전자 시스템(800) 및 각 부분들을 총괄하여 제어할 수 있다. 제어부(810)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(700)을 포함할 수 있다. 또한, 제어부(810)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 입력부(820)는 상기 제어부(810)로 전기적 명령 신호를 보낼 수 있다. 입력부(820)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 입력부(820)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 출력부(830)는 제어부(810)로부터 전기적 명령 신호를 받아 상기 전자 시스템(800)이 처리한 결과를 출력할 수 있다. 출력부(830)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 출력부(830)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 저장부(840)는 제어부(810)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 저장부(840)는 제어부(810)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 저장부(840)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또한, 저장부(840)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 통신부(850)는 제어부(810)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 통신부(850)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또한, 통신부(850)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(600)을 적어도 하나 이상 포함할 수 있다. 동작부(860)는 제어부(810)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 동작부(860)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램 된 동작을 하는 전자 제품일 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
110: 기판 120: 셀 소자 분리 영역
122: 주변 소자 분리 영역 130: 셀 활성 영역
130a: 셀 소스 영역 130b: 셀 드레인 영역
132: 주변 활성 영역 134: 저농도 불순물 영역
136: 할로우 영역 138: 고농도 불순물 영역
200: 셀 게이트 구조체 212: 셀 게이트 절연막
222: 셀 게이트 도전 패턴 232: 셀 게이트 캡핑 패턴
300: 비트 라인 구조체 312: 비트 라인 제1도전 패턴
332: 비트 라인 제2도전 패턴
332a: 비트 라인 하부 금속 실리사이드 패턴
332b: 비트 라인 배리어 패턴
332c: 비트 라인 상부 금속 실리사이드 패턴
332d: 비트 라인 전극 패턴
352: 비트 라인 하드 마스크 패턴 362: 비트 라인 보호 스페이서
372: 비트 라인 제1오프셋 스페이서
400: 주변 게이트 구조체 402: 비트 라인 콘택 홀
404: 제1포토레지스트 패턴 410a: 제1절연막
410b: 주변 게이트 절연막
410c: 제1실리콘막 410d: 제2절연막
410e: 제2실리콘막 412: 주변 게이트 제1도전 패턴
430a: 하부 금속 실리사이드막 430b: 배리어막
430c: 상부 금속 실리사이드막 430d: 전극막
432: 주변 게이트 제2도전 패턴
432a: 주변 게이트 하부 금속 실리사이드 패턴
432b: 주변 게이트 배리어 패턴
432c: 주변 게이트 상부 금속 실리사이드 패턴
432d: 주변 게이트 전극 패턴
450: 하드 마스크막
452: 주변 게이트 하드 마스크 패턴
460: 표면 보호막 462: 주변 게이트 보호 스페이서
470: 제1오프셋 절연막
472: 주변 게이트 제1오프셋 스페이서
478: 주변 영역 오픈 마스크 480: 제2오프셋 절연막
482: 주변 게이트 제2오프셋 스페이서
490: 스페이서 절연막 492: 주변 게이트 스페이서
494: 층간 절연막 496: 스토리지 콘택 홀
498: 스토리지 콘택 500: 스토리지 전극
CA: 셀 영역 PA: 주변 영역
122: 주변 소자 분리 영역 130: 셀 활성 영역
130a: 셀 소스 영역 130b: 셀 드레인 영역
132: 주변 활성 영역 134: 저농도 불순물 영역
136: 할로우 영역 138: 고농도 불순물 영역
200: 셀 게이트 구조체 212: 셀 게이트 절연막
222: 셀 게이트 도전 패턴 232: 셀 게이트 캡핑 패턴
300: 비트 라인 구조체 312: 비트 라인 제1도전 패턴
332: 비트 라인 제2도전 패턴
332a: 비트 라인 하부 금속 실리사이드 패턴
332b: 비트 라인 배리어 패턴
332c: 비트 라인 상부 금속 실리사이드 패턴
332d: 비트 라인 전극 패턴
352: 비트 라인 하드 마스크 패턴 362: 비트 라인 보호 스페이서
372: 비트 라인 제1오프셋 스페이서
400: 주변 게이트 구조체 402: 비트 라인 콘택 홀
404: 제1포토레지스트 패턴 410a: 제1절연막
410b: 주변 게이트 절연막
410c: 제1실리콘막 410d: 제2절연막
410e: 제2실리콘막 412: 주변 게이트 제1도전 패턴
430a: 하부 금속 실리사이드막 430b: 배리어막
430c: 상부 금속 실리사이드막 430d: 전극막
432: 주변 게이트 제2도전 패턴
432a: 주변 게이트 하부 금속 실리사이드 패턴
432b: 주변 게이트 배리어 패턴
432c: 주변 게이트 상부 금속 실리사이드 패턴
432d: 주변 게이트 전극 패턴
450: 하드 마스크막
452: 주변 게이트 하드 마스크 패턴
460: 표면 보호막 462: 주변 게이트 보호 스페이서
470: 제1오프셋 절연막
472: 주변 게이트 제1오프셋 스페이서
478: 주변 영역 오픈 마스크 480: 제2오프셋 절연막
482: 주변 게이트 제2오프셋 스페이서
490: 스페이서 절연막 492: 주변 게이트 스페이서
494: 층간 절연막 496: 스토리지 콘택 홀
498: 스토리지 콘택 500: 스토리지 전극
CA: 셀 영역 PA: 주변 영역
Claims (10)
- 셀 영역 및 주변 영역을 포함하는 기판;
상기 기판의 셀 영역 상에 형성되는 비트 라인 구조체 및 상기 기판의 주변 영역 상에 형성되는 주변 게이트 구조체;
상기 비트 라인 구조체의 양측면에 형성되는 비트 라인 제1오프셋 스페이서; 및
상기 주변 게이트 구조체의 양측면에 형성되는 주변 게이트 제1오프셋 스페이서, 주변 게이트 제2오프셋 스페이서 및 주변 게이트 스페이서를 포함하고,
상기 비트 라인 구조체는, 비트 라인 제1도전 패턴, 비트 라인 제2도전 패턴 및 비트 라인 하드 마스크 패턴을 포함하고, 상기 비트 라인 제2도전 패턴은 비트 라인 하부 금속 실리사이드 패턴, 비트 라인 배리어 패턴, 비트 라인 상부 금속 실리사이드 패턴 및 비트 라인 전극 패턴이 차례로 적층되고,
상기 주변 게이트 구조체는, 주변 게이트 제1도전 패턴, 주변 게이트 제2도전 패턴 및 주변 게이트 하드 마스크 패턴을 포함하며, 상기 주변 게이트 제2도전 패턴은 주변 게이트 하부 금속 실리사이드 패턴, 주변 게이트 배리어 패턴, 주변 게이트 상부 금속 실리사이드 패턴 및 주변 게이트 전극 패턴이 차례로 적층되며,
상기 비트 라인 하부 금속 실리사이드 패턴, 상기 비트 라인 배리어 패턴, 상기 비트 라인 상부 금속 실리사이드 패턴 및 상기 비트 라인 전극 패턴은, 상기 주변 게이트 하부 금속 실리사이드 패턴, 상기 주변 게이트 배리어 패턴, 상기 주변 게이트 상부 금속 실리사이드 패턴 및 상기 주변 게이트 전극 패턴과 동일한 레벨에서 동일한 물질 및 두께로 형성되는 반도체 소자. - 제 1 항에 있어서,
상기 주변 게이트 제1 오프셋 스페이서 및 상기 주변 게이트 제2오프셋 스페이서는, 실리콘 질화막 계열 중에서 선택되고,
상기 주변 게이트 스페이서는, 실리콘 산화막 계열 중에서 선택되는 반도체 소자. - 셀 영역 및 주변 영역을 포함하는 기판;
상기 기판의 셀 영역 상에 형성되는 비트 라인 구조체 및 상기 기판의 주변 영역 상에 형성되는 주변 게이트 구조체;
상기 비트 라인 구조체의 양측면에 형성되는 비트 라인 제1오프셋 스페이서; 및
상기 주변 게이트 구조체의 양측면에 형성되는 주변 게이트 제1오프셋 스페이서, 주변 게이트 제2오프셋 스페이서 및 주변 게이트 스페이서를 포함하고,
상기 주변 게이트 제1오프셋 스페이서와 상기 주변 게이트 제2오프셋 스페이서의 두께를 합한 값은 일정하되, 상기 주변 게이트 제1오프셋 스페이서와 상기 주변 게이트 제2오프셋 스페이서의 두께 비율은 가변적인 반도체 소자. - 삭제
- 셀 영역과 주변 영역을 포함하는 기판 상에 비트 라인 구조체 및 주변 게이트 구조체를 동시에 형성하되, 상기 비트 라인 구조체는 상기 셀 영역 상에 형성되고, 상기 주변 게이트 구조체는 상기 주변 영역 상에 형성되고,
상기 기판의 상면의 전체 면에, 상기 비트 라인 구조체의 양측면 및 상기 주변 게이트 구조체의 양측면을 덮는 제1오프셋 절연막을 형성하고,
상기 주변 영역의 상기 제1오프셋 절연막 상에 제2오프셋 절연막을 형성하되, 상기 셀 영역의 상기 제1오프셋 절연막 상에 상기 제2오프셋 절연막을 형성하지 않고,
상기 셀 영역의 상기 제1오프셋 절연막을 그대로 유지하고, 상기 주변 영역의 상기 제2오프셋 절연막을 부분적으로 제거함으로써, 상기 주변 게이트 구조체의 양측면 상의 상기 제1오프셋 절연막 상에 주변 게이트 제2오프셋 스페이서가 형성되는 것을 포함하고,
상기 비트 라인 구조체는, 비트 라인 제1도전 패턴, 비트 라인 제2도전 패턴 및 비트 라인 하드 마스크 패턴을 포함하고, 상기 비트 라인 제2도전 패턴은 비트 라인 하부 금속 실리사이드 패턴, 비트 라인 배리어 패턴, 비트 라인 상부 금속 실리사이드 패턴 및 비트 라인 전극 패턴이 차례로 적층되고,
상기 주변 게이트 구조체는, 주변 게이트 제1도전 패턴, 주변 게이트 제2도전 패턴 및 주변 게이트 하드 마스크 패턴을 포함하며, 상기 주변 게이트 제2도전 패턴은 주변 게이트 하부 금속 실리사이드 패턴, 주변 게이트 배리어 패턴, 주변 게이트 상부 금속 실리사이드 패턴 및 주변 게이트 전극 패턴이 차례로 적층되며,
상기 비트 라인 하부 금속 실리사이드 패턴, 상기 비트 라인 배리어 패턴, 상기 비트 라인 상부 금속 실리사이드 패턴 및 상기 비트 라인 전극 패턴은, 상기 주변 게이트 하부 금속 실리사이드 패턴, 상기 주변 게이트 배리어 패턴, 상기 주변 게이트 상부 금속 실리사이드 패턴 및 상기 주변 게이트 전극 패턴과 동일한 레벨에서 동일한 물질 및 두께로 형성되는 반도체 소자의 제조방법. - 제 5 항에 있어서,
상기 주변 영역의 상기 제1오프셋 절연막 상에 상기 제2오프셋 절연막을 형성하는 것은,
상기 주변 영역만을 노출시키는 주변 영역 오픈 마스크를 이용함으로써, 상기 셀 영역의 비트 라인 구조체 상에 상기 제2오프셋 절연막이 형성되지 않고, 상기 주변 영역의 주변 게이트 구조체 상에 상기 제2오프셋 절연막이 형성되는 반도체 소자의 제조방법. - 셀 영역 및 주변 영역을 포함하는 기판 내에 활성 영역을 한정하는 소자 분리 영역을 형성하되, 상기 소자 분리 영역은 상기 셀 영역 내의 셀 활성 영역을 한정하는 셀 소자 분리 영역과 상기 주변 영역 내의 주변 활성 영역을 한정하는 주변 소자 분리 영역을 포함하고,
상기 기판의 셀 영역 상에 비트 라인 구조체를 형성하고, 상기 주변 활성 영역 상에 주변 게이트 구조체를 형성하며, 상기 기판의 상면의 전체 면에 제1오프셋 절연막을 형성하고,
상기 기판 상에 상기 셀 영역을 커버하고 상기 주변 영역을 오픈하는 주변 영역 오픈 마스크를 형성하며,
상기 기판의 상면의 전체 면에 제2오프셋 절연막을 형성하며,
상기 주변 영역의 제1 및 제2오프셋 절연막들이 선택적으로 제거됨으로써, 상기 주변 게이트 구조체의 양측면 상에 주변 게이트 제1 및 제2오프셋 스페이서들을 형성하며,
상기 주변 게이트 제1 및 제2오프셋 스페이서들을 이온 주입 마스크로 이용하여 상기 주변 활성 영역에 저농도 불순물 이온 주입 혹은 할로우 이온 주입을 수행하는 것을 포함하고,
상기 주변 게이트 제1오프셋 스페이서와 상기 주변 게이트 제2오프셋 스페이서의 두께를 합한 값은 일정하되, 상기 주변 게이트 제1오프셋 스페이서와 상기 주변 게이트 제2오프셋 스페이서의 두께 비율은 가변적인 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 주변 영역 오픈 마스크를 형성하는 것은,
상기 셀 영역의 비트 라인 구조체와 상기 주변 영역의 주변 게이트 구조체 상에 산화막을 형성하고,
리소그래피 공정을 통하여 상기 주변 영역을 오픈하는 포토레지스트 패턴을 형성하며,
상기 포토레지스트 패턴을 식각 마스크로 이용하여 산화막 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 제1오프셋 절연막을 형성하는 것은,
상기 비트 라인 구조체 및 상기 주변 게이트 구조체 상에 실리콘 질화막(SiN)을 CVD 방법을 이용하여 증착하는 것을 포함하되, 상기 제1오프셋 절연막은 10Å 내지 60Å의 두께를 가지는 반도체 소자의 제조방법. - 제 7 항에 있어서,
상기 제2오프셋 절연막을 형성하는 것은,
상기 주변 영역 오픈 마스크 및 상기 제1오프셋 절연막 상에 실리콘 질화막(SiN)을 CVD 방법을 이용하여 증착하는 것을 포함하되, 상기 제2오프셋 절연막은 60Å 내지 110Å의 두께를 가지는 반도체 소자의 제조방법.
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