KR102379267B1 - 아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자 - Google Patents

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Abstract

기판 상에 돌출한 핀 액티브 영역 및 상기 핀 액티브 영역을 정의하는 아이솔레이션 영역, 상기 핀 액티브 영역 및 상기 아이솔레이션 영역과 교차하는 게이트 패턴, 및 상기 게이트 패턴의 측면 상에 형성되어 상기 아이솔레이션 영역의 표면 상으로 연장하는 게이트 스페이서를 포함하는 반도체 소자가 설명된다.

Description

아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자{Semiconductor Devices Having a Spacer on an Isolation Region}
본 발명은 아이솔레이션 영역 상의 스페이서를 갖는 반도체 소자에 관한 것이다.
돌출한 핀 액티브 영역들을 가진 반도체 소자들이 연구되면서, 3D 구조의 핀 액티브 영역들과 아이솔레이션 영역들의 단차에 의하여 발생하는 누설 전류가 중요한 과제로 대두되었다. 예를 들어, 상기 핀 액티브 영역들과 상기 아이솔레이션 영역들 상으로 연장하는 게이트 패턴들과 상기 핀 액티브 영역들 내의 소스/드레인 영역들 사이에 누설 전류가 발생할 수 있다. 이러한 누설 전류는 상기 반도체 소자의 오동작, 페일, 및 심한 전력 소모를 야기한다. 본 발명은 핀 액티브 영역들을 가진 상기 반도체 소자에서, 상기 게이트 패턴들과 상기 소스/드레인 영역들 사이의 전류 누설 경로를 차단하는 방법을 제안한다.
본 발명이 해결하고자 하는 과제는 누설 전류가 낮은 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 전류 누설 경로를 차단하는 스페이서를 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 아이솔레이션 영역 상의 스페이서를 가진 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 상기 반도체 소자들을 제조하는 방법들을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 상에 돌출한 핀 액티브 영역 및 상기 핀 액티브 영역을 정의하는 아이솔레이션 영역, 상기 핀 액티브 영역 및 상기 아이솔레이션 영역과 교차하는 게이트 패턴, 및 상기 게이트 패턴의 측면 상에 형성되어 상기 아이솔레이션 영역의 표면 상으로 연장하는 게이트 스페이서를 포함할 수 있다.
상기 게이트 스페이서는 상기 아이솔레이션 영역과 식각 선택비를 갖는 내부 스페이서 및 상기 아이솔레이션 영역 및 상기 내부 스페이서와 식각 선택비를 갖는 외부 스페이서를 포함할 수 있다.
상기 반도체 소자는 상기 게이트 패턴의 옆의 상기 핀 액티브 영역의 내부로부터 돌출한 소스/드레인 영역을 더 포함할 수 있다.
상기 소스/드레인 영역의 돌출한 부분은 수평적으로 확장할 수 있다.
상기 반도체 소자는 상기 아이솔레이션 영역 상의 상기 외부 스페이서와 상기 소스/드레인 영역의 상기 확장된 부분 사이에 형성된 에어 스페이스를 더 포함할 수 있다.
상기 아이솔레이션 영역 상의 상기 게이트 스페이서는 U자 모양의 단면을 가질 수 있다.
상기 반도체 소자는 상기 아이솔레이션 영역 상의 상기 게이트 스페이서 상에 형성된 캡핑 스페이서를 더 포함할 수 있다.
상기 캡핑 스페이서는 오목한 보울 모양을 가질 수 있다.
상기 핀 액티브 영역 상의 상기 게이트 패턴은 상기 핀 액티브 영역 상에 직접적으로 형성된 인터페이스 절연 층, 상기 인터페이스 절연 층 상의 게이트 절연 층, 상기 게이트 절연 층 상의 게이트 배리어 층, 및 상기 게이트 배리어 층 상의 게이트 전극을 포함할 수 있다.
상기 아이솔레이션 영역 상의 상기 게이트 패턴은 상기 아이솔레이션 영역 상에 직접적으로 형성된 게이트 절연 층, 상기 게이트 절연 층 상의 게이트 배리어 층, 및 상기 게이트 배리어 층 상의 게이트 전극을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 핀 액티브 영역들을 정의하는 아이솔레이션 영역들, 상기 핀 액티브 영역들 및 상기 아이솔레이션 영역들 상의 게이트 패턴들, 및 상기 게이트 패턴들의 측면들 상의 게이트 스페이서들을 포함할 수 있다. 상기 게이트 스페이서들은 상기 핀 액티브 영역들 사이의 상기 아이솔레이션 영역들 상으로 연장하여 U자 모양의 단면들을 가질 수 있다.
상기 게이트 스페이서들은 상기 게이트 패턴들 및 상기 아이솔레이션 영역들과 접촉하고 실리콘 질화물을 포함하는 내부 스페이서들 및 상기 내부 스페이서들과 식각 선택비를 갖도록 탄소를 포함하는 외부 스페이서들을 포함할 수 있다.
상기 게이트 패턴들은 각각, 상기 아이솔레이션 영역들 상에 직접적으로 형성된 게이트 절연 층, 상기 게이트 절연 층 상의 게이트 배리어 층, 및 상기 게이트 배리어 층 상의 게이트 전극을 포함할 수 있다.
상기 게이트 패턴들은 상기 핀 액티브 영역들과 상기 게이트 절연 층 사이의 인터페이스 절연 층을 더 포함할 수 있다.
상기 반도체 소자는 상기 게이트 패턴들 사이의 상기 핀 액티브 영역들의 내부로부터 돌출한 소스/드레인 영역들, 및 상기 소스/드레인 영역들 상의 컨택 패턴들을 더 포함할 수 있다. 상기 소스/드레인 영역들은 브리지 모양으로 서로 연결될 수 있다. 상기 컨택 패턴들은 각각, 상기 소스/드레인 영역들 상에 직접적으로 형성된 실리사이드 층, 상기 실리사이드 층 상의 컨택 배리어 층, 및 상기 컨택 배리어 층 상의 컨택 플러그를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 방향으로 서로 평행하게 연장하는 핀 액티브 영역들 및 상기 핀 액티브 영역들 사이의 아이솔레이션 영역들, 상기 핀 액티브 영역들 및 상기 아이솔레이션 영역들과 교차하도록 상기 제1 방향과 수직하는 제2 방향으로 연장하는 게이트 패턴들, 상기 게이트 패턴들의 측면들 상의 게이트 스페이서들, 및 상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 내에 형성된 소스/드레인 영역들을 포함할 수 있다. 상기 게이트 스페이서들은 상기 게이트 패턴들 사이의 상기 아이솔레이션 영역들을 덮을 수 있다.
인접한 두 게이트 패턴들의 마주보는 두 측면들 상에 형성된 상기 게이트 스페이서들은 물질적으로 연속할 수 있다.
상기 게이트 스페이서들은 상기 게이트 패턴들의 측면들 상에 직접적으로 형성된 내부 게이트 스페이서들 및 상기 내부 게이트 스페이서들의 외벽들 상에 형성된 외부 스페이서들을 포함할 수 있다. 상기 내부 스페이서들은 상기 아이솔레이션 영역 및 상기 소스/드레인 영역들과 접촉할 수 있다.
상기 반도체 소자는 상기 게이트 패턴들 사이의 상기 아이솔레이션 영역들 상에 형성된 캡핑 스페이서를 더 포함할 수 있다.
상기 캡핑 스페이서는 오목한 보울 모양을 갖고, 상기 게이트 패턴들의 상기 측면들 상에는 형성되지 않을 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 아이솔레이션 영역 및 상기 아이솔레이션 영역의 표면으로부터 돌출한 핀 액티브 영역, 상기 아이솔레이션 영역 및 상기 핀 액티브 영역 상의 게이트 패턴, 상기 게이트 패턴의 측면 상의 게이트 스페이서, 및 상기 아이솔레이션 영역 상의 캡핑 스페이서를 포함할 수 있다.
상기 캡핑 스페이서는 오목한 보울 모양을 가질 수 있다.
상기 캡핑 스페이서는 상기 아이솔레이션 영역과 접촉할 수 있다.
상기 캡핑 스페이서는 상기 게이트 패턴의 상기 측면 상에는 형성되지 않을 수 있다.
상기 게이트 스페이서는 내부 스페이서 및 외부 스페이서를 포함하고, 및 상기 아이솔레이션 영역 상으로 부분적으로 연장할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 다양한 실시예들에 의한 반도체 소자들은 아이솔레이션 영역들 상에 형성된 차단 패턴들을 포함하므로 소스/드레인 영역들과 상기 게이트 패턴)들의 전기적인 단락이 방지될 수 있다. 게이트 절연 층들 및 게이트 전극들의 하단부들이 상기 아이솔레이션 영역들 상에서 핀 홀(pin holes) 및/또는 첨부(sharp points)들을 갖지 않을 수 있다. 따라서, 상기 반도체 소자들의 전기적 오동작, 누설 전류, 및 소비 전력이 감소할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 레이아웃이다.
도 2, 3a 및 3b, 4a 및 4b, 및 5a 및 5b는 본 발명의 다양한 실시예들에 의한 반도체 소자들을 보이는 종단면도들이다. 도 2는 도 1의 I-I'을 따라 절단한 종단면도들이고, 도 3a, 4a, 및 5a는 도 1의 II-II'를 따라 절단한 종단면도들이고, 및 도 3b, 4b 및 5b는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 6a 내지 25c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면도들이다. 도 6a 내지 25a는 도 1의 I-I'을 따라 절단한 종단면도들이고, 도 6b 내지 25b는 도 1의 II-II'를 따라 절단한 종단면도들이고, 및 도 6c 내지 25c는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 26a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈을 개념적으로 도시한 도면이다.
도 26b 및 26c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)의 레이아웃이다. 도 1을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100)는 X 방향으로 서로 평행하게 연장하는 핀 액티브 영역(10)들, 상기 핀 액티브 영역(10)들과 수직으로 교차하도록 Y 방향으로 서로 평행하게 연장하는 게이트 패턴(20)들을 포함할 수 있다. 상기 핀 액티브 영역(10)들 사이에는 상기 핀 액티브 영역(10)들을 정의하는 아이솔레이션 영역(15)들이 배치될 수 있다.
도 2, 3a 및 3b, 4a 및 4b, 및 5a 및 5b는 본 발명의 다양한 실시예들에 의한 반도체 소자(100, 100a, 100b, 100c)들을 보이는 종단면도들이다. 도 2는 도 1의 I-I'을 따라 절단한 종단면도들이고, 도 3a, 4a, 및 5a는 도 1의 II-II'를 따라 절단한 종단면도들이고, 및 도 3b, 4b 및 5b는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 2, 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100a)는 기판(5) 상의 핀 액티브 영역(10)들, 아이솔레이션 영역(15)들, 게이트 패턴(20)들, 소스/드레인 영역(50)들, 및 컨택 패턴(70)들을 포함할 수 있다.
상기 기판(5)은 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 또는 실리콘 상의 실리콘 게르마늄 웨이퍼 중 하나를 포함할 수 있다.
상기 핀 액티브 영역(10)들은 상기 기판(5)의 일부일 수 있다. 예를 들어, 상기 핀 액티브 영역(10)들은 상기 기판(5)으로부터 돌출한 영역들일 수 있다.
상기 아이솔레이션 영역(15)들은 상기 핀 액티브 영역(10)들을 정의하도록 상기 돌출한 핀 액티브 영역(10)들의 하부들을 둘러쌀 수 있다. 따라서, 상기 핀 액티브 영역(10)들의 상기 하부들은 상기 아이솔레이션 영역(15)들과 접촉할 수 있고, 상기 핀 액티브 영역(10)들의 상부들은 상기 아이솔레이션 영역(15)들의 표면들로부터 돌출할 수 있다. 상기 아이솔레이션 영역(15)들은 실리콘 산화물 같은 절연물을 포함할 수 있다.
상기 게이트 패턴(20)들은 상기 핀 액티브 영역(10)들과 수직으로 교차하고 상기 아이솔레이션 영역(15)들 상으로 연장할 수 있다. 상기 게이트 패턴(20)들은 인터페이스 절연 층(21)들, 게이트 절연 층(22)들, 게이트 배리어 층(23)들, 및 게이트 전극(24)들을 포함할 수 있다.
상기 인터페이스 절연 층(21)들은 상기 핀 액티브 영역(10)들의 표면들 상에 직접적으로 형성될 수 있다. 상기 인터페이스 절연 층(21)들은 상기 아이솔레이션 영역(15)들의 상기 표면들 상에는 형성되지 않을 수 있다. 상기 인터페이스 절연 층(21)들은 자연 산화막 또는 상기 핀 액티브 영역(10)들의 표면들이 산화되어 형성된 산화된 실리콘을 포함할 수 있다. 다른 실시예에서, 상기 인터페이스 절연 층(21)들은 생략될 수도 있다.
상기 게이트 절연 층(22)들은 상기 인터페이스 절연 층(21)들 또는 상기 핀 액티브 영역(10)들 상에 U자 모양의 단면을 갖도록 형성될 수 있다. 상기 게이트 절연 층(22)들은 하프늄 산화물 (HfO), 알루미늄 산화물 (AlO), 또는 티타늄 산화물 (TiO) 같은 금속 산화물을 포함할 수 있다.
상기 게이트 배리어 층(23)들은 상기 게이트 절연 층(22)들의 바닥 면들 및 내벽들 상에 U자 모양의 종단면을 갖도록 형성될 수 있다. 상기 게이트 배리어 층(23)들은 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어용 금속을 포함할 수 있다.
상기 게이트 전극(24)들은 상기 게이트 배리어 층(23)으로 감싸이도록 상기 게이트 배리어 층(23)들의 바닥 면들 및 내벽들 상에 형성될 수 있다. 상기 게이트 전극(24)들은 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 단층 또는 다층의 금속 화합물을 포함할 수 있다.
상기 소스/드레인 영역(50)들은 상기 게이트 패턴(20)들 사이의 상기 핀 액티브 영역(10)들의 내부에 형성될 수 있다. 상기 소스/드레인 영역(50)들은 상기 핀 액티브 영역(10)들의 상기 표면들로부터 돌출할 수 있다. 상기 소스/드레인 영역(50)들은 에피택셜 성장한 실리콘 (Si), 실리콘 게르마늄 (SiGe), 또는 실리콘 카본 (SiC)를 포함할 수 있다. 상기 소스/드레인 영역(50)들은 인(P, phosphorous), 비소(As, arsenic), 또는 보론(B, boron) 중 하나를 포함하는 도펀트들을 포함할 수 있다.
상기 컨택 패턴(70)들은 상기 소스/드레인 영역(50)들 상에 형성될 수 있다. 예를 들어, 상기 컨택 패턴(70)들은 각각 상기 브리지 모양으로 연결된 소스/드레인 영역(50)들 상에 형성될 수 있다. 따라서, 상기 컨택 패턴(70)들 중 하나가 상기 다수 개의 소스/드레인 영역(50)들과 연결될 수 있다.
상기 컨택 패턴(70)들은 실리사이드 층(71)들, 컨택 배리어 층(73)들, 및 컨택 플러그(74)들을 포함할 수 있다.
상기 실리사이드 층(71)들은 상기 소스/드레인 영역(50)들 상에 직접적으로 형성될 수 있다. 상기 실리사이드 층(71)들은 텅스텐 실리사이드 (WSi), 니켈 실리사이드 (NiSi), 티타늄 실리사이드 (TiSi), 코발트 실리사이드 (CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다.
상기 컨택 배리어 층(73)들은 상기 실리사이드 층(71)들 상에 U자 모양의 단면을 갖도록 형성될 수 있다. 상기 컨택 배리어 층(73)들은 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어 금속을 포함할 수 있다.
상기 컨택 플러그(74)들은 상기 컨택 배리어 층(73)들로 감싸이도록 상기 컨택 배리어 층(73)들의 바닥 면들 및 내벽들 상에 형성될 수 있다. 상기 컨택 플러그(74)들은 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 금속 화합물을 포함할 수 있다.
상기 반도체 소자(100a)는 상기 게이트 패턴(20)들의 외벽들 상에 형성된 게이트 스페이서(30)들을 더 포함할 수 있다. 상기 게이트 스페이서(30)는 내부 스페이서(31)들 및 외부 스페이서(32)들을 더 포함할 수 있다.
상기 내부 스페이서(31)들은 상기 게이트 패턴(20)들의 측벽들 상에 직접적으로 형성될 수 있다. 예를 들어, 상기 내부 스페이서(31)들은 상기 게이트 패턴(20)들의 상기 측면들과 접촉할 수 있다. 상기 내부 스페이서(31)들은 상기 아이솔레이션 영역(15)들의 상기 표면들과 접촉하도록 상기 아이솔레이션 영역(10)들의 상기 표면들 상으로 연장할 수 있다. 예를 들어, 상기 내부 스페이서(31)들은 상기 핀 액티브 영역(10)들 및 상기 게이트 패턴(20) 사이의 상기 아이솔레이션 영역(15)들을 덮을 수 있다. 상기 내부 스페이서(31)들은 상기 아이솔레이션 영역(15)들과 식각 선택비를 갖도록 상기 아이솔레이션 영역(15)들과 다른 물질을 포함할 수 있다. 상기 내부 스페이서(31)들은 실리콘 질화물을 포함할 수 있다.
상기 외부 스페이서(32)들은 상기 내부 스페이서(31)들의 외벽들 상에 형성될 수 있다. 따라서, 상기 외부 스페이서(32)들도 상기 핀 액티브 영역(10)들 및 상기 게이트 패턴(20)들 사이의 상기 아이솔레이션 영역(15)들을 덮을 수 있다. 상기 외부 스페이서(32)들은 상기 내부 스페이서(31)들과 식각 선택비를 갖도록 상기 내부 스페이서(31)들과 다른 물질을 포함할 수 있다. 예를 들어, 상기 외부 스페이서(32)들은 카본을 함유한 실리콘 산화물 (SiOC)을 포함할 수 있다.
상기 게이트 패턴(20)들, 상기 컨택 패턴(70)들, 상기 내부 스페이서(31)들, 및 상기 외부 스페이서(32)들은 평탄한 상면들을 가질 수 있다.
상기 내부 스페이서(31)들 및 상기 외부 스페이서(32)들은 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들의 표면들 상으로 연장할 수 있다. 상기 내부 스페이서(31)들 및 상기 외부 스페이서(32)들은 상기 아이솔레이션 영역(15)들 상에서 U자 모양의 단면을 가질 수 있다. 상기 인접한 게이트 패턴(20)들의 마주보는 측면들 상의 상기 내부 스페이서(31)들 및 상기 외부 스페이서(32)들은 물질적으로 연속하도록 일체화될 수 있다.
상기 아이솔레이션 영역(15)들 상의 상기 외부 스페이서(32)들과 상기 소스/드레인 영역(50)들 사이에는 에어 스페이스(S)가 형성될 수 있다.
상기 내부 스페이서(31)들은 상기 아이솔레이션 영역(15)들의 상기 표면들 및 상기 소스/드레인 영역(50)들의 하부들의 측면들과 접촉할 수 있다.
상기 반도체 소자(100a)는 상기 핀 액티브 영역(10)들 상의 산화물 층(61), 스토퍼 층(63), 및 하부 층간 절연 층(65)을 더 포함할 수 있다. 상기 산화물 층(61)은 상기 소스/드레인 영역(50)들의 표면들 상에 직접적으로 형성될 수 있다. 상기 산화물 층(61)은 실리콘 산화물 또는 산화된 실리콘을 포함할 수 있다. 상기 스토퍼 층(63)은 상기 산화물 층(61) 상에 직접적으로 형성될 수 있다. 상기 스토퍼 층(63)은 실리콘 질화물을 포함할 수 있다. 상기 하부 층간 절연 층(65) TEOS 같은 실리콘 산화물을 포함할 수 있다.
상기 컨택 패턴(70)들은 상기 하부 층간 절연 층(65), 상기 스토퍼 층(63), 및 상기 산화물 층(61)을 수직으로 관통하여 상기 소스/드레인 영역(50)들과 접촉할 수 있다.
상기 반도체 소자(100a)는 상기 게이트 패턴(20)들, 상기 컨택 패턴(70)들, 상기 게이트 스페이서(30)들, 및 상기 하부 층간 절연 층(65) 상에 형성된 중간 층간 절연 층(80) 및 상기 중간 층간 절연 층(80) 상의 상부 층간 절연 층(85)을 더 포함할 수 있다. 상기 중간 층간 절연 층(80)은 실리콘 질화물을 포함할 수 있고, 및 상기 상부 층간 절연 층(85)은 TEOS 같은 실리콘 산화물을 포함할 수 있다.
도 2, 4a 및 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(100b)는 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들 상의 상기 게이트 스페이서(30)들 상에 형성된 캡핑 스페이서(35)들을 더 포함할 수 있다. 상기 캡핑 스페이서(35)들은 상기 외부 스페이서(32)들의 하부들의 외벽들의 상에 부분적으로 형성될 수 있다. 상기 캡핑 스페이서(35)들은 상기 아이솔레이션 영역(15)들 상에서 상기 아이솔레이션 영역(15)들의 내부를 향하도록 아래로 볼록하고 상부가 오목한 U자 모양의 단면 또는 보울(bowl) 모양을 가질 수 있다. 상기 캡핑 스페이서(35)는 상기 외부 게이트 스페이서(32)들과 식각 선택비를 갖도록 상기 외부 게이트 스페이서(32)들과 다른 물질을 포함할 수 있다. 상기 캡핑 스페이서(35)들은 실리콘 질화물을 포함할 수 있다. 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들 상의 상기 캡핑 스페이서(35)들과 상기 소스/드레인 영역(50)들 사이에 에어 스페이스(S)들이 형성될 수 있다.
도 2, 5a 및 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(100c)는 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들 상에 형성된 캡핑 스페이서(35)들을 포함할 수 있다. 도 3a 내지 4b의 상기 반도체 소자(100a)의 내부 스페이서(31)들 및 외부 스페이서(32)들은 상기 아이솔레이션 영역(15)들의 상기 표면들 상으로 연장하지 않을 수 있다. 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들의 상기 표면들과 상기 캡핑 스페이서(35)들은 직접적으로 접촉할 수 있다. 상기 캡핑 스페이서(35)들은 상기 외부 스페이서(32)들 및 상기 내부 스페이서(31)들의 하부들의 외벽들의 상에 부분적으로 형성될 수 있다. 상기 캡핑 스페이서(35)들은 상기 아이솔레이션 영역(15)들의 표면보다 낮게 아래쪽으로 돌출할 수 있다. 상기 캡핑 스페이서(35)들은 U자 모양의 단면 및 보울(bowl) 모양을 가질 수 있다. 상기 캡핑 스페이서(35)들은 상기 아이솔레이션 영역(15)들과 식각 선택비를 갖도록 상기 아이솔레이션 영역(15)들과 다른 물질을 포함할 수 있다. 상기 캡핑 스페이서(35)들은 실리콘 질화물을 포함할 수 있다. 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들 상의 상기 캡핑 스페이서(35)들과 상기 소스/드레인 영역(50)들 사이에 에어 스페이스(S)들이 형성될 수 있다.
도 6a 내지 6c, 내지 16a 내지 16c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하는 종단면도들이다. 도 6a 내지 16a는 도 1의 I-I'을 따라 절단한 종단면도들이고, 도 6b 및 16b는 도 1의 II-II'를 따라 절단한 종단면도들이고, 및 도 6c 및 16c는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 6a 내지 6c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은 기판(5) 상에 핀 액티브 영역(10)들 및 아이솔레이션 영역(15)들을 형성하고, 및 희생 게이트 패턴(25)들을 형성하는 것을 포함할 수 있다.
상기 핀 액티브 영역(10)들은 상기 기판(5) 상으로 돌출하고 및 서로 평행하게 연장할 수 있다. 상기 핀 액티브 영역(10)들은 상기 기판(5)의 일부일 수 있다. 예를 들어, 상기 기판(5)이 선택적으로 리세스되어 상기 핀 액티브 영역(10)들이 형성될 수 있다.
상기 아이솔레이션 영역(15)들은 상기 핀 액티브 영역(10)들 사이를 부분적으로 채울 수 있다. 예를 들어, 상기 아이솔레이션 영역(15)들의 상면들은 상기 핀 액티브 영역(10)들의 중간 정도에 위치할 수 있다. 도 6c를 참조하면, 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들의 상기 상면들은 오목할 수 있다. 상기 아이솔레이션 영역(15)들은 실리콘 산화물 같은 절연물을 포함할 수 있다. 예를 들어, 상기 아이솔레이션 영역(15)들은 상기 핀 액티브 영역(10)들 사이의 리세스 내에 채워진 절연물을 포함할 수 있다.
상기 희생 게이트 패턴(25)들은 상기 핀 액티브 영역(10)들 및 상기 아이솔레이션 영역(15)들 상에 서로 평행하도록 형성될 수 있다. 상기 희생 게이트 패턴(25)들은 상기 핀 액티브 영역(10)들 상에서 희생 게이트 절연 층(27)들, 희생 게이트 전극(28)들, 및 희생 게이트 캡핑 층(29)들을 포함할 수 있고, 및 상기 아이솔레이션 영역(15)들 상에서 상기 희생 게이트 전극(28)들 및 상기 희생 게이트 캡핑 층(29)들을 포함할 수 있다. 도 6b를 참조하면, 상기 아이솔레이션 영역(15)들 상에서 상기 희생 게이트 전극(28)들은 푸팅(footing) 모양 또는 테일(tail) 모양을 가질 수 있다.
도 7a 내지 7c를 참조하면, 상기 방법은 증착 공정을 수행하여 상기 핀 액티브 영역(10)들, 상기 아이솔레이션 영역(15)들, 및 상기 희생 게이트 패턴(25)들을 덮는 내부 스페이서 층(31a), 외부 스페이서 층(32a), 및 캡핑 스페이서 층(35a)을 컨포멀하게 형성하고, 및 코팅 공정을 수행하여 전면적으로 필링 절연물(40)을 형성하는 것을 포함할 수 있다.
상기 내부 스페이서 층(31a)은 실리콘 질화물 (SiN), 실리콘 탄화 질화물 (SiCN), 실리콘 산화 질화물 (SiON), 실리콘 탄화 산화 질화물(SiCON)처럼 실리콘(Si)과 질소(N)을 함유하는 절연물을 포함할 수 있다. 예를 들어, 상기 내부 스페이서 층(31a)은 실리콘 질화물(SiN)을 포함할 수 있다. 상기 내부 스페이서 층(31a)은 상기 희생 게이트 캡핑 층(29)과 동일한 물질을 포함할 수 있다.
상기 외부 스페이서 층(32a)은 실리콘 탄화물 (SiC), 실리콘 탄화 질화물 (SiCN), 실리콘 탄화 산화물 (SiCO), 실리콘 탄화 산화 질화물 (SiCON) 처럼 실리콘 (Si)과 탄소(C)를 포함하는 절연물을 포함할 수 있다. 예를 들어, 상기 외부 스페이서 층(32a)은 실리콘 탄화 산화 질화물 (SiCON)을 포함할 수 있다.
상기 캡핑 스페이서 층(35a)은 실리콘 질화물 (SiN), 실리콘 탄화 질화물 (SiCN), 실리콘 산화 질화물 (SiON), 실리콘 탄화 산화 질화물(SiCON)처럼 실리콘(Si)과 질소(N)을 함유하는 절연물을 포함할 수 있다. 예를 들어, 상기 캡핑 스페이서 층(35a)은 실리콘 질화물(SiN)을 포함할 수 있다.
상기 필링 절연물(40)은 상기 캡핑 스페이서 층(35a)과 식각 선택비를 가질 수 있다. 상기 필링 절연물(40)은 우수한 필링(filling) 특성을 가진 SOH (spin on hardmask), SOD (spin on dielectric), SOG (spin on glass), USG (un-doped silicate), 포토레지스트 또는 BARC (bottom anti-reflective coating) 같은 고분자 레진(polymeric resin), 또는 TOSZ (tonen silazane) 같은 실라잔(silazane) 계열의 유동성 산화물 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 필링 절연물(40)은 실라잔(silazane) 물질을 포함할 수 있다.
도 8a 내지 8c를 참조하면, 상기 방법은 제1 가열 공정을 수행하여 상기 필링 절연물(40)을 경화시키고, 및 CVD 같은 증착 공정을 수행하여 상기 필링 절연물(40) 상에 버퍼 절연 층(45)을 형성하는 것을 포함할 수 있다.
예를 들어, 상기 제1 가열 공정은 수소(H), 산소(O), 또는 수증기(H2O)를 포함하는 분위기 내에서 약 400℃로 상기 필링 절연물(40)을 어닐하거나 베이크하는 것을 포함할 수 있다. 이 공정에서, 상기 필링 절연물(40)의 볼륨이 줄어들 수 있다.
상기 버퍼 절연 층(45)은 TEOS (tetraethylorthosilicate) 처럼 상기 필링 절연물(40)보다 단단한 절연물을 포함할 수 있다.
도 9a 내지 9c를 참조하면, 상기 방법은 CMP 공정을 수행하여 상기 버퍼 절연 층(45)을 제거하고 및 상기 필링 절연물(40)을 부분적으로 제거하여 평탄화하는 것을 포함할 수 있다. 이 공정에서 상기 캡핑 스페이서 층(35a)이 노출될 수 있다.
도 10a 내지 10c를 참조하면, 상기 방법은 에치-백 공정을 수행하여 상기 필링 절연물(40)의 상부를 부분적으로 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 핀 액티브 영역(10)들 상의 상기 필링 절연물(40)이 완전히 또는 대부분 제거될 수 있다. 상기 아이솔레이션 영역(15)들 상에는 상기 필링 절연물(40)이 잔존할 수 있다.
상기 방법은 제2 가열 공정을 수행하여 상기 필링 절연물(40)을 더 경화하는 것을 더 포함할 수 있다. 예를 들어, 상기 제2 가열 공정은 수소(H), 산소(O), 또는 수증기(H2O)를 포함하는 분위기 내에서 약 650℃로 상기 필링 절연물(40)을 어닐 또는 베이크하는 것을 포함할 수 있다. 상기 제2 가열 공정은 상기 제1 가열 공정보다 높은 온도에서 수행될 수 있다. 상기 필링 절연물(40)의 볼륨은 더 줄어들 수 있다.
본 발명의 다른 실시예에서, 본 발명의 다른 실시예에 의한 반도체 소자를 제조하는 방법은 상기 필링 절연물(40)이 SOH처럼 상기 캡핑 스페이서 층(35a)과 충분한 식각 선택비를 갖고 및/또는 경도(hardness or density)를 갖는 경우, 도 6a 내지 10c를 참조하여 설명된 상기 제1 가열 공정을 수행하는 것, 상기 버퍼 절연 층(45)을 형성하는 것, 상기 CMP 공정을 수행하는 것, 및/또는 제2 가열 공정을 수행하는 것이 선택적으로 수행되거나 생략될 수 있다.
도 11a 내지 11c를 참조하면, 상기 방법은 상기 캡핑 스페이서 층(35a), 상기 외부 스페이서 층(32a) 및 상기 내부 스페이서 층(31a)을 에칭하여 캡핑 스페이서(35)들, 외부 스페이서(32)들 및 내부 스페이서(31)들을 갖는 게이트 스페이서(30)들을 형성하고, 및 상기 희생 게이트 패턴(25)들 사이의 상기 핀 액티브 영역(10)들을 에칭하여 리세스 영역(R)들을 형성하는 것을 포함할 수 있다. 상기 캡핑 스페이서(35)들은 상기 아이솔레이션 영역(15)들 상의 상기 게이트 스페이서(30)들 상에 형성될 수 있다. 상기 캡핑 스페이서(35)들 상에 상기 필링 절연물(40)이 잔존할 수 있다. 상기 캡핑 스페이서(35)들은 상기 캡핑 스페이서 층(35a)의 노출된 부분들이 제거되어 형성될 수 있다. 상기 캡핑 스페이서(35)들은 상기 아이솔레이션 영역(15)들 상에서 U자 모양의 단면 및 보울(bowl) 모양을 가질 수 있다. 상기 캡핑 스페이서(35)들은 실리콘 질화물을 포함할 수 있다. 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들 상의 상기 캡핑 스페이서(35)들과 상기 소스/드레인 영역(50)들 사이에 에어 스페이스(S)들이 형성될 수 있다. 이 공정에서 상기 희생 게이트 캡핑 층(29)들의 상부 코너부들은 부분적으로 식각되어 라운드질 수 있다.
도 12a 내지 12c를 참조하면, 상기 방법은 스트립 공정을 수행하여 상기 필링 절연물(40) 및 상기 캡핑 스페이서(35)들을 제거하고, 및 에피택셜 성장 공정을 수행하여 상기 리세스 영역(R)들 내에 소스/드레인 영역(50)들을 형성하는 것을 포함할 수 있다. 상기 스트립 공정은 습식 공정을 포함할 수 있다. 상기 소스/드레인 영역(50)들은 동시 공정 또는 인-시투(in-situ) 공정을 수행하여 주입된 도펀트들을 포함할 수 있다. 상기 도펀트 들은 인(P, phosphorous), 비소(As, arsenic), 또는 보론(B, boron)을 포함할 수 있다. 따라서, 상기 소스/드레인 영역(50)들은 도핑된 실리콘(doped Si), 도핑된 실리콘 카바이드(SiC), 또는 도핑된 실리콘 게르마늄 (doped SiGe)을 포함할 수 있다. 도 12c를 참조하여, 상기 소스/드레인 영역(50)들은 브리지 모양으로 연결될 수 있다. 상기 소스/드레인 영역(50)들과 상기 아이솔레이션 영역(15)들의 상기 상면들 사이에는 에어 스페이스(S)들이 형성될 수 있다.
도 13a 내지 13c를 참조하면, 상기 방법은 산화물 층(61), 스토퍼 층(63), 및 하부 층간 절연 층(65)을 형성하고, 및 상기 하부 층간 절연 층(65)의 상부를 제거하는 CMP 공정을 수행하여 상기 희생 게이트 캡핑 층(29)들을 노출시키는 것을 포함할 수 있다. 상기 산화물 층(61)은 상기 소스/드레인 영역(50)들 상에 형성될 수 있다. 예를 들어, 상기 산화물 층(61)은 상기 소스/드레인 영역(50)들 상에만 형성된 자연 산화물을 포함할 수 있다. 상기 스토퍼 층(63)은 전면적으로 컨포멀하게 형성될 수 있다. 상기 스토퍼 층(63)은 실리콘 질화물을 포함할 수 있다. 상기 하부 층간 절연 층(65)은 TEOS 같은 실리콘 산화물을 포함할 수 있다.
도 14a 내지 14c를 참조하면, 상기 방법은 상기 희생 게이트 캡핑 층(29)들, 상기 희생 게이트 전극(28)들, 및 상기 희생 게이트 절연 층(27)들을 제거하여 게이트 트렌치(GT)들을 형성하는 것을 포함할 수 있다. 상기 핀 액티브 영역(10)들 및 상기 아이솔레이션 영역(15)들의 상면들이 상기 게이트 트렌치(GT)들 내에 노출될 수 있다.
도 15a 내지 15c를 참조하면, 상기 방법은 상기 게이트 트렌치(GT)들 내에 게이트 패턴(20)들을 형성하는 것을 포함할 수 있다. 상기 게이트 패턴(20)들은 상기 핀 액티브 영역(10)들 상의 인터페이스 절연 층(21)들, U자 모양의 종단면을 가진 게이트 절연 층(22)들 및 게이트 배리어 층(23)들, 및 게이트 전극(24)들을 포함할 수 있다. 상기 인터페이스 절연 층(21)들은 산화된 실리콘을 포함할 수 있다. 예를 들어, 상기 인터페이스 절연 층(21)들은 상기 핀 액티브 영역(10)들의 표면들을 산화시키는 산화(oxidizing) 공정 또는 자연 산화(natively oxidizing) 공정에 의해 형성될 수 있다. 상기 게이트 절연 층(22)들은 증착 공정에 의해 형성된 하프늄 산화물 (HfO) 또는 알루미늄 산화물 (AlO)처럼 실리콘 산화물보다 유전 율이 높은 금속 산화물을 포함할 수 있다. 상기 게이트 배리어 층(23)들은 증착 공정에 의해 형성된 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어 금속을 포함할 수 있다. 상기 게이트 전극(24)들은 증착 공정 또는 도금에 의해 형성된 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 금속 화합물을 포함할 수 있다. 상기 방법은 상기 게이트 절연 층(22)들, 상기 게이트 배리어 층(23)들, 및 상기 게이트 전극(24)들의 상부들을 제거 및 평탄화하기 위한 CMP 공정을 수행하는 것을 포함할 수 있다.
도 16a 내지 16c를 참조하면, 상기 방법은 상기 게이트 패턴(20)들 사이의 상기 소스/드레인 영역(50)들 상의 상기 하부 층간 절연 층(65), 상기 스토퍼 층(63), 및 상기 산화물 층(61)을 제거하고 컨택 패턴(70)들을 형성하는 것을 포함할 수 있다. 상기 컨택 패턴(70)들은 상기 소스/드레인 영역(50)들 상의 실리사이드 층(71)들, U자 모양의 종단면을 가진 컨택 배리어 층(73)들, 및 컨택 플러그(74)들을 포함할 수 있다. 상기 실리사이드 층(71)들은 실리시데이션 공정에 의해 형성된 텅스텐 실리사이드 (WSi), 니켈 실리사이드 (NiSi), 티타늄 실리사이드 (TiSi), 코발트 실리사이드 (CoSi), 또는 기타 금속 실리사이드를 포함할 수 있다. 상기 컨택 배리어 층(73)들은 증착 공정에 의해 형성된 티타늄(Ti), 티타늄 질화물 (TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 또는 기타 배리어 금속을 포함할 수 있다. 상기 컨택 플러그(74)들은 증착 공정 또는 도금에 의해 형성된 텅스텐(W), 구리(Cu), 티타늄(Ti) 또는 금속 화합물을 포함할 수 있다.
이후, 도 1 및 도 2a 내지 2c를 참조하면, 상기 방법은 CMP 공정을 수행하여 상기 컨택 패턴(70)들의 상면을 평탄화하고, 전면적으로 중간 층간 절연 층(80)을 형성하고, 및 상기 중간 층간 절연 층(80) 상에 상부 층간 절연 층(85)을 형성하는 것을 포함할 수 있다. 상기 중간 층간 절연 층(80)은 증착 공정을 수행하여 형성된 실리콘 질화물 (SiN)을 포함할 수 있다. 상기 상부 층간 절연 층(85)은 TEOS 같은 실리콘 산화물을 포함할 수 있다.
도 17a 내지 17c는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다. 도 17a는 도 1의 I-I'을 따라 절단한 종단면도이고, 도 17b는 도 1의 II-II'를 따라 절단한 종단면도이고, 및 도 17c는 도 1의 III-III'을 따라 절단한 종단면도이다. 도 17a 내지 17c를 참조하면, 상기 방법은 도 6a 내지 11c를 참조하여 설명된 공정들을 수행한 후, 스트립 공정을 수행하여 상기 필링 절연물(40)을 제거하고 및 상기 캡핑 스페이서(35)들을 남기는 것을 포함할 수 있다. 이후, 상기 방법은 도 12a 내지 16c, 및 도 3a 및 3b를 참조하여 설명된 공정들을 수행하여 도 2, 3a, 및 3b에 도시된 반도체 소자(100b)를 형성하는 것을 포함할 수 있다.
도 18a 내지 18c 내지 도 25a 내지 25c는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 종단면도들이다. 도 18a 내지 25a는 도 1의 I-I'을 따라 절단한 종단면도들이고, 도 18b 및 25b는 도 1의 II-II'를 따라 절단한 종단면도들이고, 및 도 18c 및 25c는 도 1의 III-III'을 따라 절단한 종단면도들이다.
도 18a 내지 18c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법은 도 4a 내지 7c를 참조하여 설명된 공정들을 수행하여 기판(5) 상에 핀 액티브 영역(10)들 및 아이솔레이션 영역(15)들을 형성하고, 상기 핀 액티브 영역(10)들 및 상기 아이솔레이션 영역(15)들 상에 희생 게이트 패턴(25)들을 형성하고, 및 상기 핀 액티브 영역(10)들, 상기 아이솔레이션 영역(15)들, 및 상기 희생 게이트 패턴(25)들을 덮는 내부 스페이서 층(31a) 및 외부 스페이서 층(32a)을 형성하는 것을 포함할 수 있다.
도 19a 내지 19c를 참조하면, 상기 방법은 상기 외부 스페이서 층(32a) 및 상기 내부 스페이서 층(31a)을 에칭하여 외부 스페이서(32)들 및 내부 스페이서(31)들을 갖는 게이트 스페이서(30)들을 형성하고, 및 상기 희생 게이트 패턴(25)들 사이의 상기 핀 액티브 영역(10)들을 에칭하여 리세스 영역(R)들을 형성하는 것을 포함할 수 있다. 상기 핀 액티브 영역(10)들 사이의 상기 아이솔레이션 영역(15)들의 표면들 상에는 오목한 케이브(C)들이 형성될 수 있다.
도 20a 내지 20c를 참조하면, 상기 방법은 전면적으로 캡핑 스페이서 층(35a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 상기 캡핑 스페이서 층(35a)은 상기 핀 액티브 영역(10)들의 상기 리세스 영역(R)들의 표면들, 상기 노출된 아이솔레이션 영역(15)들의 케이브(C)들의 표면들, 상기 외부 스페이서(32)들, 상기 노출된 내부 스페이서(31)들, 및 상기 노출된 희생 게이트 캡핑 층(29)들 상에 형성될 수 있다.
도 21a 내지 21c를 참조하면, 상기 방법은 코팅 공정 또는 증착 공정을 수행하여 전면적으로 필링 절연물(40)을 형성하고 및 에치-백 공정을 수행하여 상기 필링 절연물(40)의 상부를 부분적으로 제거하는 것을 포함할 수 있다. 상기 핀 액티브 영역(10)들 상의 상기 필링 절연물(40)이 완전히 또는 대부분 제거될 수 있다. 상기 아이솔레이션 영역(15)들 상에는 상기 필링 절연물(40)이 잔존할 수 있다.
도 22a 내지 22c를 참조하면, 상기 방법은 에칭 공정을 수행하여 상기 캡핑 스페이서 층(35a)의 노출된 부분들을 제거하는 것을 포함할 수 있다. 이 공정에서, 상기 핀 액티브 영역(10)들의 상기 리세스 영역(R)들의 상기 표면들이 노출되고 및 상기 캡핑 스페이서 층(35a)은 상기 필링 절연물(40) 하에만 잔존할 수 있다.
도 23a 내지 23c를 참조하면, 상기 방법은 스트립 공정을 수행하여 상기 잔존하는 필링 절연물(40)을 제거하는 것을 포함할 수 있다. 상기 필링 절연물(40) 하의 상기 캡핑 스페이서 층(35a)이 노출될 수 있다.
도 24a 내지 24c를 참조하면, 상기 방법은 도 12a 내지 13c를 참조하여 설명된 공정들을 수행하여 상기 리세스 영역(R)들 내에 소스/드레인 영역(50)들을 형성하고, 상기 소스/드레인 영역(50)들 상에 산화물 층(61)을 형성하고, 전면적으로 스토퍼 층(63)을 형성하고, 하부 층간 절연 층(65)을 형성하고, 및 CMP 공정을 수행하여 상기 희생 게이트 캡핑 층(29)들을 노출시키는 것을 포함할 수 있다.
도 25a 내지 25c를 참조하면, 상기 방법은 도 14a 내지 16c를 참조하여 설명된 공정들을 수행하여 상기 희생 게이트 캡핑 층(29)들, 상기 희생 게이트 전극(28)들, 및 상기 희생 게이트 절연 층(27)들을 제거하여 게이트 트렌치들(도 14a 및 14b의 GT 참조)을 형성하고, 상기 게이트 트렌치들 내에 게이트 패턴(20)들을 형성하고, 및 상기 게이트 패턴(20)들 사이의 상기 소스/드레인 영역(50)들 상의 상기 하부 층간 절연 층(65), 상기 스토퍼 층(63), 및 상기 산화물 층(61)을 제거하고 컨택 패턴(70)들을 형성하는 것을 포함할 수 있다. 상기 게이트 패턴(20)들은 인터페이스 절연 층(21)들, 게이트 절연 층(22)들, 게이트 배리어 층(23)들, 및 게이트 전극(24)들을 포함할 수 있다. 상기 컨택 패턴(70)들은 실리사이드 층(71)들, 컨택 배리어 층(73)들, 및 컨택 플러그(74)들을 포함할 수 있다.
이후, 도 2 및 도 5a 및 5b를 참조하면, 상기 방법은 CMP 공정을 수행하여 상기 컨택 패턴(70)들의 상면을 평탄화하고, 전면적으로 중간 층간 절연 층(80)을 형성하고, 및 상기 중간 층간 절연 층(80) 상에 상부 층간 절연 층(85)을 형성하는 것을 포함할 수 있다.
도 26a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 26a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 상기 프로세서(2220) 또는 상기 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 상기 MOSFET 소자들 중 적어도 하나를 포함할 수 있다. 상기 모듈 기판(2210)의 적어도 한 변에는 전도성 입출력 터미널들(2240)이 배치될 수 있다.
도 26b 및 26c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 전자 시스템(2300, 2400)들을 개념적으로 도시한 블록다이어그램들이다. 도 26b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다. 상기 바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 상기 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320), 상기 파워 공급부(2330), 상기 기능 유닛(2340), 및 상기 디스플레이 컨트롤 유닛(2350)은 상기 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(2310)의 상면 혹은 상기 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다. 상기 디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(2330)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(2320), 상기 기능 유닛(2340), 상기 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 상기 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320)은 상기 파워 공급부(2330)로부터 전압을 공급받아 상기 기능 유닛(2340)과 상기 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다. 상기 마이크로 프로세서 유닛(2320) 또는 상기 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
도 26c을 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(2400)은 상기 마이크로프로세서(2414)와 직접적으로 통신하는 상기 램(2416)을 더 포함할 수 있다. 상기 마이크로프로세서(2414) 및/또는 상기 램(2416)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 정보를 입력하거나 또는 상기 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416), 및/또는 상기 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 MOSFET 소자들 중 적어도 하나를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 100a, 100b, 100c: 반도체 소자
5: 기판 10: 핀 액티브 영역
15: 아이솔레이션 영역 20: 게이트 패턴
21: 인터페이스 절연 층 22: 게이트 절연 층
23: 게이트 배리어 층 24: 게이트 전극
25: 희생 게이트 패턴 27: 희생 게이트 절연 층
28: 희생 게이트 전극 29: 희생 게이트 캡핑 층
30: 게이트 스페이서 31: 내부 스페이서
31a: 내부 스페이서 층 32: 외부 스페이서
32a: 외부 스페이서 층 35: 캡핑 스페이서
35a: 캡핑 스페이서 층 40: 필링 절연물
45: 버퍼 절연 층 50: 소스/드레인 영역
61: 산화물 층 63: 스토퍼 층
65: 하부 층간 절연 층 70: 컨택 패턴
71: 실리사이드 층 73: 컨택 배리어 층
74: 컨택 플러그 80: 중간 층간 절연 층
85: 상부 층간 절연 층 GT: 게이트 트렌치
R: 리세스 영역 S: 에어 스페이스
C: 케이브

Claims (20)

  1. 기판 상에 돌출한 핀 액티브 영역 및 상기 핀 액티브 영역을 정의하는 아이솔레이션 영역;
    상기 핀 액티브 영역 및 상기 아이솔레이션 영역과 교차하는 게이트 패턴;
    상기 게이트 패턴과 인접하고, 상기 핀 액티브 영역으로부터 돌출된 부분을 포함하는 소스/드레인 영역;
    상기 게이트 패턴의 측면 상에 형성되어 상기 아이솔레이션 영역의 표면 상으로 연장하는 게이트 스페이서; 및
    상기 아이솔레이션 영역 상의 상기 게이트 스페이서와 상기 소스/드레인 영역의 상기 돌출된 부분 사이에 형성된 에어 스페이서를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 스페이서는 상기 아이솔레이션 영역과 식각 선택비를 갖는 내부 스페이서 및 상기 아이솔레이션 영역 및 상기 내부 스페이서와 식각 선택비를 갖는 외부 스페이서를 포함하되,
    상기 아이솔레이션 영역 상의 상기 외부 스페이서는 상기 에어 스페이서와 상기 내부 스페이서 사이에 배치되는 반도체 소자.

  3. 제1항에 있어서,
    상기 소스/드레인 영역의 돌출된 부분은 수평 방향으로 연장된 부분을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 에어 스페이서는 상기 아이솔레이션 영역과 이격되는 반도체 소자.
  5. 제1항에 있어서,
    상기 아이솔레이션 영역 상의 상기 게이트 스페이서는 U자 모양의 단면을 갖는 반도체 소자.

  6. 제1항에 있어서,
    상기 아이솔레이션 영역 상의 상기 게이트 스페이서 상에 형성된 캡핑 스페이서를 더 포함하되,
    상기 캡핑 스페이서는 상기 소스/드레인 영역의 상부면 상에 형성되지 않는 반도체 소자.

  7. 제1항에 있어서,
    상기 핀 액티브 영역 상의 상기 게이트 패턴은:
    상기 핀 액티브 영역 상에 직접적으로 형성된 인터페이스 절연 층;
    상기 인터페이스 절연 층 상의 게이트 절연 층;
    상기 게이트 절연 층 상의 게이트 배리어 층; 및
    상기 게이트 배리어 층 상의 게이트 전극을 포함하는 반도체 소자.

  8. 제1항에 있어서,
    상기 아이솔레이션 영역 상의 상기 게이트 패턴은:
    상기 아이솔레이션 영역 상에 직접적으로 형성된 게이트 절연 층;
    상기 게이트 절연 층 상의 게이트 배리어 층; 및
    상기 게이트 배리어 층 상의 게이트 전극을 포함하는 반도체 소자.

  9. 핀 액티브 영역들을 정의하는 아이솔레이션 영역들;
    상기 핀 액티브 영역들 및 상기 아이솔레이션 영역들 상의 게이트 패턴들; 및
    상기 게이트 패턴들의 측면들 상의 게이트 스페이서들;을 포함하고,
    상기 게이트 스페이서들은 상기 핀 액티브 영역들 사이의 상기 아이솔레이션 영역들 상으로 연장하고, 상기 아이솔레이션 영역들 상에서, 상기 게이트 스페이서들은 U자 모양의 단면들을 갖고 상기 핀 액티브 영역의 상단들 보다 낮은 레벨의 하단들을 갖는 반도체 소자.

  10. 제9항에 있어서,
    상기 핀 액티브 영역들 사이의 상기 아이솔레이션 영역들 상에 배치되는 상기 게이트 스페이서들은 상기 핀 액티브 영역들 사이에 위치하는 상기 아이솔레이션 영역들을 전체적으로 덮는 반도체 소자.
  11. 제9항에 있어서,
    상기 게이트 스페이서들은 상기 게이트 패턴들 및 상기 아이솔레이션 영역들과 접촉하고 실리콘 질화물을 포함하는 내부 스페이서들 및 상기 내부 스페이서들과 식각 선택비를 갖도록 탄소를 포함하는 외부 스페이서들을 포함하는 반도체 소자.

  12. 제9항에 있어서,
    상기 게이트 패턴들은 각각, 상기 아이솔레이션 영역들 상에 직접적으로 형성된 게이트 절연 층;
    상기 게이트 절연 층 상의 게이트 배리어 층; 및
    상기 게이트 배리어 층 상의 게이트 전극을 포함하는 반도체 소자.

  13. 제12항에 있어서,
    상기 게이트 패턴들은 상기 핀 액티브 영역들과 상기 게이트 절연 층 사이의 인터페이스 절연 층을 더 포함하는 반도체 소자.

  14. 제9항에 있어서,
    상기 게이트 패턴들 사이의 상기 핀 액티브 영역들의 내부로부터 돌출한 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 상의 컨택 패턴들을 더 포함하고,
    상기 소스/드레인 영역들은 브리지 모양으로 서로 연결되고, 및
    상기 컨택 패턴들은 각각, 상기 소스/드레인 영역들 상에 직접적으로 형성된 실리사이드 층, 상기 실리사이드 층 상의 컨택 배리어 층, 및 상기 컨택 배리어 층 상의 컨택 플러그를 포함하는 반도체 소자.

  15. 제1 방향으로 서로 평행하게 연장하는 핀 액티브 영역들 및 상기 핀 액티브 영역들 사이의 아이솔레이션 영역들;
    상기 핀 액티브 영역들 및 상기 아이솔레이션 영역들과 교차하도록 상기 제1 방향과 수직하는 제2 방향으로 연장하는 게이트 패턴들;
    상기 게이트 패턴들 사이의 상기 아이솔레이션 영역들 상에 형성된 캡핑 스페이서;
    상기 게이트 패턴들의 측면들 상의 게이트 스페이서들; 및
    상기 게이트 패턴들 사이의 상기 핀 액티브 영역들 상에 형성된 소스/드레인 영역들을 포함하고,
    상기 게이트 스페이서들의 일부는 상기 게이트 패턴들 사이의 상기 아이솔레이션 영역을 덮고,
    상기 소스/드레인 영역의 일부는 상기 게이트 패턴들 사이의 상기 아이솔레이션 영역의 상부에 배치되고,
    상기 소스/드레인 영역의 일부는 상기 게이트 스페이서의 일부분 상에 배치되는 반도체 소자.

  16. 제15항에 있어서,
    인접한 두 게이트 패턴들의 마주보는 두 측면들 상에 형성된 상기 게이트 스페이서들은 물질적으로 연속하는 반도체 소자.

  17. 제16항에 있어서,
    상기 게이트 스페이서들은:
    상기 게이트 패턴들의 측면들 상에 직접적으로 형성된 내부 스페이서들 및
    상기 내부 스페이서들의 외벽들 상에 형성된 외부 스페이서들을 포함하고,
    상기 내부 스페이서들은 상기 아이솔레이션 영역 및 상기 소스/드레인 영역들과 접촉하는 반도체 소자.

  18. 제15항에 있어서,
    상기 캡핑 스페이서는 오목한 보울 모양을 갖고, 상기 게이트 패턴들의 상기 측면들 상에는 형성되지 않는 반도체 소자.

  19. 제15항에 있어서,
    상기 핀 액티브 영역들 사이의 상기 아이솔레이션 영역들 상에 배치되는 상기 게이트 스페이서들은 상기 핀 액티브 영역들 사이에 위치하는 상기 아이솔레이션 영역들을 전체적으로 덮는 반도체 소자.
  20. 제15항에 있어서,
    상기 소스/드레인 영역들과 상기 아이솔레이션 영역들 상의 상기 게이트 스페이서들 사이에 배치되는 에어 스페이서들을 더 포함하되,
    상기 에어 스페이서들은 상기 아이솔레이션 영역들과 이격되는 반도체 소자.

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