KR20100026741A - 리세스된 채널을 갖는 반도체 장치의 제조 방법 - Google Patents

리세스된 채널을 갖는 반도체 장치의 제조 방법 Download PDF

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Abstract

전기적 특성이 개선된 리세스된 채널을 갖는 반도체 장치의 제조 방법이 제공된다. 내부에 트렌치를 갖는 반도체 기판 상에 게이트 산화막을 형성한다. 게이트 산화막 상에 트렌치를 채우면서 트렌치의 너비보다 좁은 너비를 가지면서 기판 상부로 돌출되고, 하부 도전막 패턴, 폴리실리콘막 패턴, 상부 도전막 패턴 및 마스크가 적층된 게이트 구조물을 형성한다. 트렌치 위쪽의 하부 도전막 패턴을 노출시키면서, 게이트 구조물의 측벽에 캡핑막 스페이서를 형성한다. 소스/드레인을 형성한다. 식각액을 이용한 식각 공정을 수행하여 노출된 하부 도전막 패턴의 일부를 선택적으로 제거한 후, 게이트 스페이서를 형성한다. 하부 도전막 패턴을 선택적으로 제거하여 도전막의 잔류로 인한 워드라인과 비트라인 사이의 브릿지 현상을 차단함으로써, 게이트 유발 드레인 누설(GIDL) 전류의 감소와 신뢰성 향상을 도모할 수 있다.

Description

리세스된 채널을 갖는 반도체 장치의 제조 방법{Method of manufacturing a semiconductor device having a recessed channel}
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는 리세스된 채널을 갖는 트랜지스터를 구비하는 반도체 장치를 제조하는 방법에 관한 것이다.
반도체 메모리 장치가 고집적화에 따라 액티브 영역의 크기가 감소하게 되었고, 이러한 액티브 영역에 형성되는 트랜지스터의 채널 길이도 줄어들게 되었다. 트랜지스터의 채널 길이가 감소함에 따라, 트랜지스터의 채널 영역에서의 전계나 전위에 미치는 소스/드레인의 영향이 현저해지는 단채널 효과(short channel effect) 및 소스/드레인 펀치쓰루(punchthrough) 현상이 발생되었다. 예를 들어, DRAM 장치의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 단채널 효과가 발생하는 경우, DRAM 셀의 문턱 전압이 감소되고, 누설전류가 증가되어 DRAM 장치의 리프레시 특성이 저하되었다. 이에 따라, DRAM 소자의 집적도가 증가하더라도, 기판 상에 형성되는 소자의 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 방법의 하나로 리세스된 채널을 갖는 트랜지스터가 개발되었다.
리세스된 채널을 갖는 트랜지스터의 제조 방법을 간단히 설명하면, 기판 상에 불순물을 주입하여 소스/드레인 영역을 형성한다. 이어서, 기판 상에 리세스 채널을 형성할 부위를 오픈하는 마스크를 형성하고 이를 이용하여 기판을 식각함으로써, 기판 내에 트렌치를 형성한다. 이어서, 트렌치의 내벽 상에 게이트 산화막을 형성한다. 이때, 게이트 산화막은 실리콘 산화막, 하프늄 산화막, 하프늄 실리콘 산화막 등과 같은 고유전(high-K) 물질막으로 형성할 수 있다. 이어서, 트렌치의 내부를 채우면서 고유전 물질막 상에 폴리실리콘 보다 낮은 저항 특성을 가지며 폴리실리콘과 유사한 특성을 갖는 폴리/금속 적층 구조나, 금속/폴리/금속 적층 구조의 게이트 도전층을 형성한다. 게이트 마스크를 이용하여 게이트 도전층을 등방성 식각하여 게이트 전극을 형성하여, 게이트 전극 및 소스/드레인을 갖는 트랜지스터를 완성할 수 있다.
상기와 같이, 반도체 소자의 고집적화가 가속화됨에 따라, 게이트 누설전류 및 소비전력을 감소시키기 위하여 게이트 산화막으로는 고유전 물질막이 사용되고, 고유전물질막 상에 게이트 도전층으로 금속 상에 폴리실리콘이 적층된 구조를 사용하고 있다. 그러나, 상기 리세스된 채널을 갖는 트랜지스터의 제조 방법에서는, 게이트 도전층으로 사용하는 금속막과 고유전 물질막 간에 식각 선택비가 부족하여, 게이트를 형성하기 위한 식각 공정시 고유전 물질막이 식각되어 기판 내 실리콘이 제거되는 문제가 발생되고 있다.
특히, 셀 영역이 아닌 주변 회로 영역 내 플래너(planar) 트랜지스터에서, 기존의 게이트 식각 공정으로는 금속과 고유전 물질간의 식각 선택비 부족으로 액 티브 영역의 실리콘 손상 없이 수직하게 수행하기 매우 어려웠다. 이는 트랜지스터 주변에 식각되지 않고 하부 도전막인 금속, 예를 들어 티타늄 질화물(TiN)이 잔류하여 상기 티타늄 질화물과 콘택으로 사용되는 폴리실리콘 물질 사이에 브릿지(bridge)를 생성함으로써, 전기적인 쇼트가 발생시키기 때문이다. 즉, 워드 라인과 비트 라인 사이나, 워드 라인들 사이에 브릿지(bridge)가 생성에 의하여, 게이트 전극의 N 접합 오버랩(gate to N junction overlap) 부위가 증가하기 때문에 게이트 전극과 드레인 영역 사이의 직접적인 터널링에 의한 게이트 유발 드레인 누설(Gate Induced Drain Leakage; GIDL) 전류가 증가되고 있다. 이러한 게이트 유발 드레인 누설(GIDL) 전류는 리세스된 채널을 갖는 DRAM 장치와 같은 반도체 장치의 중요한 특성인 정적 회복 특성을 크게 열화시키는 문제를 야기한다.
본 발명의 목적은 게이트 유발 드레인 누설 전류 및 정적 회복 특성 등과 같은 전기적인 특성이 개선된 리세스된 채널을 갖는 반도체 장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 반도체 장치를 제조하기 위하여, 우선 내부에 트렌치를 갖는 반도체 기판 상에 콘포멀하게 게이트 산화막을 형성한다. 상기 게이트 산화막 위로 상기 트렌치의 내부를 채우면서 상기 트렌치의 너비보다 좁은 너비를 가지면서 상기 반도체 기판의 상부로 돌출되고, 하부 도전막 패턴, 폴리실리콘막 패턴, 상부 도전막 패턴 및 마스크가 적층된 구조를 갖는 게이트 구조물을 형성한다. 상기 게이트 구조물 및 상기 기판 상에 캡핑층을 형성한다. 상기 캡핑층에 이방성 식각 공정을 수행하여 상기 트렌치 위쪽의 상기 하부 도전막 패턴을 노출시키면서, 상기 게이트 구조물의 측벽에 캡핑막 스페이서를 형성한다. 상기 캡핑막 스페이서 및 게이트 구조물을 이온 주입 마스크로 이용하여 상기 반도체 기판에 불순물을 주입하여 소스/드레인을 형성한다. 식각액을 이용한 식각 공정을 수행하여 노출된 하부 도전막 패턴의 일부를 선택적으로 제거한다. 상기 선택적으로 제거된 하부 도전막 패턴의 상부 및 상기 캡핑막 스페이서의 측벽에 게이트 스페이서를 형성한다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물은 상기 게이트 산화막 상에 하부 도전막을 콘포멀하게 형성하고, 상기 트렌치를 채우면서 상기 하부 도전막 상에 폴리실리콘막을 형성하고, 상기 폴리실리콘막 상에 상부 도전막을 형성한 후, 상기 상부 도전막 상에 마스크층을 형성한다. 그런 다음, 상기 마스크층, 상부 도전막, 폴리실리콘막 및 하부 도전막을 상기 트렌치의 너비보다 좁게 식각하여, 상기 반도체 기판 상부로 돌출되고 상기 트렌치의 위쪽 일부가 제거된 하부 도전막 패턴, 폴리실리콘막 패턴, 상부 도전막 패턴 및 마스크를 각각 형성시킴으로써, 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 도전막은 상기 폴리실리콘막 상에 텅스텐 실리사이드막, 티타늄 질화막 및 텅스텐막이 순차적으로 적층되어 형성될 수 있다. 이때, 상기 식각액으로는 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 혼합하여 형성한 SC-1 용액이 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 상부 도전막은 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 단독 형성하거나, 텅스텐 질화막 및 텅스텐막을 순차적으로 적층시켜 형성될 수 있다. 이때, 상기 식각액으로는 황산(H2SO4), 과산화수소(H2O2), 플루오르 화합물, 부식방지제 및 탈이온수(H2O)를 혼합하여 형성한 혼합액이 사용될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 도전막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄탈륨 카본 질화물(TaCN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 텅스텐 질화물(WN)과 같은 질화물, 텅스텐(W), 카본(C), 탄탈륨 카본(TaxCy)과 같은 금속 및 텅스텐 실리사이드(WSi)등을 포함하여 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 산화막은 실리콘 산화물(SiO2), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 란탄 산화물(La2O3), 실리콘 산질화물(SiON), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON)등의 고유전(high-K) 물질을 포함시켜 단일막으로 형성하거나, 실리콘 산화물(SiO2)이나 실리 콘 산질화물(SiON) 상에 상기 고유전 물질을 적층시킨 이중막으로 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체 기판 내부의 상기 트렌치는 반응성 이온 식각(RIE) 공정으로 반도체 기판 내부에 수직한 측벽 프로파일을 갖는 예비 트렌치를 형성한 후, 케미컬 건식 식각(CDE) 공정으로 상기 예비 트렌치를 더 식각하여 상기 측벽 프로파일을 확장시켜 형성될 수 있다.
상기 설명한 바와 같이, 게이트 식각 후 캡핑막 스페이서를 형성하고 식각액을 이용하여 게이트 산화막에 비해 하부 도전막 만을 선택적으로 식각해냄으로써, 하부 도전막을 이루는 금속 또는 금속 질화물과 콘택으로 사용된 폴리실리콘 사이에 브릿지(bridge)의 발생을 차단시킬 수 있다. 때문에, 상기 금속 또는 금속 질화물과 드레인 사이의 겹침 부위가 감소되어, 게이트 전극에 높은 전압이 인가되더라도 반도체 장치의 게이트 유발 드레인 누설(GIDL) 전류가 감소될 수 있다.
상기와 같은 본 발명의 리세스된 채널을 갖는 반도체 장치의 제조 방법에 따르면, 게이트 식각 후 캡핑막 스페이서를 형성하고 식각액을 이용하여 게이트 산화막에 비해 하부 도전막 만을 선택적으로 식각해냄으로써, 하부 도전막을 이루는 금속 또는 금속 질화물과 콘택으로 사용된 폴리실리콘 사이에 브릿지(bridge)의 발생을 차단시킬 수 있다.
또한, 상기 하부 도전막을 이루는 금속 또는 금속 질화물의 수직 방향의 식각량을 조절하여 브릿지의 생성을 차단시킴으로써, 4.5eV 까지의 미드갭(mid-gap) 일함수를 갖는 금속 또는 금속 질화물과 드레인 사이의 겹침 부위가 감소되어, 게이트 전극에 높은 전압이 인가되더라도 게이트 유발 드레인 누설(GIDL) 전류가 감소될 수 있다. 그리고, 식각액을 사용한 식각 공정에 의해, 주변 회로 영역의 플래너 타입의 트랜지스터에서 종래의 식각 공정시 게이트 산화막이 식각되어 기판의 액티브 영역의 실리콘 손상 문제가 최소화될 수 있다.
더욱이, 종래에 게이트 전극용 하부 도전막을 제거하기 위하여 건식 식각 공정을 수행했던 경우와 달리, 하부 도전막을 선택적으로 식각하는 공정의 사용으로 건식 식각 공정시간이 단축되므로, 액티브 영역 내 기판에 발생되었던 플라즈마 인가된 데미지가 감소될 수 있다.
따라서, 게이트에 캡핑막 스페이서의 형성 공정 및 식각액을 이용한 게이트 전극용 하부 도전막의 부분 식각 공정이 수행된 반도체 장치의 정적 회복 특성 및 누설 전류 특성과 같은 전기적인 특성을 크게 개선할 수 있다.
이하, 본 발명의 실시예들에 따른 리세스된 채널을 갖는 반도체 장치의 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 즉, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예들을 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다. 본문에 설명된 실시예들에 의해 한정되는 것이 아니므로 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해될 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해될 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석될 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "구비하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성 요소 또는 이들을 조합 한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해될 것이다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 이때, 반도체 장치는 셀 영역(Ⅰ) 및 주변 회로 영역(Ⅱ)으로 구분되어 있다.
도 1을 참조하면, 반도체 기판(100)은 소정의 부분에 소자 분리막(102)을 형성하여 액티브 영역(A) 및 소자 분리 영역을 정의한다. 소자 분리막(102)은 통상의 STI(Shallow trench isolation) 방식으로 형성할 수 있다.
반도체 기판(100) 및 소자 분리막(102) 상에 패드 산화막(104)을 형성한다. 패드 산화막(104)은 실리콘 산화물을 포함하여 형성할 수 있다. 패드 산화막(104)은 열산화 공정을 수행하거나, 실리콘 산화물을 화학 기상 증착(chemical vapor deposition; CVD) 공정, LPCVD(low pressure CVD) 공정, PECVD(plasma enhanced CVD) 공정 등으로 증착시켜 형성할 수 있다. 이어서, 반도체 기판(100)에 불순물 을 주입하여 트렌치(112a, 도 2)의 깊이에 대응하는 채널 조정용 불순물 영역(106) 및 표면의 소스/드레인 불순물 영역(108)을 형성한다.
반도체 기판(100) 상부에 액티브 영역(A)을 가로지르는 트렌치(112a)가 형성될 영역을 정의하는 마스크 패턴(110)을 형성한다. 마스크 패턴(110)은 반도체 기판(100)과의 식각 선택비가 우수한 막을 포함하도록 형성한다. 일 예로서, 마스크 패턴(110)은 패드 산화막(104) 상에 실리콘 질화물을 증착한 후 사진 식각 공정을 수행하여 형성할 수 있다. 다른 예로서, 마스크 패턴(110)은 패드 산화막(104) 상에 포토레지스트를 도포하여 막을 형성한 후 트렌치(112a)가 형성될 부위를 오픈하도록 패터닝시켜 형성할 수 있다. 마스크 패턴(110) 간의 간격은 게이트 형성 폭과 실질적으로 동일하게 형성한다.
도 2를 참조하면, 마스크 패턴(110)을 식각 마스크로 이용하여 반도체 기판(100)을 식각하여 주변 회로 영역(Ⅱ)에서는 거의 식각하지 않으면서 셀 영역(Ⅰ)에 깊이 1000 내지 1500Å 정도의 예비 트렌치(112)를 형성한다. 예비 트렌치(112)는 반응성 이온 식각(RIE) 공정을 이용하여 형성할 수 있다. 이에 따라, 예비 트렌치(112)는 반도체 기판(100) 내부에 수직한 측벽 프로파일을 갖도록 형성된다.
도 3을 참조하면, 마스크 패턴(110)을 식각 공정을 통해 제거한 후, 예비 트렌치(112)를 더 식각하여 예비 트렌치(112)의 상기 측벽 프로파일을 확장시킨다. 본 발명의 일 실시예로서, 상기 식각 공정은 반도체 기판(100)과 반응하는 O2, CF4 가스 등을 사용하는 케미컬 건식 식각(chemical dry etch; CDE) 공정을 이용할 수 있다. 다른 예로서, 예비 트렌치(112)의 식각은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)의 혼합액인 SC-1 세정 용액을 이용한 습식 세정 공정을 통해서도 수행할 수 있다. 예비 트렌치(112)에 CDE 공정이나 습식 세정 공정을 수행함에 따라, 액티브 영역(A) 내 예비 트렌치(112)의 하부 및 상부 모서리 부분에서 예비 트렌치(112) 경사 때문에 식각되지 않은 실리콘이 제거된다. 따라서, 예비 트렌치(112)의 상부 및 하부 모서리 부분이 둥근 형상을 갖는 트렌치(112a)가 형성된다.
도 4를 참조하면, 트렌치(112a)의 식각시 데미지를 제거하기 위하여 열산화법으로 희생 산화막(도시하지 않음)을 형성한 다음, 상기 희생 산화막 및 패드 산화막(104)을 습식 식각으로 제거한다. 상기 습식 식각에서는 불산(HF)과 탈이온수(H2O)를 1: 5 내지 1,000의 비율로 혼합한 HF 희석액이나 BOE(buffered oxide etchant)를 이용할 수 있다.
이어서, 트렌치(112a)의 내벽 및 반도체 기판(100) 상에 콘포멀하게(conformally) 게이트 산화막(114)을 형성한다. 게이트 산화막(114)은 고유전(high-k)율을 갖는 물질을 포함한다. 예를 들면, 게이트 산화막(114)은 고유전(high-k) 물질로 실리콘 산화물(SiO2), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 란탄 산 화물(La2O3), 실리콘 산질화물(SiON), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON) 등을 포함할 수 있다. 이들은 단일막으로 형성되거나, 실리콘 산화물(SiO2)이나 실리콘 산질화물(SiON) 상에 상기 고유전 물질을 적층시킨 이중막의 형태로 형성할 수 있다.
이어서, 게이트 산화막(114) 상에 하부 도전막(116)을 콘포멀하게 형성한다. 하부 도전막(116)은 게이트 산화막(114) 상에 후속하여 형성될 폴리실리콘막(118, 도 5)과의 사이에서 게이트 전극으로서 사용된다. 하부 도전막(116)은 질화물, 금속 및 금속 실리사이드를 포함하여 형성된다. 예를 들면, 하부 도전막(116)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄탈륨 카본 질화물(TaCN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 텅스텐 질화물(WN) 등의 질화물을 포함할 수 있다. 또한, 하부 도전막(116)은 텅스텐(W), 카본(C), 탄탈륨 카본(TaxCy)과 같은 금속을 포함할 수 있으며, 텅스텐 실리사이드(WSi)와 같은 금속 실리사이드를 포함할 수 있다. 이때, 하부 도전막(116)은 원자층 적층(ALD) 공정, 화학 기상 증착(CVD) 공정, 물리 기상 증착(PVD) 공정을 이용하여 형성할 수 있다. 본 발명의 일 실시예에 따르면, 하부 도전막(116)은 티타늄 질화물(TiN)을 화학 기상 증착(CVD) 공정으로 증착시켜 형성된다.
도 5를 참조하면, 트렌치(112a)를 채우면서 하부 도전막(116) 상에 하부 도전막(116)과 함께 게이트 전극층으로 사용될 폴리실리콘막(118)을 형성한다.
일 예로서, 폴리실리콘막(118)은 하부 도전막(116) 상에 불순물이 도핑되지 않은 폴리실리콘을 LPCVD 방식을 이용하여 증착시켜 형성한 후, 비소(As) 또는 인(P)을 이온주입하여 도전성을 갖도록 형성시킬 수 있다. 다른 예로서, 폴리실리콘막(118)은 폴리실리콘의 증착시 인시튜(in-situ)로 불순물을 주입하여 불순물이 도핑된(doped) 폴리실리콘 상태로 증착시킬 수도 있다.
이어서, 폴리실리콘막(118) 상에 상부 도전막(126)을 형성한다. 상부 도전막(126)은 폴리실리콘막(118) 상에 금속 실리사이드막(120), 확산 베리어막(122) 및 금속막(124)을 순차적으로 적층시켜 형성할 수 있다. 금속 실리사이드막(120)은 폴리실리콘막(118) 상에 폴리실리콘 보다 낮은 저항 특성을 가지는 실리사이드 물질로 형성된다. 금속 실리사이드막(120)은 텅스텐(W), 구리(Cu)와 같은 금속을 고밀도 유도 결합 플라즈마(ICP) 증착, 고밀도 이온화 금속 플라즈마(IMP) 증착, 스퍼터링 증착, 화학 기상 증착(CVD) 등을 이용하여 증착시켜 막을 형성한 후, 고온에서 실리데이션 반응시켜 형성한다. 확산 베리어막(122)은 금속 실리사이드막(120) 중의 실리콘(Si)이 금속막(124)으로 확산하는 것을 방지하기 위해 금속 실리사이드막(120) 상에 형성된다. 예를 들면, 확산 베리어막(122)은 티타늄 질화물(TiN)을 화학 기상 증착시켜 형성할 수 있다. 금속막(124)은 게이트 전극층의 전체 저항을 감소시키기 위하여 확산 베리어막(122) 상에 형성된다. 금속막(124)은 폴리실리콘보다 저항이 낮은 텅스텐(W), 구리(Cu) 등의 금속이나, 알루미늄/구리(Al/Cu) 합금과 같은 합금을 포함하여 형성된다. 또한, 금속막(124)은 상기 금속이나 합금을 고밀도 유도 결합 플라즈마(ICP) 증착, 고밀도 이온화 금속 플라즈마(IMP) 증착, 스퍼터링 증착, CVD 등을 이용하여 증착할 수 있다. 예를 들어, 금 속막(124)은 텅스텐(W)을 고밀도 유도 결합 플라즈마(ICP) 증착 공정을 이용하여 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상부 도전막(126)은 폴리실리콘막(118) 상에 텅스텐 실리사이드막(120), 티타늄 질화막(122) 및 텅스텐막(124)이 순차적으로 적층된 구조를 갖도록 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상부 도전막(126)은 폴리실리콘막(118) 상에 텅스텐 실리사이드막 만을 형성할 수 있다. 본 발명의 또 다른 실시예에 따르면, 상부 도전막(126)은 폴리실리콘막(118) 상에 텅스텐 질화막 및 텅스텐막을 순차적으로 적층된 구조를 갖도록 형성할 수도 있다.
이어서, 상부 도전막(126) 상에 마스크층(128)을 형성한다. 마스크층(128)은 실리콘 질화물(SiN)과 같은 절연물질을 PECVD 방식이나 LPCVD 방식을 이용하여 형성할 수 있다. 예를 들어, 마스크층(128)은 챔버 내부에 SiH4와 NH3를 주입하여 500℃ 내지 850℃의 온도 범위에서 반응시켜 형성할 수 있다.
도 6을 참조하면, 마스크층(128)에 게이트 전극이 형성될 부위가 오픈되도록 사진 및 식각 공정을 수행하여 마스크(128a)를 형성한다. 마스크(128a)를 식각 마스크로 이용하여 상부 도전막(126), 폴리실리콘막(118) 및 하부 도전막(116)을 트렌치(112a)의 너비보다 좁게 식각하여, 반도체 기판(100) 상부로 돌출되고 트렌치(112a)의 위쪽 일부가 제거된 하부 도전막 패턴(116a), 폴리실리콘막 패턴(118a) 및 상부 도전막 패턴(126a)으로 이루어진 게이트 전극을 형성한다. 이때, 상부 도 전막 패턴(126)은 금속 실리사이드막 패턴(120a), 확산 베리어막 패턴(122a) 및 금속막 패턴(124a)을 포함한다. 그리고, 상기 게이트 전극 및 마스크가 적층된 구조를 갖는 게이트 구조물(129)이 형성된다. 이에 따라, 상기 게이트 구조물(129)은 트렌치(112a)의 너비보다 좁은 너비로 형성되며, 트렌치(112a)의 위쪽 부위에 형성된 홈을 갖는다.
이어서, 상기 게이트 구조물(129)을 열과 산소 분위기 하에서 재산화하는 공정을 수행하여 게이트 구조물(129)의 측벽에 열산화막(도시되지 않음)을 형성한다. 상기 재산화 공정에 의해, 게이트 전극의 패터닝시 식각 공정에 의한 데미지를 제거하고, 게이트 전극층의 잔류물 제거 및 게이트 산화막(114)의 신뢰성 향상 등의 효과를 얻을 수 있다. 그런 다음, N 타입 불순물을 소스/드레인 불순물 영역(108)에 추가로 이온주입한다. 이때, N 타입 불순물의 이온 주입은 LDD(lightly doped drain)를 형성할 경우에만 수행하며, 생략할 수도 있다.
본 발명의 일 실시예에 따르면, 게이트 구조물(129)의 상면, 양측벽 및 반도체 기판(100) 상에 콘포멀하게 캡핑층(130)을 형성한다. 캡핑층(130)은 이후의 식각액을 이용한 식각 공정의 수행시 게이트 구조물(129)의 측벽 상에 잔류시켜 보호하기 위하여 사용된다. 캡핑층(130)은 실리콘 질화물(SiN), 실리콘 산화물(SiO2)과 같은 절연물을 PECVD 공정이나 LPCVD 공정을 이용하여 증착시킬 수 있다.
다른 실시예에 있어서, 상기 게이트 전극이 하부 도전막 패턴(116a), 폴리실리콘막 패턴(118a) 및 상부 도전막 패턴(126a)으로서 텅스텐 실리사이드막 패턴이 적층되도록 형성되거나, 하부 도전막 패턴(116a), 폴리실리콘막 패턴(118a) 및 상부 도전막 패턴(126a)으로서 텅스텐 질화막 패턴 및 텅스텐막 패턴이 적층되도록 형성되는 경우에는, 캡핑층(130)을 형성하지 않을 수 있다.
도 7을 참조하면, 캡핑층(130)에 이방성 식각 공정을 수행하여 트렌치(112a) 위쪽의 하부 도전막 패턴(116a)을 노출시키면서, 게이트 구조물(129)의 측벽에 캡핑막 스페이서(130a)를 형성한다. 이때, 상기 이방성 식각 공정에 의해, 게이트 구조물(129)의 양측의 하부 도전막 패턴(116a)이 노출되며, 게이트 구조물(129)들 사이의 반도체 기판(100) 상에는 캡핑층(130)의 일부가 남겨진다.
이어서, 캡핑막 스페이서(130a)와 마스크(128a)를 이온 주입 마스크로 하여 반도체 기판(100)에 불순물을 주입하여 소스/드레인(132)을 형성한다. 소스/드레인(132)은 게이트 산화막(114)에 의해 게이트 구조물(129)과 절연되어 있다.
도 8을 참조하면, 식각액을 이용하는 식각 공정을 수행하여 노출된 하부 도전막 패턴(116a)의 일부를 선택적으로 제거한다. 이에 따라, 하부 도전막 패턴(116a)은 선택적으로 제거된 하부 도전막 패턴(116b)으로 변경된다.
본 발명의 일 실시예에 따르면, 게이트 구조물(129) 중 게이트 전극이 선택적으로 제거된 하부 도전막 패턴(116b), 폴리실리콘막 패턴(118a) 및 상부 도전막 패턴(126a)으로서 텅스텐 실리사이드막 패턴(120a), 티타늄 질화막 패턴(122a) 및 텅스텐막 패턴(124a)이 적층되어 형성되는 경우에, 하부 도전막 패턴(116a)의 식각 공정에는 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 일정 비율로 혼 합하여 형성된 SC-1 용액을 사용할 수 있다. 예를 들어, 상기 식각액은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 약 1 : 4 : 20의 부피비로 혼합한 SC-1 용액을 사용할 수 있다.
본 발명의 다른 실시예에 따르면, 게이트 구조물(129) 중 게이트 전극이 선택적으로 제거된 하부 도전막 패턴(116b), 폴리실리콘막 패턴(118a) 및 상부 도전막 패턴(126a)으로서 텅스텐 실리사이드막 패턴이 적층되도록 형성되거나, 선택적으로 제거된 하부 도전막 패턴(116b), 폴리실리콘막 패턴(118a) 및 상부 도전막 패턴(126a)으로서 텅스텐 질화막 및 텅스텐막이 적층되도록 형성되는 경우에는, 하부 도전막(116)을 식각하기 위한 식각액으로서 황산(H2SO4), 과산화수소(H2O2), 플루오르 화합물, 부식방지제 및 탈이온수(H2O)를 혼합하여 형성한 혼합액이 사용될 수 있다.
상기 식각액을 이용한 식각 공정에 의하여 게이트 전극 중 하부 도전막 패턴(116) 만을 선택적으로 식각해냄으로써, 게이트 전극과 후속하여 게이트들 사이에 콘택 형성시, 하부 도전막 패턴(116)으로 사용되는 금속 또는 금속 질화물과 콘택으로 사용된 폴리실리콘 사이에 브릿지(bridge)의 발생을 차단시킬 수 있다. 또한, 상기 금속 또는 금속 질화물의 수직 방향의 식각량을 조절하여 브릿지의 생성을 차단시킴으로써, 4.5eV 까지의 미드갭(mid-gap) 일함수를 갖는 금속 또는 금속 질화물과 드레인 사이의 겹침 부위가 감소되어, 게이트 전극에 높은 전압이 인가되더라도 게이트 유발 드레인 누설(GIDL) 전류가 감소될 수 있다.
그리고, 주변 회로 영역(Ⅱ)의 플래너 타입의 트랜지스터에서 종래의 식각 공정을 수행할 경우에 게이트 산화막이 식각되어 기판의 액티브 영역 내 실리콘 손상 문제가 상기 식각액을 사용한 식각 공정의 수행시에는 발생되지 않는다.
더욱이, 종래에 하부 도전막 패턴(116)을 이루는 금속 또는 금속 질화물을 제거하기 위하여 건식 식각 공정을 수행한 경우와 달리, 하부 도전막 패턴(116)을 부분적으로 식각하는 공정의 사용으로 하부 도전막 패턴(116)을 제거하기 위한 건식 식각 공정시간이 단축되기 때문에, 액티브 영역 내 기판에 발생되었던 플라즈마 인가된 데미지가 감소될 수 있다. 따라서, 게이트에 캡핑막 스페이서의 형성 공정 및 식각액을 이용한 금속의 부분 식각 공정이 수행된 반도체 장치의 정적 회복 특성 및 누설 전류 특성과 같은 전기적인 특성을 크게 개선할 수 있다.
도 9를 참조하면, 게이트 구조물(129), 캡핑막 스페이서(130a) 및 반도체 기판(100) 상에 게이트 스페이서용 절연막(도시되지 않음)을 형성한다. 이어서, 상기 게이트 스페이서용 절연막에 이방성 식각 공정을 수행하여 상기 선택적으로 제거된 하부 도전막 패턴(116b)의 상부 및 캡핑막 스페이서(130a)의 측벽에 게이트 스페이서(134)를 형성한다. 게이트 스페이서(134)는 실리콘 질화물(SiN), 실리콘 산화물(SiO2)과 같은 절연물을 PECVD 공정이나 LPCVD 공정을 이용하여 증착시킬 수 있다. 예를 들어, 게이트 스페이서(134)는 캡핑막 스페이서(130a)와 동일한 물질로 형성될 수 있으며, 다른 물질로도 형성될 수 있다. 이방성 식각 공정의 수행에 의해, 반도체 기판(100)의 활성 영역 상에 리세스 채널을 갖는 게이트 전극을 갖는 게이트 구조물(129)의 측벽에 캡핑막 스페이서(130a) 및 게이트 스페이서(134)를 갖는 게이트가 형성된다.
도시되지는 않았지만, 게이트의 형성 후, 반도체 기판(100)의 셀 영역(I)에는 소스/드레인(132)과 연결되는 콘택들, 상기 콘택들 상부에 비트 라인, 상기 비트 라인을 덮는 절연막 및 상기 콘택들과 연결되는 커패시터 의 형성 공정이 추가로 수행됨으로써, 단위 메모리 셀들을 갖는 DRAM과 같은 반도체 장치가 완성된다.
본 발명에 따르면, 게이트 식각 후 캡핑막 스페이서를 형성하고 식각액을 이용하여 게이트 산화막에 비해 하부 도전막 만을 선택적으로 식각해냄으로써, 하부 도전막을 이루는 금속 또는 금속 질화물과 콘택으로 사용된 폴리실리콘 사이에 브릿지(bridge)의 발생을 차단시킬 수 있다. 또한, 상기 하부 도전막을 이루는 금속 또는 금속 질화물의 수직 방향의 식각량을 조절하여 브릿지의 생성을 차단시킴으로써, 4.5eV 까지의 미드갭(mid-gap) 일함수를 갖는 금속 또는 금속 질화물과 드레인 사이의 겹침 부위가 감소되어, 게이트 전극에 높은 전압이 인가되더라도 게이트 유발 드레인 누설(GIDL) 전류가 감소될 수 있다. 더욱이, 종래에 게이트 전극용 하부 도전막을 제거하기 위하여 건식 식각 공정을 수행했던 경우와 달리, 하부 도전막을 선택적으로 식각하는 공정의 사용으로 건식 식각 공정시간이 단축되므로, 액티브 영역 내 기판에 발생되었던 플라즈마 인가된 데미지가 감소될 수 있다. 따라서, 게이트에 캡핑막 스페이서의 형성 공정 및 식각액을 이용한 게이트 전극용 하부 도전막의 부분 식각 공정이 수행된 반도체 장치의 정적 회복 특성 및 누설 전류 특성과 같은 전기적인 특성을 크게 개선할 수 있다.
상술한 바에 있어서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 리세스된 채널을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
< 도면의 주요부분에 대한 부호의 설명 >
100：반도체 기판 102：소자 분리막
104：패드 산화막 106：채널 조정용 불순물 영역
108：소스/드레인 불순물 영역 110：마스크 패턴
112：예비 트렌치 112a ：트렌치
114：게이트 산화막 116：하부 도전막
116a: 하부 도전막 패턴 116b: 선택적으로 제거된 하부 도전막 패턴
118：폴리실리콘막 118a: 폴리실리콘막 패턴
120：금속 실리사이드막 120a : 금속 실리사이드막 패턴
122：확산 베리어막 122a: 확산 베리어막 패턴
124：금속막 124a: 금속막 패턴
126：상부 도전막 126a：상부 도전막 패턴
128：마스크층 128a：마스크
129: 게이트 구조물 130：캡핑층
130a：캡핑막 스페이서 132：소스/드레인
134：게이트 스페이서

Claims (9)

  1. 내부에 트렌치를 갖는 반도체 기판 상에 콘포멀하게(conformally) 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 위로 상기 트렌치의 내부를 채우면서 상기 트렌치의 너비보다 좁은 너비를 가지면서 상기 반도체 기판의 상부로 돌출되고, 하부 도전막 패턴, 폴리실리콘막 패턴, 상부 도전막 패턴 및 마스크가 적층된 구조를 갖는 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물 및 상기 기판 상에 캡핑층을 형성하는 단계;
    상기 캡핑층에 이방성 식각 공정을 수행하여 상기 트렌치 위쪽의 상기 하부 도전막 패턴을 노출시키면서, 상기 게이트 구조물의 측벽에 캡핑막 스페이서를 형성하는 단계;
    상기 캡핑막 스페이서 및 게이트 구조물을 이온 주입 마스크로 이용하여 상기 반도체 기판에 불순물을 주입하여 소스/드레인을 형성하는 단계;
    식각액을 이용한 식각 공정을 수행하여 노출된 하부 도전막 패턴의 일부를 선택적으로 제거하는 단계; 및
    상기 선택적으로 제거된 하부 도전막 패턴의 상부 및 상기 캡핑막 스페이서의 측벽에 게이트 스페이서를 형성하는 단계를 포함하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 게이트 산화막 상에 하부 도전막을 콘포멀하게 형성하는 단계;
    상기 트렌치를 채우면서 상기 하부 도전막 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 상부 도전막을 형성하는 단계;
    상기 상부 도전막 상에 마스크층을 형성하는 단계; 및
    상기 마스크층, 상부 도전막, 폴리실리콘막 및 하부 도전막을 상기 트렌치의 너비보다 좁게 식각하여, 상기 반도체 기판 상부로 돌출되고 상기 트렌치의 위쪽 일부가 제거된 하부 도전막 패턴, 폴리실리콘막 패턴, 상부 도전막 패턴 및 마스크를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 상부 도전막은 상기 폴리실리콘막 상에 텅스텐 실리사이드막, 티타늄 질화막 및 텅스텐막이 순차적으로 적층되어 형성되는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 식각액으로는 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수(H2O)를 혼합하여 형성한 SC-1 용액이 사용되는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 상기 상부 도전막은 상기 폴리실리콘막 상에 텅스텐 실리사이드막을 단독 형성하거나, 텅스텐 질화막 및 텅스텐막을 순차적으로 적층시켜 형성하는 단계를 포함하는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 식각액으로는 황산(H2SO4), 과산화수소(H2O2), 플루오르 화합물, 부식방지제 및 탈이온수(H2O)를 혼합하여 형성한 혼합액이 사용되는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 하부 도전막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 탄탈륨 카본 질화물(TaCN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 텅스텐 질화물(WN)과 같은 질화물, 텅스텐(W), 카본(C), 탄탈륨 카본(TaxCy)과 같은 금속 및 텅스텐 실리사이드(WSi)로 이루어진 그룹에서 선택된 어느 하나를 포함하여 형성되는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 게이트 산화막은 실리콘 산화물(SiO2), 하프늄 산화 물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 알루미늄 산화물(HfAlO), 하프늄 란탄 산화물(HfLaO), 란탄 산화물(La2O3), 실리콘 산질화물(SiON), 하프늄 실리콘 산질화물(HfSiON), 하프늄 산질화물(HfON)로 이루어지는 그룹 중에서 선택된 어느 하나의 고유전(high-K) 물질을 포함시켜 단일막으로 형성하거나, 실리콘 산화물(SiO2)이나 실리콘 산질화물(SiON) 상에 상기 고유전 물질을 적층시킨 이중막으로 형성하는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 반도체 기판 내부의 상기 트렌치는 반응성 이온 식각(RIE) 공정으로 반도체 기판 내부에 수직한 측벽 프로파일을 갖는 예비 트렌치를 형성한 후, 케미컬 건식 식각(CDE) 공정으로 상기 예비 트렌치를 더 식각하여 상기 측벽 프로파일을 확장시켜 형성하는 것을 특징으로 하는 리세스된 채널을 갖는 반도체 장치의 제조 방법.
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