KR100618709B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다. 이 방법은, 실리콘 기판 상에 액티브 영역 및 필드 영역을 정의하기 위해 필드 영역을 노출시키는 패드 산화막 및 패드 질화막이 차례로 적층된 패턴을 형성하는 단계; 상기 패턴을 식각 장벽으로 이용하여 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 이로부터 얻어지는 결과물 상에 갭필 산화막을 형성하여 트렌치를 매립시키는 단계; 상기 패턴이 노출될 때까지 갭필 산화막을 씨엠피하여 소자분리막을 형성하는 단계; 상기 노출된 패턴을 선택적으로 식각하여 액티브 영역의 가장자리에 대응되는 기판 부위 및 소자분리막의 측면을 노출시키는 단계; 결과물의 전면에 전이금속막을 형성하는 단계; 상기 전이금속막이 형성된 기판에 급속열처리 공정을 수행하여 상기 노출된 기판 부위에 선택적으로 전이금속-실리사이드층을 형성하는 단계; 상기 급속열처리 공정에서의 미반응 전이금속막을 제거하는 단계; 상기 전이금속-실리사이드층을 습식 제거하여 액티브 영역의 가장자리에 대응되는 기판 부분을 리세스시키는 단계; 잔류된 패턴을 제거하는 단계; 및 결과물 상에 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30: 실리콘 기판 31,31a: 패드 산화막
32,32a: 패드 질화막 43,43a: 패턴
33: 트렌치 34: 갭필 산화막
34a: 소자분리막 35: 전이금속막
36: 급속열처리 공정 35a: 전이금속-실리사이드층
37: 스크린 산화막 38: 게이트 산화막
39,39a: 도핑된 다결정실리콘막 40,40a: 텅스텐 실리사이드막
41,41a: 게이트 하드마스크막 42: 게이트
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 소자의 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법에 관한 것이다.
현재, 반도체 소자의 크기가 작아짐에 따라, 캐패시터의 용량 확보가 어려워지고 있으며, 또한, 트랜지스터의 접합 부위의 전기장 크기가 커짐으로 인해 셀 지역의 리프레쉬 특성 확보가 어려워지고 있다. 따라서, 이의 보완을 위해 기존의 평면 셀이 아닌 3차원 셀을 이용하여 유효 채널 길이를 길게 하는 방법이 사용되고 있다.
특히, 최근에는 기판 액티브 영역의 가장자리 부위를 일부 리세스(recess)시킨 후에, 게이트를 형성하여, 기판의 비트라인 콘택 부위보다도 캐패시터 콘택 부위가 낮게 위치되도록 함으로써, 게이트 동작에 요구되는 유효 채널 길이를 증가시키는 구조가 제안되었다. 이러한 구조는, 채널 길이의 증가를 통해 문턱 전압을 증가시키고 리프레쉬 특성을 개선시켜 준다.
도 1a 내지 도 1g는 종래기술에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 액티브 영역 및 필드 영역을 정의하기 위해 필드 영역을 노출시키는 패드 산화막(11) 및 패드 질화막(12)이 차례로 적층된 패턴(23)을 차례로 형성한다. 이어서, 상기 패턴(23)을 식각 장벽으로 이용하여 실리콘 기판(10)을 식각하여 트렌치(13)를 형성한다. 그런 후에, 그로부터 얻어지는 결과물 상에 갭필 산화막(14)을 형성하여 트렌치(13)를 매립시 킨다.
도 1b에 도시한 바와 같이, 상기 패턴(23)이 노출될 때까지 갭필 산화막(14)을 화학적 기계적 연마(chemical mechanical polishing; 이하, "씨엠피"라 칭함)한다. 그리고 나서, 잔류된 패턴(23)을 제거하여 소자분리막(14a)을 형성한다. 이어서, 이로부터 얻어지는 결과물에 세정 공정(15)을 수행한다. 세정 공정(15)은 실리콘 기판(10) 상에 존재하는 자연 산화막(도시안됨)을 제거하기 위해 수행된다.
도 1c에 도시한 바와 같이, 이어서, 기판(10)의 액티브 영역 상에 하드마스크 산화막(16)을 형성한다.
도 1d에 도시한 바와 같이, 액티브 영역의 가장자리에 대응되는 하드마스크 산화막(16) 및 기판(10) 부위를 선택적으로 식각하여 리세스시킨다. 이때, 액티브 영역의 가장자리에 인접하는 소자분리막(14a)의 일부가 제거된다. 이와 같이 리세스되는 기판(10) 부분은 후속적으로 형성되는 캐패시터와 콘택된다.
도 1e에 도시한 바와 같이, 식각후 잔류된 하드마스크 산화막(16a)을 제거한다. 다음으로, 하드마스크 산화막(16a)의 제거 공정이 완료된 기판(10) 액티브 영역 상에 스크린 산화막(17)을 형성한다. 이어서, 도면에 도시하지는 않았지만, 웰 이온주입 공정 및 채널 이온주입 공정을 차례로 수행한다.
도 1f에 도시한 바와 같이, 기판(10) 액티브 영역의 표면에 게이트 산화막(18)을 형성하고, 게이트 산화막(18)을 포함한 기판(10)의 전면에 도핑된 다결정실리콘막(19), 텅스텐 실리사이드막(20) 및 게이트 하드마스크막(21)을 차례로 형성한다.
도 1g에 도시한 바와 같이, 게이트 하드마스크막(21), 텅스텐 실리사이드막(20) 및 도핑된 다결정실리콘막(19)을 선택적으로 식각하여 각각의 게이트(22)를 형성한다. 도 1g에서 미설명한 도면부호 19a는 식각후 잔류된 도핑된 다결정실리콘막을 나타내고, 20a는 식각후 잔류된 텅스텐 실리사이드막을 나타내고, 21a는 식각후 잔류된 게이트 하드마스크막을 나타낸다.
그러나, 이러한 종래기술에 따른 반도체 소자의 게이트 형성방법에서는, 기존의 평면 셀 제조 공정과 비교해서, 하드마스크 산화막(16) 형성공정이 추가적으로 수행되기 때문에, 공정이 복잡해지고, 제조단가가 상승되는 문제가 있었다.
그리고, 하드마스크 산화막(16)의 형성 전에 자연산화막을 제거하기 위해 수행되는 세정 공정(15) 시에, 세정 에천트(etchant)에 의해 소자분리막(14a)이 어택(attack)을 받게 되어, 모트 깊이 증가 및 EFH(effective fox height) 감소 등의 프로파일 열화가 발생된다. 이에 따라, 소자의 리프레쉬 특성이 급격히 저하되는 문제점이 발생된다.
또한, 기판(10) 액티브 영역 가장자리의 리세스를 위한 식각 공정이 진행됨에 따라, 소자분리막(14a)에 인접하는 기판(10) 액티브 영역의 가장자리 부위가 샤프(sharp)한 프로파일을 갖게 된다. 이에 따라, 소자의 작동에 요구되는 전원전압(Vcc)이 게이트(22)에 인가되었을 때, 상기 샤프한 프로파일을 갖는 기판(10) 부위에 전기장의 크기가 증가되는 전기장 집중 효과가 발생하게 된다. 따라서, 누설 전류가 증대되어 소자의 GOI(gate oxide integrity) 특성이 열화된다. 그리고, 기 판(10) 액티브 영역의 리세스를 위한 식각 공정 시, 실리콘 기판(10)의 표면이 손상될 뿐만 아니라, 리세스되는 깊이 역시 불균일해져서, 채널 프로파일의 열화가 발생된다. 결국, 소자의 리프레쉬 특성이 저하된다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 게이트 형성방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 공정을 단순화할 수 있으며, 리프레쉬 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 게이트 형성방법이 제공되고: 이 방법은, 실리콘 기판 상에 액티브 영역 및 필드 영역을 정의하기 위해 필드 영역을 노출시키는 패드 산화막 및 패드 질화막이 차례로 적층된 패턴을 형성하는 단계; 상기 패턴을 식각 장벽으로 이용하여 실리콘 기판을 식각하여 트렌치를 형성하는 단계; 이로부터 얻어지는 결과물 상에 갭필 산화막을 형성하여 트렌치를 매립시키는 단계; 상기 패턴이 노출될 때까지 갭필 산화막을 씨엠피하여 소자분리막을 형성하는 단계; 상기 노출된 패턴을 선택적으로 식각하여 액티브 영역의 가장자리에 대응되는 기판 부위 및 소자분리막의 측면을 노출시키는 단계; 결과물의 전면에 전이금속막을 형성하는 단계; 상기 전이금속막이 형성된 기판에 급속열처리 공정을 수행하여 상기 노출된 기판 부위에 선택적으로 전이금속-실리사이드층을 형성하는 단계; 상기 급속열처리 공정에서의 미반응 전이금속막을 제거하는 단계; 상기 전이금속-실리사이드층을 습식 제거하여 액티브 영역의 가장 자리에 대응되는 기판 부분을 리세스시키는 단계; 잔류된 패턴을 제거하는 단계; 및 결과물 상에 게이트를 형성하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 트렌치의 깊이는 2,000~3,000 Å이다.
본 발명의 다른 일면에 따라, 상기 전이금속막은, PVD법 또는 CVD법을 이용하여 100~500 Å의 두께로 형성한다.
본 발명의 다른 일면에 따라, 상기 전이금속막은, Ti막, W막, Ni막, Co막, Ta막 및 Mo막으로 구성된 군으로부터 선택되는 어느 하나이다.
본 발명의 다른 일면에 따라, 상기 급속열처리 공정은, N2 분위기에서 수행하며, 600~800℃의 온도에서 10~60 초 동안 수행한다.
본 발명의 다른 일면에 따라, 상기 전이금속-실리사이드층은 200~1,000 Å의 두께로 형성한다.
본 발명의 다른 일면에 따라, 상기 미반응 전이금속막의 제거 공정은, H2SO4 및 H2O2의 혼합용액을 이용하여 100~130℃의 온도에서 수행한다.
본 발명의 다른 일면에 따라, 상기 혼합용액은 H2SO4:H2O2=3:1~4:1의 비율로 혼합된다.
본 발명의 다른 일면에 따라, 상기 미반응 전이금속막의 제거 공정은, NH4OH, H2O2 및 H2O의 혼합용액을 이용하여 20~40℃의 온도에서 수행한다.
본 발명의 다른 일면에 따라, 상기 혼합용액은 NH4OH:H2O2:H2O=1:1:5의 비율 로 혼합된다.
본 발명의 다른 일면에 따라, 상기 전이금속-실리사이드층의 제거 공정은, H2O 및 HF의 혼합용액을 이용하여 4~60℃의 온도에서 수행한다.
본 발명의 다른 일면에 따라, 상기 혼합용액은 H2O:HF=50:1~100:1의 비율로 혼합된다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(30) 상에 액티브 영역 및 필드 영역을 정의하기 위해 필드 영역을 노출시키는 패드 산화막(31) 및 패드 질화막(32)이 차례로 적층된 패턴(43)을 형성한다. 패드 산화막(31)의 두께는 50~150 Å이고, 패드 질화막(32)의 두께는 500~1,000 Å이다. 이어서, 상기 패턴(43)을 식각 장벽으로 이용하여 실리콘 기판(30)을 식각하여 트렌치(33)를 형성한다. 트렌치(33)의 깊이는 2,000~3,000 Å이다. 그런다음, 이로부터 얻어지는 결과물 상에 갭필 산화막(34)을 형성하여 트렌치(33)를 매립시킨다.
도 2b에 도시한 바와 같이, 상기 패턴(43)이 노출될 때까지 갭필 산화막(34)을 씨엠피하여 소자분리막(34a)을 형성한다.
도 2c에 도시한 바와 같이, 노출된 패턴(43)을 선택적으로 식각하여 액티브 영역의 가장자리에 대응되는 기판(30) 부위 및 소자분리막(34a)의 측면을 노출시킨다. 이때, 도 2c에서 미설명한 도면부호 31a는 식각후 잔류된 패드 산화막을 나타내고, 32a는 식각후 잔류된 패드 질화막을 나타내며, 43a는 식각후 잔류된 패턴을 나타낸다.
그런다음, 결과물의 전면에 Ti막과 같은 전이금속막(35)을 형성한다. 전이금속막(35)은, 물리적 기상 증착(physical vapor deposition: PVD)법 또는 화학적 기상 증착(chemical vapor deposition: CVD)법을 이용하여 100~500 Å의 두께로 형성한다. 전이금속막(35)으로서, Ti막 대신에 W막, Ni막, Co막, Ta막 및 Mo막으로 구성된 군으로부터 선택되는 어느 하나를 이용할 수도 있다.
도 2d에 도시한 바와 같이, 전이금속막(35)이 형성된 기판(30)에 급속열처리 공정(36)을 수행하여 상기 식각후 잔류된 패턴(43a)에 의해 노출된 기판(30) 부위에 선택적으로 전이금속-실리사이드층(35a)을 형성한다. 급속열처리 공정(36)은, N2 분위기에서 수행하며, 600~800℃의 온도에서 10~60 초 동안 수행한다. 전이금속-실리사이드층(35a)은 200~1,000 Å의 두께로 형성한다.
도 2e에 도시한 바와 같이, 상기 급속열처리 공정(36)에서의 미반응 전이금속막(35)을 제거한다. 미반응 전이금속막(35)의 제거 공정은 H2SO4:H2O2=3:1~4:1인 용액으로 100~130℃의 온도에서 수행하거나, NH4OH:H2O2:H2O=1:1:5인 용액으로 20~40℃의 온도에서 수행한다.
그런 후에, 전이금속-실리사이드층(35a)을 습식 제거하여 액티브 영역의 가장자리 부위에 대응되는 기판(30) 부분을 리세스시킨다. 이와 같이 리세스되는 기판(30) 부분은 후속적으로 형성되는 캐패시터와 콘택된다. 여기서, 전이금속-실리사이드층(35a)의 제거 공정은 H2O:HF=50:1~100:1인 용액으로 4~60℃의 온도에서 수행한다. 한편, 상기와 같이 제거되는 전이금속-실리사이드층(35a)의 두께는 200~1,000 Å이므로, 기판(30)이 리세스되는 깊이 역시 200~1,000 Å이다. 이때, 상기 전이금속-실리사이드층(35a)의 선택적인 형성 및 제거 공정을 적용하여 기판(30)의 일부위를 리세스시킴으로써, 종래기술에서 기판(30)의 리세스를 위해 사용되는 하드마스크 산화막의 형성 공정을 생략할 수가 있다. 이때, 하드마스크 산화막의 형성 공정이 생략되는 것으로 인해, 하드마스크 산화막 형성 공정 전에 자연산화막을 제거하기 위해 수행되는 세정 공정도 생략될 수 있으므로, 세정 에천트에 의해 소자분리막(34a)이 어택을 받게될 염려가 없다. 따라서, 모트 깊이 증가 및 EFH 감소 등과 같은 소자분리막(34a)의 프로파일 열화 문제가 발생되지 않아, 소자의 리프레쉬 특성이 급격히 저하되지 않는다.
또한, 기판(30) 액티브 영역 가장자리의 리세스가, 전이금속-실리사이드층(35a)의 습식 제거에 의해 이루어지기 때문에, 리세스되는 실리콘 기판(30)의 표면에 손상이 일어나는 것을 방지할 수 있고, 기판(30)의 리세스되는 깊이가 불균일해지는 것을 최소화할 수 있다. 따라서, 채널 프로파일의 열화를 방지하여 소자의 리프레쉬 특성을 향상시킬 수 있다.
도 2f에 도시한 바와 같이, 잔류된 패턴(43a), 즉 잔류된 패드 질화막(32a) 및 패드 산화막(31a)을 제거한다. 그리고 나서, 기판(30)의 액티브 영역 상에 스크린 산화막(37)을 형성한다. 다음으로, 도면에 도시하지는 않았지만, 웰 이온주입 공정 및 채널 이온주입 공정을 차례로 수행한다.
도 2g에 도시한 바와 같이, 기판(30) 액티브 영역의 표면에 게이트 산화막(38)을 형성한다. 게이트 산화막(38)은 30~50 Å의 두께로 형성한다. 이어서, 게이트 산화막(38)을 포함한 기판(30)의 전면에 도핑된 다결정실리콘막(39), 텅스텐 실리사이드막(40) 및 게이트 하드마스크막(41)을 차례로 형성한다. 도핑된 다결정실리콘막(39)은 400~700 Å의 두께로 형성하고, 텅스텐 실리사이드막(40)은 1,000~1,500 Å의 두께로 형성하며, 게이트 하드마스크막(41)은 2,000~2,500 Å의 두께로 형성한다.
도 2h에 도시한 바와 같이, 게이트 하드마스크막(41), 텅스텐 실리사이드막(40) 및 도핑된 다결정실리콘막(39)을 선택적으로 식각하여 각각의 게이트(42)를 형성한다. 도 2h에서 미설명한 도면부호 39a는 식각후 잔류된 도핑된 다결정실리콘막을 나타내고, 40a는 식각후 잔류된 텅스텐 실리사이드막을 나타내고, 41a는 식각후 잔류된 게이트 하드마스크막을 나타낸다. 이때, 게이트(42)로서, 도핑된 다결정실리콘막(39a), 텅스텐 실리사이드막(40a) 및 게이트 하드마스크막(41a)이 차례로 적층된 구조만을 제시하고 있지만, 게이트(42)의 구조는 여기에 한정되지 않는다.
한편, 상기 전이금속-실리사이드층의 형성 및 제거 공정을 이용하여 기판의 일부위를 리세스시키는 방법은, 전술한 바와 같이 기판 액티브 영역의 가장자리 부위, 즉 후속적으로 형성되는 캐패시터와 콘택되는 부위에 적용되는 대신에, 기판 액티브 영역의 중앙 부위, 즉, 후속적으로 형성되는 비트라인과 콘택되는 부위에 적용되거나, 또는, 상기 캐패시터 콘택 부위 및 비트라인 콘택 부위 모두에 동일하게 적용될 수도 있으며, 그 결과 전술한 바와 같은 리프레쉬 특성 향상 효과를 기대할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 패드 질화막이 노출될 때까지 갭필 산화막을 씨엠피하고, 노출된 패드 질화막 및 패드 산화막을 선택적으로 식각하여 액티브 영역의 가장자리 부위와 대응되는 기판 부위를 노출시킨 다음, 전이금속막 형성 공정, 실리사이드화를 위한 열처리 공정, 및 미반응 전이금속막과 전이금속-실리사이드층의 습식 제거 공정을 순차적으로 수행하여, 상기 액티브 영역의 가장자리 부위에 대응되는 기판 부위를 리세스시킴으로써, 별도의 하드마스크 산화막 형성 공정을 수행할 필요가 없다. 따라서, 제조공정을 단순화시켜 제조단가를 감소시킬 수 있다. 그리고, 하드마스크 산화막의 형성 공정이 생략되는 것으로 인해, 하드마스크 산화막 형성 공정 전에 자연산화막을 제거하기 위해 수행되는 세정 공정도 생략될 수 있으므로, 세정 에천트에 의해 소자분리막이 어택을 받게될 염려가 없다. 따라서, 모트 깊이 증가 및 EFH 감소 등과 같은 소자분리막의 프로파일 열화 문제가 발생되지 않아, 소자의 리프레쉬 특성이 급격히 저하되지 않는다.
또한, 선택적 실리사이드화 반응 및 습식 제거 공정을 이용하여 기판의 일부위를 리세스시키기 때문에, 리세스되는 기판의 표면에 손상이 일어나는 것을 방지할 수 있고, 기판의 리세스되는 깊이가 불균일해지는 것을 최소화할 수 있다. 이에 따라, 채널 프로파일의 열화를 방지할 수 있으므로, 소자의 리프레쉬 특성을 향상시킬 수 있다.
Claims (12)
- 반도체 소자의 게이트 형성방법에 있어서,실리콘 기판 상에 액티브 영역 및 필드 영역을 정의하기 위해 필드 영역을 노출시키는 패드 산화막 및 패드 질화막이 차례로 적층된 패턴을 형성하는 단계;상기 패턴을 식각 장벽으로 이용하여 실리콘 기판을 식각하여 트렌치를 형성하는 단계;이로부터 얻어지는 결과물 상에 갭필 산화막을 형성하여 트렌치를 매립시키는 단계;상기 패턴이 노출될 때까지 갭필 산화막을 씨엠피하여 소자분리막을 형성하는 단계;상기 노출된 패턴을 선택적으로 식각하여 액티브 영역의 가장자리에 대응되는 기판 부위 및 소자분리막의 측면을 노출시키는 단계;결과물의 전면에 전이금속막을 형성하는 단계;상기 전이금속막이 형성된 기판에 급속열처리 공정을 수행하여 상기 노출된 기판 부위에 선택적으로 전이금속-실리사이드층을 형성하는 단계;상기 급속열처리 공정에서의 미반응 전이금속막을 제거하는 단계;상기 전이금속-실리사이드층을 습식 제거하여 액티브 영역의 가장자리에 대응되는 기판 부분을 리세스시키는 단계;잔류된 패턴을 제거하는 단계; 및결과물 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서,상기 트렌치의 깊이는 2,000~3,000 Å인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 전이금속막은, PVD법 또는 CVD법을 이용하여 100~500 Å의 두께로 형성하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 전이금속막은, Ti막, W막, Ni막, Co막, Ta막 및 Mo막으로 구성된 군으로부터 선택되는 어느 하나인 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 급속열처리 공정은, N2 분위기에서 수행하며, 600~800℃의 온도에서 10~60 초 동안 수행하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 전이금속-실리사이드층은 200~1,000 Å의 두께로 형성하는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 미반응 전이금속막의 제거 공정은, H2SO4 및 H2O2의 혼합용액을 이용하여 100~130℃의 온도에서 수행하는 것을 특징으로 하는 방법.
- 제 7 항에 있어서,상기 혼합용액은 H2SO4:H2O2=3:1~4:1의 비율로 혼합되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 미반응 전이금속막의 제거 공정은, NH4OH, H2O2 및 H2O의 혼합용액을 이용하여 20~40℃의 온도에서 수행하는 것을 특징으로 하는 방법.
- 제 9 항에 있어서,상기 혼합용액은 NH4OH:H2O2:H2O=1:1:5의 비율로 혼합되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 전이금속-실리사이드층의 제거 공정은, H2O 및 HF의 혼합용액을 이용하여 4~60℃의 온도에서 수행하는 것을 특징으로 하는 방법.
- 제 11 항에 있어서,상기 혼합용액은 H2O:HF=50:1~100:1의 비율로 혼합되는 것을 특징으로 하는 방법.
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