KR100780651B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 캐리어의 이동성 열화를 개선하여 드레인 전류 특성을 향상시키는데 적합한 반도체 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판의 소정 영역 상에 소자분리막을 형성하는 단계; 상기 반도체 기판 상에 게이트 전극을 포함한 게이트 패턴을 형성하는 단계; 재산화 공정을 실시하여 상기 게이트 전극의 양측벽 및 상기 반도체 기판의 표면 상에 재산화막을 형성하는 단계; 상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서 하부의 재산화막을 선택적으로 제거하는 단계; 및 상기 게이트 스페이서와 상기 반도체 기판 사이의 공간을 매립하면서, 상기 반도체 기판과 상기 게이트 패턴의 표면을 따라 인장 스트레스를 가지는 식각정지막을 형성하는 단계를 포함하며 이에 따라 본 발명은, 고속 동작 및 저파워를 요구하는 DRAM 제품에 구현하는 경우 임베디드 실리콘게르마늄(SiGe)과 같은 기술을 사용하지 않고도 드레인 전류를 개선할 수 있는 효과가 있다.
MOSFET, 트랜지스터, 단채널마진(SCE), 드레인 전류, 스트레스(Stress)

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술을 설명하기 위한 그래프.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 4a 및 도 4b는 종래 기술과 본 발명을 부연 설명하기 위한 도면이다.
도 5는 본 발명의 제2실시예에 따른 반도체 소자의 구조를 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트 절연막 34 : 게이트 폴리실리콘막
35 : 게이트 금속막 36 : 게이트 하드마스크
37 : LDD 영역 38 : 재산화막
39A : 게이트 스페이서 40 : 소스/드레인 영역
41 : 식각정지막 42 : 층간절연막
43 : 소스/드레인 콘택
본 발명은 반도체 제조 기술에 관한 것으로, 특히 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 드레인 전류(Drain current) 특성을 개선하는데 적합한 반도체 소자의 제조 방법에 관한 것이다.
메모리(Memory) 반도체 소자의 고밀도화가 진행됨에 따라 작은 면적의 소자에서 높은 전류 구동능력(High Drivability) 및 단채널마진(Short Channel Margin, SCE)을 확보하기 위해 낮은 기판-문턱 스윙(Sub-Threchold Swing; SS) 및 드레인 유도 장벽 저하(Drain Induced Barrier Lowing, DIBL) 값을 갖는 n/p CMOS 트랜지스터를 확보하는 것이 매우 중요한 문제로 대두되고 있다. 이러한 단채널마진(SCE) 확보를 위해 DRAM 셀 트랜지스터의 경우는 실리콘 기판을 리세스(Recess) 하여 유효 채널 길이(Effective Channel Length, 'L' [참고문헌1; J.W. Lee et al. al,"Improvement of data retention time in DRAM suing recessed channel array transistors with asymmetric channel doping for 80㎚ feature size and beyond", ESSDERC pp.449 2004])를 증가시키거나, 소자분리막을 리세스 식각하여 핀 형태의 액티브 실리콘을 형성하므로서, 게이트의 유효 채널 너비(Effective Channel Width 'W' [참고문헌2; H.-Y. Lee et a,. "Fin-Channel-Array Transistor(FCAT) Featuring sub-70㎚ Low Power and High Performance DRAM", IEDM Tech. Dig.,pp.407-409, 2003])를 증가시키는 방법 등이 제안, 적용되고 있다.
이에 반하여, 디바이스(Device)의 높은 동작 속도(High speed) 및 낮은 파워(Low power) 제품을 구현하기 위한 CMOS의 경우에는 높은 동작 전류를 확보하기 위해 게이트 절연막(Tox)의 두께, 얇은 접합 깊이(shallow junction depth) 및 수퍼 스팁 리트로그레이드(Super Steep Retrograde; SSR)과 같은 채널 엔지니어링(Channel Engineering)이 연구되고 있다.[참고문헌3; S.E. Thompson, et.al,."A 90㎚ Logic Technology Featuring Strained-Silicon", IEEE ED 51, pp. 1790, 2004]
도 1은 종래 기술을 설명하기 위한 그래프이다.
도 1에서, 가로축은 게이트 길이(㎚), 세로축에서 왼쪽은 통상의 NMOS 동작전류(μA/㎛], 오른쪽은 통상의 이동성(cm2/Vs, 캐리어 이동성)을 나타낸다. 그래프를 참조하면, 게이트 길이가 감소함에 따라 동작 전류(IOP w/o mibility deg., B)는 증가하게 된다. 실제 동작 전류(real IOP, A)도 게이트 길이가 감소함에 따라 증가하지만, 이동성(mobility, C)은 감소하는 특성을 보인다.
따라서, 게이트 길이가 감소함에 따라 실제 동작 전류(IOP)는 캐리어 이동 열화에 의해 실제 증가분을 반영하지 못함을 알 수 있다.
참고로, 드레인 전류(ID)는 다음과 같은 수식을 갖는다.
Figure 112006046923880-pat00001
이러한, 소자의 집적도(Tech Shrinkage)에 따른 캐리어 이동성 열화 문제점을 개선하기 위해 여러 방법들이 연구되고 있다.
도 2는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2에 도시된 바와 같이, NMOS와 PMOS가 정의된 반도체 기판(11)의 소정 영역에 소자분리막(12)을 형성한다. 그리고나서, 반도체 기판(11) 상에 게이트 절연막(13), 게이트 폴리실리콘막(14), 게이트 금속막(15) 및 게이트 하드마스크(16)가 적층된 게이트 패턴(G)을 형성한다. 게이트 재산화 공정(Gate Reoxidation)을 실시하여 게이트 패터닝시 발생한 반도체 기판(11)의 식각 손실을 보상한다. 게이트 재산화 공정 후 게이트 패턴(G)의 게이트 절연막(13), 게이트 폴리실리콘막(14) 및 게이트 금속막(15)의 양측벽 일부가 산화되어 재산화막(17)이 형성된다. 이어서, LDD 이온 주입 공정을 실시하여 게이트 패턴(G) 양측 하부 반도체 기판(11) 내부에 LDD 영역(18)을 형성한다. 그리고 나서, 게이트 패턴(G)의 양측벽에 게이트 스페이서(19)를 형성한 후 소스/드레인 이온 주입을 진행하여 소스/드레인 영역(20)을 형성한다. 계속해서, 반도체 기판(11)의 NMOS 영역 상에 형성된 게이트 패턴(G) 표면을 따라 인장 스트레스(Tensile stress)를 가지는 식각정지막(21a)을, PMOS 영역 상에 형성된 게이트 패턴(G) 표면을 따라 압축 스트레스(Compressive stress)를 가지는 식각정지막(21b)을 형성한다.
종래 기술에서는, (100) 방향성의 기판에 게이트 채널 방향이 <110>에 평행한 p/n MOSFET의 전자/정공(Electric/Hole)의 이동성을 개선하기 위해서는 MOSFET의 식각정지막(Etch Stop Layer)으로 각각 압축 스트레스와 인장 스트레스를 갖는 실리콘질화막(Si3N4)을 p/n MOSFET에 각각 따로 적용하였다.[참고문헌4; S.Pidin et al,. "A Novel Strain Enhanced CMOS Architecture Using Selectively Deposited High Tensile and High Compressive Silicon Nitride Films "IEDM pp 213, 2004]
그러나, 이러한 방법은 한 종류의 MOSFET의 구동 전류를 개선하기 위해 특정 스트레스를 갖는 박막을 특정 트랜지스터에 사용하여야 하고, 특히 표1과 같이 다른 트랜지스터에 대해서는 오히려 드레인 전류(Drain Current)를 감소시킨다.[참고문헌5; H.Irie, et al, "In-Plane Mobility Anisotropy and Universality Under Uni-axial Strains in n- and p-MOS Inversion Layers on(100),(110) and (111) Si", IEDM pp 225, 2004]
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 캐리어의 이동성 열화를 개선하여 드레인 전류 특성을 향상시키는데 적합한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 제조 방법은 반도체 기판의 소정 영역 상에 소자분리막을 형성하는 단계, 상기 반도체 기판 상에 게이트 전극을 포함한 게이트 패턴을 형성하는 단계, 재산화 공정을 실시하여 상기 게이트 전극의 양측벽 및 상기 반도체 기판의 표면 상에 재산화막을 형성하는 단계, 상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계, 상기 게이트 스페이서 하부의 재산화막을 선택적으로 제거하는 단계, 및 상기 게이트 스페이서와 상기 반도체 기판 사이의 공간을 매립하면서, 상기 반도체 기판과 상기 게이트 패턴의 표면을 따라 인장 스트레스를 가지는 식각정지막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)의 소정 영역 상에 STI(Shallow Trench Isolation) 방법을 이용하여 소자분리막(32)을 형성하여 액티브 영역(Active area)과 필드 영역(Field area)을 정의한다. 반도체 기판(31)은 플랫존(도 4a 참조) 또는 노치(Notch)의 방향이 (110)이고, 표면이 (100)인 실리콘 웨이퍼이다.
소자분리막(32)은 다음과 같은 공정 단계를 진행하여 형성한다. 먼저, 반도체 기판(31) 상에 패드 산화막(도시하지 않음) 및 패드 질화막(도시하지 않음)으로 적층된 트렌치 마스크(도시하지 않음)를 형성한다.
트렌치 식각 후, 트렌치 측벽의 식각 손실을 보상하기 위해 산화 공정을 실시하여 측벽 산화막을 형성한다. 그리고나서, 트렌치 내부에 갭필 절연막(도시하지 않음)을 매립한 후 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 갭필 절연막을 평탄화시켜, 소자분리막(32)을 형성한다. 소자분리막(32) 형성 후, 인산 용액(H3PO4)으로 트렌치 마스크의 패드 질화막을 제거한다.
도면에 도시하지 않았지만, 트렌치를 가지는 반도체 기판(31)을 따라 스크린 산화막을 형성한다. 스크린 산화막은 건식 산화(Dry oxidation) 또는 습식 산화(Wet oxidation)로 형성한다.
이어서, 각각의 소자 특성을 구현하기 위해 웰 공정 및 채널 이온 주입을 진행한다.
다음으로, 반도체 기판(31)의 소정 영역 상에 게이트 절연막(33), 게이트 폴리실리콘막(34), 게이트 금속막(35) 및 게이트 하드마스크(36)가 적층된 게이트 패턴을 형성한다. 여기서 게이트 금속막(35)은 텅스텐막(W) 또는 텅스텐실리사이드막(WSi)을 사용할 수 있다. 이어서, 저농도 이온 주입 공정을 실시하여 게이트 패턴의 양측 하부의 반도체 기판(31) 내에 LDD 영역(37)을 형성한다.
한편, 상기한 공정은 주변회로영역에 해당되는 공정이다.
도 3b에 도시된 바와 같이, 게이트 패턴을 형성하기 위한 게이트 패터닝 공정시 반도체 기판(31) 및 게이트 절연막(33)의 식각 손실을 보상하고, 게이트 폴리실리콘막(34)의 엣지쪽 전계 과밀(Field Crowding) 게이트 재산화(Gate Reoxidation) 공정을 실시한다. 게이트 재산화 공정시 반도체 기판(31) 표면 및 게이트 절연막(33), 게이트 폴리실리콘막(34) 및 게이트 금속막(35)의 양측벽의 일부가 산화되어, 재산화막(38)이 형성된다.
재산화막(38)은, 또한 후속의 습식 딥(Wet Dip) 공정에서 식각되어 제거되기 쉽게 하기 위하여 식각 손실율이 큰 저유전 SOD막(Low-k Spin on Dielectric) 혹은 HCD(Si2Cl6) 또는 TEOS 소스를 이용한, ALD 실리콘산화막(SiO2)으로 이중 형태로 증착하여, 약 10㎚의 두께로 형성한다.
계속해서, 게이트 패턴 및 반도체 기판(31)의 표면을 따라 게이트 스페이서용 물질막(39)을 증착한다. 게이트 스페이서용 물질막(39)은 산화막(oxide) 또는 질화막(nitride)을 사용할 수 있으며 이들의 적층막을 사용할 수도 있다. 또한, 게이트 스페이서용 물질막(39) 증착 전 스트레스 버퍼층(Stress Buffer Layer)을 삽입할 수 있다.
도 3c에 도시된 바와 같이, 전면 식각(Etch back)으로 게이트 스페이서용 물질막(39)을 식각하여 게이트 패턴(G)의 양측벽에 게이트 스페이서(39a)를 형성한다. 이 때, 반도체 기판(31) 상의 재산화막(38)의 일부는 식각되며, 게이트 스페이서(39a) 하부의 재산화막(38)은 잔류한다.
이어서, 핫 캐리어 열화(Hot Carrier degradation) 및 단채널효과(SCE)를 감소시키기 위해 소스/드레인 이온 주입을 실시하여, 소스/드레인 영역(40)을 형성한다. 예컨대, n- 또는 p- 이온 주입을 실시한다. 그리고나서, 도펀트 확산(dopant diffusion)을 위해 열처리 공정을 실시한다.
도 3d에 도시된 바와 같이, 게이트 스페이서(39a) 하부에 위치한 재산화막(38)을 선택적으로 제거(A)한다. 이 때, 게이트 스페이서(39a)와 재산화막(38)이 제거된 반도체 기판(31) 간의 간격은 약 10㎚이다.
재산화막(38)을 선택적으로 제거하기 위해, 습식 딥(Wet Dip) 공정을 진행한다. 습식 딥 공정은 BOE(Buffered Oxide Etchant) 또는 희석된 불산 용액(Dilute HF)을 사용한다.
도 3e에 도시된 바와 같이, 반도체 기판(31) 및 게이트 패턴(G)의 표면을 따라 식각정지막(Etch Stop Layer, 41)을 증착한다. 식각정지막(41)은 인장 스트레스(Tensile Stress)를 가지는 실리콘질화막(Si3N4)을 사용한다. 한편, 본 발명의 실시예에서는 실리콘질화막(Si3N4)를 사용하였지만, 실리콘질화막(SixNy)의 조성을 변경하여 인장 스트레스를 조절할 수 있다.
식각정지막(41)은, 게이트 스페이서(39a) 하부의 재산화막(38)이 선택적으로 제거된 부분 즉, LDd 영역(37)의 상부 매립하면서 형성한다. 이 때, 식각정지막(41)으로 인장 스트레스를 가지는 실리콘질화막을 사용하므로서, 반도체 기판(31) 내부의 채널에 스트레스를 가할 수 있으므로 드레인 전류 특성을 개선할 수 있다.
또한, 소자분리막(32) 형성을 위한 트렌치 공정과 게이트 패터닝 공정은, (100)면의 반도체 기판(31)에 대해 채널 캐리어 방향을 <100> 방향과 평행하게 유 지하면서 진행하였다. 따라서, CMOS 소자에서 서로 다른 트랜지스터에서 인장 스트레스를 가지는 실리콘질화막을 식각정지막(41)으로 사용할 수 있으므로, 서로 다른 트랜지스터에 서로 다른 식각정지막(41)을 적용하였던 종래 기술(NMOS-인장 스트레스를 가지는 실리콘질화막, PMOS-압축 스트레스를 가지는 실리콘질화막)과 대비하여 공정 스텝을 감소시키는 효과를 얻을 수 있다.
한편, 식각정지막(41)으로 사용하는 실리콘질화막은, 인장 스트레스의 크기가 0.5G Pascal(1E9 Netown/m2) 이상이며, 형성 방법은 다음과 같다.
저압화학기상증착(LPCVD) 또는 원자층증착법(ALD)을 사용하며, DCS(SiCl2H2)와 NH3를 소스 가스로 사용하는데, DCS와 NH3의 분압(Partial Pressure)비는 1:5 이상으로한다.
도 3f에 도시된 바와 같이, 게이트 패턴을 포함한 반도체 기판(31)의 전면에 층간절연막(42)을 증착한다. 그리고 나서, 층간절연막(42)을 관통하면서 소스/드레인 영역(40)과 콘택되는 소스/드레인 콘택(43)을 형성한다.
도 4a 및 도 4b는 종래 기술과 본 발명을 부연 설명하기 위한 도면이다.
도 4a를 참조하면, 종래 기술에서의 반도체 기판 상에 채널을 형성 방향을 도식화한 것으로, (110)의 방향을 가지는 반도체 기판에 대해 (001) 방향을 가지도록 채널을 형성한다.
도 4b를 참조하면, 본 발명에서는 (110) 표면 방향과 <110> 플랫존을 가지는 반도체 기판에 대해, 트렌치 마스크의 장축 방향을 플랫존에 대해 45°회전하여, (100)면의 반도체 기판에 대해 채널의 캐리어 방향을 <100> 방향과 평행하게 유지하게 형성한다.
표 1은 트랜지스터의 종류 및 채널 방향 방향과 인가하는 스트레스에 따른 캐리어 이동성 개선 정도를 나타낸 것이다.
TR Stress Wafer(100)
<100> <110>REF
NMOS No stress 0[4,5] 0[4,5]REF
압축(Compressive) 10% ↘[4,5] 10% ↘[4]
인장(Tensile) 10% ↗[4,5] 10% ↗[4]
PMOS No stress 20% ↗[4,5] 0% [4,5]REF
압축(Compressive) 20% ↗[4,5] 20∼50% ↗[4]
인장(Tensile) 20% ↗[4,5] 20∼50% ↘[4]
표 1을 참조하면, 두 종류의 채널 방향(<100>, <110>)에 두 종류의 스트레스(압축/인장)를 가하는 경우, 캐리어의 이동성(Carrier mobility) 증가 및 감소 여부를 나타낸 표이다. 채널 방향이 <100> 일 때, 인장 스트레스의 효율이 제일 큰 것을 확인할 수 있다.
도 5는 본 발명의 제2실시예에 따른 반도체 소자의 구조를 도시한 단면도이다.
도 5에 도시된 바와 같이, 반도체 기판(51)의 소정 영역 상에 STI 방법을 이용하여 소자분리막(52)이 형성된다. 소자분리막(52)이 형성됨에 따라 반도체 기판(51)은 액티브 영역(Active area)과 필드 영역(Field area)으로 정의된다.
반도체 기판(51)의 액티브 영역 상에 게이트 절연막(53), 게이트 폴리실리콘막(54), 게이트 금속막(55) 및 게이트 하드마스크(56)가 적층된 게이트 패턴이 형성된다. 게이트 패턴의 측벽 상에 게이트 스페이서(60)가 형성된다. 게이트 패턴의 양측 하부에는 LDD 영역(57)과 소스/드레인 영역(61)이 형성되어 있으며, 게이트 패턴과 게이트 스페이서(60) 사이에 습식 식각(Wet etch)에 대해 선택비가 좋은 산화막(59), 산화막(59)과 게이트 패턴(G) 사이에 재산화막(58)이 형성되어 있다. 습식 식각에 대해 선택비가 좋은 산화막(59)은 반도체 기판(51) 내부의 채널에 더 많은 스트레스를 가하기 위해 증착하는 것으로, 게이트 스페이서(60) 하부와 반도체 기판(51) 사이에 두꺼운 영역을 확보하기 위해 적용하는 것이다. 재산화막(58)은, 게이트 패터닝시 반도체 기판(51)의 표면 손실을 보상하고, 게이트 폴리실리콘(54) 양끝단의 전계 과밀을 방지하기 위해 형성된다.
습식 식각에 대해 선택비가 좋은 산화막(59)은 게이트 재산화 공정을 진행한 후 증착하며, 이후 게이트 스페이서(60)가 형성된다. 계속해서, BOE 용액 또는 희석된 불산 용액(Dilute HF)을 이용하여 게이트 스페이서(60) 하부의 게이트 재산화막(58) 및 습식 식각에 대해 선택비가 좋은 산화막(59)을 선택적으로 제거하여 게이트 스페이서(60)와 반도체 기판(51)의 간격을 확보한다.
게이트 패턴과 게이트 스페이서(60) 및 반도체 기판(51)의 표면을 따라 식각정지막(62)이 형성('B')되고, 게이트 패턴을 포함하는 반도체 기판(51) 전면에 층간절연막(63)이 형성되고, 층간절연막(63)을 관통하면서 소스/드레인 영역(61)과 콘택되는 소스/드레인 콘택(64)이 형성된다. 식각정지막(62)은 인장 스트레스를 가지는 실리콘질화막(Si3N4)으로 형성하며, 실리콘질화막의 조성비(SixNy, x 및 y 조절)에 따라 스트레스 정도를 조절할 수 있다.
한편, 소자분리막(52)은 실리콘 웨이퍼의 플랫존(도 4b참조) 또는 노치(Notch)의 방향이 (110)이고, 표면이 (100)인 실리콘 웨이퍼에 형성된다. 소자분리막(52)은 통상의 소자분리막 형성시(도 4a 참조) 보다 45°를 회전시켜 형성하므로서, 식각정지막의 인장 스트레스를 최대화할 수 있다. 자세한 내용은 표 1을 함께 참조하도록 한다.
상술한 바와 같이, NMOS와 PMOS가 정의된 반도체 기판에 게이트 패턴을 형성하고, (100) 면의 실리콘 웨이퍼에 대해 채널의 캐리어 방향 <100> 방향과 평행하게 유지하면서 인장 스트레스를 갖는 실리콘질화막을 식각정지막으로 형성하고, 식각정지막의 일부를 채널 상에 형성되도록 식각 공정을 진행하므로서, 채널에 스트레스를 가하여 캐리어 이동성을 개선할 수 있다.
본 발명은 다마신 스킴(Damascene scheme)을 적용하여 핀(Fin) MOSFET를 구현하는 경우와 일반적인 핀 MOSFET 경우 즉, 필드 산화막을 전체적으로 습식 혹은 건식 식각으로 리세스 하여 구현하는 방법에도 적용 가능하다.
또한, 본 발명은 워드패턴의 저저항 특성을 확보하기 위해 게이트 전극으로 폴리실리콘막 대신에 폴리실리콘막과 텅스텐실리사이드의 순서로 적층된 구조의 poly-Si/WSi 또는 폴리실리콘막, 텅스텐질화막 및 텅스텐의 순서로 적층된 poly-Si/WN/W 등의 실리사이드를 이용하는 경우 뿐만 아니라, 폴리실리콘막으로 게이트 전극을 형성한 후, Ni 또는 Co 등의 금속막을 증착한 후 후속 열공정으로 NiSi 또는 CoSi를 구현하는 살리사이드 공정에 적용 가능하다.
또한, 본 발명은 듀얼 게이트 산화막 스킴을 적용한 DRAM 소자에서 주변회로영역은 얇은 게이트 산화막을 셀 영역은 상대적으로 두꺼운 두께의 게이트 산화막을 구현한 후에도, N2 플라즈마 처리(Plasma treatment)를 진행하여 게이트 산화막/질화막의 스택을 구현하는 경우에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고속 동작 및 저파워를 요구하는 DRAM 제품에 구현하는 경우 임베디드 실리콘게르마늄(SiGe)과 같은 기술을 사용하지 않고도 드레인 전류를 개선할 수 있는 효과가 있다.
또한, 서로 다른 트랜지스터에 동일한 식각정지막을 적용하여 공정을 진행하므로서, 공정 단계가 줄어드는 효과도 얻을 수 있다.

Claims (10)

  1. 반도체 기판의 소정 영역 상에 소자분리막을 형성하는 단계;
    상기 반도체 기판 상에 게이트 전극을 포함한 게이트 패턴을 형성하는 단계;
    재산화 공정을 실시하여 상기 게이트 전극의 양측벽 및 상기 반도체 기판의 표면 상에 재산화막을 형성하는 단계;
    상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서 하부의 재산화막을 선택적으로 제거하는 단계; 및
    상기 게이트 스페이서와 상기 반도체 기판 사이의 공간을 매립하면서, 상기 반도체 기판과 상기 게이트 패턴의 표면을 따라 인장 스트레스를 가지는 식각정지막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 식각정지막은,
    인장 스트레스를 가지는 10㎚ 두께의 실리콘질화막(SixNy)으로 형성하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘질화막(SixNy)은,
    Si3N4를 사용하며, 상기 SixNy의 x, y를 변경하여 상기 인장 스트레스를 조절하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 식각정지막은,
    LPCVD 또는 ALD로 형성하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 식각정지막은,
    DCS(Si2Cl2H2)와 NH3를 소스로 사용하며, 이들의 분압비는 1:5로 형성하는 반도체 소자의 제조 방법.
  6. 제2항에 있어서,
    상기 인장 스트레스는,
    0.5G Pascal(1E9Netown/m2) 을 가지는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트 스페이서 하부의 재산화막을 선택적으로 제거하는 단계는,
    BOE 또는 희석된 불산 용액(Dilute HF)을 사용하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 소자분리막과 상기 게이트 패턴은,
    (100) 면의 상기 반도체 기판의 표면을 갖고, 플랫존의 방향 <100> 방향과 평행하게 유지하면서, 상기 반도체 기판의 상기 플랫존에 대해 45°회전하여 서로 수직 방향으로 형성하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 재산화 공정을 실시하여 상기 게이트 전극의 양측벽 및 상기 반도체 기 판의 표면 상에 재산화막을 형성하는 단계는,
    저유전SOD막, HCD(Si2Cl6) 또는 TEOS 소스를 사용하여 ALD SiO2박막을 형성하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 게이트 패턴의 양측벽에 게이트 스페이서를 형성하는 단계는,
    상기 게이트 스페이서 형성 전, 버퍼층을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
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