KR20070071698A - 반도체 소자의 리세스 채널용 트렌치 형성방법 - Google Patents

반도체 소자의 리세스 채널용 트렌치 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 리세스 채널용 트렌치 형성방법은, 반도체 기판 상에 패드산화막 및 패드질화막을 형성하는 단계; 패드질화막을 이용하여 반도체 기판에 트렌치 소자분리막을 형성하는 단계; 패드질화막을 패터닝하여 반도체 기판의 제1 영역을 노출하는 패드질화막패턴을 형성하는 단계; 패드질화막패턴을 배리어막으로 제1 식각공정을 실시하여 제1 트렌치를 형성하는 단계; 패드질화막패턴을 배리어막으로 제1 트렌치 하부의 반도체 기판 내에 불순물을 주입하는 국부적 셀 채널 이온주입을 수행하고, 패드질화막패턴을 제거하는 단계; 패드질화막패턴이 제거된 결과물 전면에 산화막을 형성하는 단계; 산화막을 배리어막으로 한 제2 식각공정으로 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 산화막을 제거하는 단계를 포함한다.
벌브, 경사 이온주입, 패드질화막

Description

반도체 소자의 리세스 채널용 트렌치 형성방법{Method for fabricating trench of recess channel in semiconductor device}
도 1a 내지 도 1f는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 204 : 패드질화막
212 : 제1 트렌치 218 : 벌브 타입의 리세스 채널용 트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 리세스 채널용 트렌치 형성방법에 관한 것이다.
최근 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 예컨대 게이트의 폭이 감소되어 트랜지스터의 단채널화가 급격하게 진 행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 상기 단채널효과로 인하여, 트랜지스터의 소스와 드레인 사이의 펀치스루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치스루는 소자의 오동작의 주요원인으로 인식되고 있다. 따라서 최근 단채널효과의 극복을 위해서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 2단계의 식각공정을 이용하여 벌브 타입(bulb type)의 리세스채널을 갖는 반도체소자를 형성하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 리세스 채널을 가지는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 1a를 참조하면, 반도체 기판(100) 위에 상기 반도체 기판(100)의 소자분리영역을 노출시키는 패드산화막패턴(102) 및 패드질화막패턴(미도시함)을 형성한다. 계속해서 반도체 기판(100)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(미도시함)를 형성한다. 다음에 트렌치가 매립되도록 전면에 절연막을 형성하고, 평탄화공정을 수행한 후 패드질화막패턴을 제거하여 반도체 기판(100)의 소자분리영역을 정의하는 트렌치 소자분리막(104)을 형성한다.
다음에 도 1b를 참조하면, 반도체 기판(100) 상에 하드마스크막(106)으로 폴리실리콘막을 형성한다. 계속해서 하드마스크막(106) 상에 감광막을 도포 및 패터닝하여 상기 하드마스크막(106)의 소정 영역을 노출시키는 감광막 패턴(108)을 형성한다.
다음에 도 1c를 참조하면, 상기 감광막 패턴(108)을 마스크로 하드마스크막(106)을 식각하여 반도체 기판(100)의 소정 영역을 노출시키는 하드마스크막 패턴(110)을 형성한다. 그리고 하드마스크막 패턴(110)을 마스크로 한 제1 식각공정을 실시하여 반도체 기판(100) 상에 제1 트렌치(112)를 형성한 후, 하드마스크막 패턴(110)은 제거한다. 여기서 제1 트렌치(112)는 벌브 타입의 리세스 채널용 트렌치의 목(neck)부분에 해당한다.
다음에 도 1d를 참조하면, 제1 트렌치(112)를 포함하는 반도체 기판(100) 전면에 배리어막으로서 산화막(114)을 형성한다. 여기서 산화막(114)은 후속 벌브 타입의 리세스 채널용 트렌치를 형성하기 위한 제2 식각공정에서 반도체 기판(100)이 과도식각되는 것을 방지하는 역할을 하며, 고온산화막(HTO; High Temperature Oxidation) 또는 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 이용할 수 있다.
다음에 도 1e를 참조하면, 제1 트렌치(112) 상에 산화막(114)을 배리어막으로 한 제2 식각공정을 진행하여 하단부가 구(bulb)형상으로 이루어지는 벌브 타입의 리세스 채널용 트렌치(116)를 형성하고, 산화막(114)은 제거한다. 그리고 반도체 기판(100) 상에 비정질 카본막(amorphous carbon)(118)을 형성한 후, 상기 비정질 카본막(118)을 배리어막으로 국부적인 채널이온주입(LCI; Local Channel Implant)을 실시한다.
그러면, 이후 구(bulb) 형태의 벌브 타입의 리세스 채널용 트렌치(116)의 하단부를 따라 채널(119)이 형성되면서 유효채널이 증가하는 효과가 있다. 이렇게 유효채널이 증가하면 문턱전압이 증가하게 되고, 문턱전압이 증가함에 따라 트랜지스 터 동작에 필요한 문턱전압은 채널형성을 위한 불순물 주입공정에서 상기 불순물의 농도를 감소시키는 것으로 조절할 수 있다. 즉, 불순물의 농도를 감소시키면, 정션영역에서의 전계(electric field)가 감소하게 되고 이에 따라 리프레시(refresh)특성이 개선되는 효과가 있다.
다음에 도 1f를 참조하면, 벌브 타입의 리세스 채널용 트렌치(116) 상에 게이트 절연막(120), 게이트 전극(122) 및 하드마스크막(124)을 포함하는 게이트 스택(126)을 형성하고, 불순물을 주입하여 소스/드레인 영역(128)을 형성한다.
그러나 비정질 카본막(118)을 채널이온주입을 위한 배리어막으로 이용할 경우, 2500Å이상의 두꺼운 두께로 증착해야 한다. 이렇게 두꺼운 비정질 카본막(118)의 증착은 이후 식각공정시 상당한 부담이 따르고, 이에 따라 식각마진부족현상이 발생하여 베벌 식각(bevel etch)이 추가되면서 공정의 수율 측면에서 매우 불리하다. 또한 반도체 기판(100)과 비정질 카본막(118)이 직접적으로 접촉함에 따라 게이트의 특성을 좌우하는 채널 형성 영역(119)의 오염(contamination)이 발생할 수 있어 소자의 전기적 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 채널이온주입을 위한 배리어막을 개선하여 공정을 단순화하고, 리프레시 특성을 향상할 수 있는 반도체 소자의 리세스 채널용 트렌치 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법은, 반도체 기판 상에 패드산화막 및 패드질화막을 형성하는 단계; 상기 패드질화막을 이용하여 상기 반도체 기판에 트렌치 소자분리막을 형성하는 단계; 상기 패드질화막을 패터닝하여 상기 반도체 기판의 제1 영역을 노출하는 패드질화막패턴을 형성하는 단계; 상기 패드질화막패턴을 배리어막으로 제1 식각공정을 실시하여 제1 트렌치를 형성하는 단계; 상기 패드질화막패턴을 배리어막으로 상기 제1 트렌치 하부의 반도체 기판 내에 불순물을 주입하는 국부적 셀 채널 이온주입을 수행하고, 상기 패드질화막패턴을 제거하는 단계; 상기 패드질화막패턴이 제거된 결과물 전면에 산화막을 형성하는 단계; 상기 산화막을 배리어막으로 한 제2 식각공정으로 상기 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및 상기 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 패드질화막은 1000-1500Å의 두께로 형성하는 것이 바람직하다.
상기 패드질화막 패턴을 형성하는 단계는, 감광막 패턴 또는 감광막 및 하드마스크용 산화막이 적층된 구조의 마스크막 패턴을 이용할 수 있다.
상기 제1 트렌치는 600-1200Å의 깊이로 형성할 수 있다.
상기 불순물을 주입하는 단계는, 틸트 각을 5-7°로 하고, 180°의 회전방향을 갖도록 실시하는 것이 바람직하다.
상기 이온주입층은, 상기 구형의 제2 트렌치의 깊이보다 깊은 위치에 위치하도록 형성하고, 상기 제2 트렌치로부터 600-1000Å의 깊이에 위치하는 것이 바람직 하다.
상기 산화막은 고온산화막 또는 TEOS 산화막을 이용할 수 있고, 50-80Å의 두께로 형성하는 것이 바람직하다.
상기 구형의 제2 트렌치는 상기 제1 트렌치의 바닥으로부터 600-1000Å의 깊이로 형성하는 것이 바람직하며, 등방성식각을 이용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 2a를 참조하면, 반도체 기판(200) 위에 패드산화막(202) 및 패드질화막(204)을 순차적으로 적층하고, 상기 패드질화막(204) 및 패드산화막(202)을 선택적으로 제거하여 반도체 기판(200)의 소자분리영역을 노출시킨다. 여기서 패드산화막(202)은 대략 50-150Å의 두께로 형성하고, 패드질화막(204)은 1000-1500Å의 두께(d1)를 갖도록 형성한다. 이때, 패드산화막(202)은 패드질화막(204)의 인력에 의한 반도체 기판(200)의 스트레스를 완화하는 역할을 한다. 패드질화막(204)은 종래의 경우에서 대략 600Å의 두께를 갖는 경우와 비교해 보면, 상대적으로 두꺼운 두께(d1)로 형성하며, 이후 리세스 채널용 트렌치를 위한 식각공정 및 이온주입공정시 배리어막 역할을 한다.
다음에 도 2b를 참조하면, 반도체 기판(200)의 노출부분에 대한 식각공정을 수행하여 일정 깊이, 예를 들어 2000-3000Å의 소자분리막용 트렌치(미도시함)를 형성한다. 다음에 소자분리막용 트렌치가 매립되도록 전면에 절연막(미도시함)을 형성하고, 평탄화공정을 수행하여 반도체 기판(200)의 소자분리영역을 정의하는 트렌치 소자분리막(206)을 형성한다.
다음에 도 2c를 참조하면, 패드질화막(204) 위에 감광막을 도포 및 패터닝하여 패드질화막(204)의 일부 표면을 노출하는 감광막 패턴(208)을 형성한다. 여기서 감광막 패턴(208)으로 후속 식각공정에서 마진이 부족할 경우에는, 도 2d에 도시한 바와 같이, 감광막 패턴(208)을 형성하기 전에 하드마스크용 산화막 패턴(209)을 300-500Å의 두께로 증착하여 하드마스크용 산화막 패턴(209) 및 감광막 패턴(208)이 적층된 구조를 패드질화막(204)을 식각하기 위한 마스크로 이용할 수도 있다.
다음에 도 2e를 참조하면, 감광막 패턴(208) 또는 감광막 패턴(208) 및 하드마스크용 산화막 패턴(209)이 적층된 구조의 마스크막 패턴(210)을 배리어막으로 이용하여 패드질화막(204)을 식각해 패드산화막(202)의 소정영역을 노출하는 패드질화막패턴(212)을 형성한다.
다음에 도 2f를 참조하면, 패드질화막패턴(212)을 배리어막으로 패드산화막(210)의 노출영역 및 반도체 기판(200)을 식각하는 제1 식각공정을 진행하여 반도체 기판(200) 상에 제1 트렌치(214)를 형성한다. 여기서 제1 트렌치(212)는 벌브 (bulb) 타입의 리세스 채널용 트렌치의 목(neck)부분에 해당하며, 600-1200Å의 깊이를 갖도록 형성한다. 이때 활성영역 상의 패드질화막패턴(212)과 트렌치 소자분리막(206)이 제1 트렌치(214) 형성시 식각 선택비에 따라 일부가 제거되어 패드질화막패턴(212)의 두께(d2)가 초기 증착한 두께(d1)보다 낮아지면서 종래와 동일하거나 그 이상, 예컨대 600-1000Å의 두께의 패드질화막패턴(212) 및 트렌치 소자분리막(206)이 남아있게 된다. 이에 따라 활성영역과 소자분리영역(Field Oxide: FOX)사이에 발생하는 단차(Effective FOX Hight: EFH)가 증가하는 것을 방지할 수 있다.
다음에 도 2g를 참조하면, 패드질화막패턴(212)을 배리어막으로 제1 트렌치(214) 하부의 반도체 기판(200) 내에 불순물을 주입하는 국부적인 셀 채널 이온주입(LCI; Local Cell channel Implant)공정을 실시하여 이온주입층(216)을 형성한다. 여기서 불순물은 p형 불순물, 예를 들어 붕소(B)나 불화붕소(BF2)를 주입할 수 있다. 이때, 국부적인 셀 채널 이온주입(LCI)은 5-7°의 틸트 각(tilt)을 갖도록 주입하며, 회전(rotation)방향은 제1 트렌치(214) 하부의 반도체 기판(200) 내에 주입이 되도록 0° 및 180°로 회전하여 주입한다. 이때, 상기 이온주입층(216)은 제1 트렌치(212)로부터 600-1000Å 깊이에 위치하도록 주입하는 것이 바람직하며, 더욱 바람직하게는 이후 형성되는 제2 트렌치보다 깊은 위치에 위치하도록 주입한다. 이렇게 이온주입층(216)을 틸트 각을 5-7°로 하여 제1 트렌치(212)의 바닥으로부터 600-1000Å 깊이에 위치하도록 주입하면, 이후 형성되는 채널형성영역의 폭과 깊이가 일치하게 된다.
상술한 바와 같이, 패드질화막패턴(212)을 이온주입을 위한 배리어막으로 이용할 경우, 종래 기술에서 비정질 카본막을 배리어막으로 이용시 발생하는 문제점을 개선할 수 있다. 예를 들어 도 1e를 참조하면, 종래의 경우 비정질 카본막(118)을 배리어막으로 이용하면, 2500Å이상의 두꺼운 두께로 증착해야 하므로 식각에 대한 부담이 따르고, 이에 따라 식각마진부족현상이 발생하여 베벌 식각(bevel etch)이 추가되면서 공정의 수율 측면에서 매우 불리하였다. 또한 반도체 기판(100)과 비정질 카본막(118)이 직접적으로 접촉함에 따라 채널 형성 영역에 오염이 발생할 수 있어 소자의 전기적 특성이 열화될 수 있다. 이에 따라 본 발명에서는 이온주입의 배리어막으로서 패드질화막패턴(212)을 이용함에 따라 이러한 문제점을 방지할 수 있고, 특히 상기 패드질화막패턴(212)이 제1 식각공정 및 이온주입공정시 배리어막 역할을 함께함으로써 공정단계가 감소하는 장점이 있다.
다음에 도 2h를 참조하면, 제1 트렌치(214) 상에 식각공정의 배리어막 역할을 하는 산화막(218)을 형성한다. 여기서 산화막(218)은 벌브 타입의 리세스 채널용 트렌치를 형성하기 위한 제2 식각공정에서 반도체 기판(200)이 과도하게 식각되는 것을 방지하는 역할을 하며, 50-80Å의 두께로 형성하는 것이 바람직하다. 이때, 산화막(216)은 고온산화막(HTO; High Temperature Oxidation) 또는 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 이용할 수 있다.
다음에 도 2i를 참조하면, 산화막(218)을 식각배리어막으로 한 제2 식각공정을 진행하여 상기 제1 트렌치(214) 하단부에 구형의 제2 트렌치(220)를 형성하여, 제1 트렌치(214) 및 제2 트렌치(220)로 이루어지는 벌브 타입의 리세스 채널용 트 렌치(222)를 형성한다. 여기서 제2 트렌치(220)는 제1 트렌치(214)의 바닥으로부터 600-1000Å깊이로 형성한다. 이때, 제2 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 곡면을 가지는 등방성 식각(isotropic etch)으로 진행하는 것이 바람직하다. 또한 등방성 식각을 진행하는 동안, 산화막(218)이 식각배리어막 역할을 하여 벌브 타입의 리세스 채널용 트렌치(222) 측면이 과도하게 식각됨으로써 발생할 수 있는 반도체 기판(200)의 손상을 방지할 수 있다. 다음에 세정공정을 진행하여 상기 벌브 타입의 리세스 채널용 트렌치(222)상에 남아 있는 잔류 산화막(218)을 제거한다.
다음에 도 2j를 참조하면, 벌브 타입의 리세스 채널용 트렌치(222) 상에 게이트 스택(232)을 형성하고, 불순물을 주입하여 소스/드레인 영역(234)을 형성한다. 여기서 게이트 스택(232)은 30-50Å 두께의 게이트 절연막패턴(224)과, 400-700Å 두께의 도핑된 폴리실리콘막으로 이루어진 도전막 패턴(226)과, 1000-1500Å 두께의 텅스텐실리사이드막으로 이루어진 금속막패턴(228) 및 2000-2500Å 두께의 하드마스크막패턴(230)을 포함하여 형성할 수 있다.
본 발명은 채널이온주입 및 벌브 타입의 리세스 채널용 트렌치 형성시 패드질화막패턴을 배리어막으로 동시에 이용함으로써 공정단계를 감소시킬 수 있다. 또한, 종래 기술에서 배리어막으로 비정질 카본막을 이용함으로써 반도체 기판이 오염되는 문제를 개선할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 리세스 채널용 트렌치 형성방법에 의하면, 국부적인 셀 채널 이온주입 및 리세스 채널용 트렌치 형성시 배리어막을 패드질화막패턴으로 동시에 이용함으로써 공정을 단순화할 수 있다. 또한, 배리어막으로서 비정질 카본막을 이용하지 않아 게이트의 동작 특성이 열화하는 것을 방지할 수 있다.

Claims (11)

  1. 반도체 기판 상에 패드산화막 및 패드질화막을 형성하는 단계;
    상기 패드질화막을 이용하여 상기 반도체 기판에 트렌치 소자분리막을 형성하는 단계;
    상기 패드질화막을 패터닝하여 상기 반도체 기판의 제1 영역을 노출하는 패드질화막패턴을 형성하는 단계;
    상기 패드질화막패턴을 배리어막으로 제1 식각공정을 실시하여 제1 트렌치를 형성하는 단계;
    상기 패드질화막패턴을 배리어막으로 상기 제1 트렌치 하부의 반도체 기판 내에 불순물을 주입하는 국부적 셀 채널 이온주입을 수행하고, 상기 패드질화막패턴을 제거하는 단계;
    상기 패드질화막패턴이 제거된 결과물 전면에 산화막을 형성하는 단계;
    상기 산화막을 배리어막으로 한 제2 식각공정으로 상기 트렌치 하단부에 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 리세스 채널용 트렌치를 형성하는 단계; 및
    상기 산화막을 제거하는 단계를 포함하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  2. 제1항에 있어서,
    상기 패드질화막은 1000-1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  3. 제1항에 있어서,
    상기 패드질화막 패턴을 형성하는 단계는, 감광막 패턴 또는 하드마스크용 산화막 및 감광막 패턴이 적층된 구조를 식각마스크로 이용하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  4. 제1항에 있어서,
    상기 제1 트렌치는 600-1200Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  5. 제1항에 있어서,
    상기 불순물을 주입하는 단계는, 틸트 각을 5-7°로 하고, 180°의 회전방향을 갖도록 실시하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  6. 제1항에 있어서,
    상기 이온주입층은, 상기 구형의 제2 트렌치의 깊이보다 깊은 위치에 위치하도록 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  7. 제6항에 있어서,
    상기 이온주입층은 상기 제1 트렌치의 바닥으로부터 600-1000Å의 깊이에 위치하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  8. 제1항에 있어서,
    상기 산화막은 고온산화막 또는 TEOS 산화막을 이용하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  9. 제1항에 있어서,
    상기 산화막은, 50-80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  10. 제1항에 있어서,
    상기 구형의 제2 트렌치는 상기 제1 트렌치의 바닥으로부터 600-1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
  11. 제1항에 있어서,
    상기 제2 식각공정은 등방성식각을 이용하는 것을 특징으로 하는 반도체 소자의 리세스 채널용 트렌치 형성방법.
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