KR0186020B1 - 반도체 셀의 게이트 제조방법 - Google Patents
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Abstract
본 발명은 숏 채널 효과를 감소시키고 커패시터 영역을 증가시킬 수 있는 반도체 셀의 게이트 제조방법에 관한 것으로 CVD 산화막을 이용하여 실리콘 기판에 단차를 갖게 에치하는 공정과, 불순물을 주입하여 채널 스톱 영역을 형성하고 필드 산화막을 성장시키는 공정과, 게이트 산화막, 게이트 폴리실리콘, 캡 게이트 HTO를 형성하여 패터닝함으로 게이트를 형성한 후 저농도 이온을 주입하고 측벽 형성 후 고농도 이온을 주입하는 공정과, HTO를 형성하고 매몰 콘택 오픈 후 스토리지 노드 폴리실리콘, 고유전 물질, 플레이트 폴리실리콘을 형성하여 패터닝함으로 커패시터를 형성하는 공정을 차례로 실시하여서 이루어진다.
Description
제1도는 종래의 공정 단면도.
제2도는 본 발명의 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 채널 스톱 영역
3 : 필드 산화막 4 : 게이트 산화막
5 : 게이트 폴리실리콘 6 : 캡 게이트 HTO
7,10 : HTO 8 : 고농도 이온주입 영역
9 : 저농도 이온주입 영역 11 : 스토리지 노드 폴리실리콘
12 : 고유전물질 13 : 플레이트 폴리실리콘
본 발명은 반도체 셀의 게이트 제조방법에 관한 것으로 특히 채널 길이(Channel length)를 증가시켜 숏 채널 효과(Short channel effect)를 감소시키고 토포로지(Topology)를 평탄화시켜 메탈 증착시 낮은 콘택 높이를 유지함으로 메탈의 스텝 커버리지를 좋게 하며 굴곡을 갖도록 커패시터를 형성하여 커패시터 용량을 증가시키기에 적당하도록 한 것이다.
일반적으로 반도체 셀의 게이트 제조시 디바이스가 고집적화됨에 따라 게이트간 거리가 더욱 좁아져 메탈 콘택이 형성될 N+지역에서의 숏 채널 효과가 증가하기 쉬우며 커패시터의 용량을 증가시키기 위하여 굴곡있는 서브 층(Sub layer)에 두꺼운 노드 폴리실리콘을 게이트 윗층까지 증착할 경우 메탈 콘택 지역의 높이가 높아져 종래에는 제1도와 같이 낮은 메탈 스텝 커버리지를 갖도록 게이트를 제조하였다.
즉, (a)와 같이 기판(1)위에 초기산화막과 질화막을 형성하고 에치한 후 이온주입하여 채널 스톱 영역(2)을 형성하여 필드 산화막(3)을 형성하고 산화막과 질화막을 제거하였다.
그리고 (b)와 같이 게이트 산화막(4), 게이트폴리실리콘(5), 캡 게이트 HTO(6)를 형성하고 게이트를 패터닝한 후 저농도 이온주입 영역(9) 및 HTO(7)를 형성하였다.
이어서, 상기 HTO(7)를 에치하여 측벽을 형성하고 고농도 이온주입 영역(8)을 형성한 후 (c)와 같이 HTO(10)를 형성하고 매몰 콘택을 에치하였다.
다음에 스토리지 노드 폴리실리콘(11)을 형성하여 패터닝하고 고유전 물질(12)을 형성한 후 플레이트 폴리실리콘(13)을 형성하고 패터닝하였다.
그러나, 상기와 같은 종래의 방법에 있어서는 디바이스가 고집적화됨에 따라 게이트간의 간격이 더욱 좁아져 셀 콘택이 형성될 고농도 이온주입 영역(8)에서의 숏 채널 효과가 증가하는 경향이 있다.
또한, 커패시터 면적을 증가시키기 위하여 스토리지 노드 폴리실리콘(11)의 두께를 두껍게 하여 게이트 위에서 패터닝할 경우 메탈 형성시 하이 어스펙트 비율(High aspect ratio)로 인하여 메탈의 스텝 커버리지가 얇아지거나 단락되기 쉬운 결점이 있다.
본 발명은 상기와 같은 종래의 결점을 해결하기 위한 것으로 계단식 게이트 공정으로 숏 채널 효과를 감소시키고 스토리지 노드 폴리실리콘을 계단식 게이트의 낮은 부분에 맞추어 패터닝함으로 메탈의 스텝 커버리지를 향상시키는데 그 목적이 있다.
이하에서 본 발명의 목적을 달성하기 위한 실시예를 제2도를 참고로 하여 상세히 설명하면 다음과 같다.
먼저 (a)와 같이 CVD 산화막을 이용하여 실리콘 기판(1)을 에치함으로 기판(1)에 단차를 갖게 한다.
그리고 (b)와 같이 산화막과 질화막을 형성하고 국부 산화를 위한 질화막 마스킹 및 에치공정을 한 후 N 필드 마스킹 및 N 필드 이온주입을 실시한다.
이어서 채널 스톱 영역(2)과 필드 산화막(3)을 형성하고 상기 산화막과 질화막을 제거한다.
다음에 (c)와 같이 게이트 산화막(4), 게이트 폴리실리콘(5), 캡 게이트 HTO(6)를 형성하여 게이트 마스킹 및 에치공정을 거쳐 계단식 게이트를 형성하고 저농도의 이온주입으로 저농도 이온주입 영역(9)을 형성한다.
그리고, 다시 HTO(7)를 형성하여 측벽을 형성하고 고농도의 이온주입으로 고농도 이온주입 영역(8)을 형성한다.
이어서 (d)와 같이 HTO(10)를 형성하여 매몰 콘택을 오픈하고 스토리지 노드 폴리실리콘(11)을 형성하여 패터닝한 후 고유전 물질(12)을 형성한다.
이후 (e)와 같이 플레이트 폴리실리콘(13)을 형성하여 패터닝한다.
이상에서 설명한 바와 같은 본 발명에 의하면 게이트를 계단식으로 형성하여 셀 콘택 형성영역의 채널 길이를 길게 하므로 숏 채널 효과를 감소시킬 수 있으며, 스토리지 노드 폴리실리콘(11)을 계단식 게이트의 낮은 부분에 맞추어 패터닝함으로써 셀 콘택 어스펙트 비율을 낮춰 결국 메탈의 스텝 커버리지를 향상시킬 수 있을 뿐만 아니라 스토리지 노드 폴리실리콘(11)을 굴곡지게 형성하여 커패시터 영역을 증가시킬 수 있는 효과가 있다.
Claims (1)
- CVD 산화막을 이용하여 실리콘 기판에 단차를 갖게 에치하는 공정과, 불순물을 주입하여 채널 스톱 영역을 형성하고 필드 산화막을 성장시키는 공정과, 게이트 산화막, 게이트 폴리실리콘, 캡 게이트 HTO를 형성하여 패터닝함으로 게이트를 형성한 후 저농도 이온을 주입하고 측벽 형성 후 고농도 이온을 주입하는 공정과, HTO를 형성하고 매몰 콘택 오픈 후 스토리지 노드 폴리실리콘, 고유전 물질, 플레이트 폴리실리콘을 형성하여 패터닝함으로 커패시터를 형성하는 공정을 차례로 실시하여서 이루어짐을 특징으로 하는 반도체 셀의 게이트 제조방법.
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