JP4744576B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関し、特に、オフセットスペーサを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関するものである。
近年、半導体集積回路装置の高集積化、高機能化、及び高速化に伴って、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の微細化が進み、ゲート電極のゲート長は短く（例えば３０ｎｍ程度）、ゲート絶縁膜の膜厚は薄く（例えば２ｎｍ程度）形成される傾向にある。
また、ＭＩＳトランジスタの駆動能力の向上を目的に、外側サイドウォールを除去した後、応力絶縁膜を形成することにより、応力絶縁膜を、外側サイドウォールの除去分だけチャネル領域に近付けて形成し、応力絶縁膜による応力を、チャネル領域のゲート長方向に効果的に印加する技術が提案されている（例えば特許文献１参照）。以下に、従来の半導体装置の製造方法について、図６(a) 〜(c) を参照しながら説明する。図６(a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
まず、図６(a) に示すように、半導体基板１００の上部に素子分離領域（図示せず）を選択的に形成する。これにより、半導体基板１００に、素子分離領域に囲まれた半導体領域１００ｘが形成される。その後、半導体基板１００に、ウェル領域１０１を形成する。その後、半導体領域１００ｘ上に、ゲート絶縁膜１０２、及びゲート電極１０３を順次形成する。
その後、ゲート電極１０３の側面上に、オフセットスペーサ１０４を形成した後、半導体領域１００ｘにおけるオフセットスペーサ１０４の側方下に位置する領域に、エクステンション注入領域１０５ａを形成する。その後、ゲート電極１０３の側面上に、オフセットスペーサ１０４を介して、内側サイドウォール１０６及び外側サイドウォール１０７からなるサイドウォール１０７Ａを形成した後、半導体領域１００ｘにおけるサイドウォール１０７Ａの外側方下に位置する領域に、ソースドレイン注入領域１０８ａを形成する。
次に、図６(b) に示すように、熱処理により、エクステンション注入領域１０５ａ、及びソースドレイン注入領域１０８ａに含まれる導電型不純物を活性化することにより、エクステンション領域１０５、及びソースドレイン領域１０８を形成する。その後、熱リン酸を用いたウェットエッチングにより、外側サイドウォール１０７を除去する。
次に、図６(c) に示すように、ゲート電極１０３上に第１の金属シリサイド膜１０９を形成すると共に、ソースドレイン領域１０８上に第２の金属シリサイド膜１１０を形成する。その後、半導体基板１００上の全面に、応力絶縁膜１１１を形成する。
その後、応力絶縁膜１１１上に、層間絶縁膜１１２を形成した後、応力絶縁膜１１１及び層間絶縁膜１１２に、第２の金属シリサイド膜１１０に到達するコンタクトホール１１３を形成する。その後、コンタクトホール１１３の底部及び側壁部に、バリアメタル膜１１４を形成した後、コンタクトホール１１３内に、バリアメタル膜１１４を介して、導電膜１１５を埋め込む。これにより、コンタクトホール１１３内に、バリアメタル膜１１４を介して、導電膜１１５が埋め込まれてなるコンタクトプラグ１１５Ａを形成する。その後、層間絶縁膜１１２上に、コンタクトプラグ１１５Ａと接続する配線１１６を形成する。
特開２００７−４９１６６号公報
しかしながら、従来の半導体装置の製造方法では、以下に示す問題がある。
図６(b) に示す工程において、熱リン酸を用いたウェットエッチングによる外側サイドウォール（シリコン窒化膜）１０７の除去の際に、外側サイドウォール１０７と同一の材料からなるオフセットスペーサ（シリコン窒化膜）１０４の上部も除去されて、図６(b) に示すように、ゲート電極１０３と内側サイドウォール１０６との間に、溝Ｔが形成されて、溝Ｔ内にゲート電極１０３の側面が露出する。
そのため、図６(c) に示す工程において、第１の金属シリサイド膜１０９の形成の際に、第１の金属シリサイド膜１０９が、図６(c) に示すように、溝Ｔ内を埋め込むように形成され、ゲート電極１０３及びオフセットスペーサ１０４の上に形成される。即ち、幅がゲート電極１０３の幅よりも大きい第１の金属シリサイド膜１０９が形成される。
そのため、図６(c) に示す工程において、コンタクトプラグ１１５Ａの形成の際に、ゲート電極１０３の側面から距離ｘだけ離して設ける予定のコンタクトプラグが、図７に示すように、ゲート電極１０３の側面から距離ｙ（ｙ＜ｘ）だけ離れて、ゲート電極１０３寄りに形成されると、コンタクトプラグ２１５Ａと第１の金属シリサイド膜１０９とが接触するため、ゲート電極１０３とコンタクトプラグ２１５Ａ間に短絡が発生する。即ち、ゲート電極１０３とコンタクトプラグ２１５Ａ間の短絡を防止するマージン（余裕領域）（以下、「ゲート電極とコンタクトプラグ間の短絡マージン」と称す）の幅が、第１の金属シリサイド膜１０９のうち溝Ｔ内に埋め込まれた部分の幅分だけ（言い換えれば、オフセットスペーサ１０４の幅分だけ）短くなる。
このように、従来では、外側サイドウォール１０７の除去の際に、オフセットスペーサ１０４の上部も除去されるという問題がある。これにより、図６(b) に示すように、ゲート電極１０３と内側サイドウォール１０６との間に溝Ｔが形成されるため、第１の金属シリサイド膜１０９が、溝Ｔ内を埋め込むように形成されて、図６(c) に示すように、ゲート電極１０３上にだけでなくオフセットスペーサ１０４上にも形成されるので、ゲート電極１０３とコンタクトプラグ１１５Ａ間の短絡マージンの幅が、オフセットスペーサ１０４の幅分だけ短くなる。
前記に鑑み、本発明の目的は、オフセットスペーサの除去が防止された半導体装置及びその製造方法を提供することである。
前記の目的を達成するため、本発明に係る半導体装置は、第１導電型の半導体領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側面上に形成されたオフセットスペーサと、ゲート電極の側面上にオフセットスペーサを介して形成された断面形状がＬ字状の内側サイドウォールと、ゲート電極、オフセットスペーサ、内側サイドウォール、及び半導体領域における内側サイドウォールの外側方に位置する領域を覆うように形成された絶縁膜とを備え、オフセットスペーサは、ゲート電極の側面上に形成された内側オフセットスペーサと、ゲート電極の側面上に内側オフセットスペーサを覆うように形成された外側オフセットスペーサとを有し、外側オフセットスペーサは、内側オフセットスペーサの上端及び外側面に接して形成されていることを特徴とする。
本発明に係る半導体装置によると、外側オフセットスペーサが、ゲート電極の側面上に内側オフセットスペーサを覆うように形成されている（即ち、内側オフセットスペーサの上端及び外側面に接して形成されている）ため、内側オフセットスペーサが除去されることはなく、オフセットスペーサが除去されることを防止することができる。
本発明に係る半導体装置において、絶縁膜は、内側サイドウォールの表面に接して形成されていることが好ましい。
本発明に係る半導体装置において、内側オフセットスペーサは、シリコン窒化膜からなり、外側オフセットスペーサは、シリコン酸化膜からなることが好ましい。
本発明に係る半導体装置において、ゲート電極上に形成された第１の金属シリサイド膜をさらに備えていることが好ましい。
このようにすると、前述の通り、オフセットスペーサが除去されることを防止することができるため、ゲート電極と内側サイドウォールとの間に溝が形成されることはなく、第１の金属シリサイド膜が、溝内に埋め込まれることなく、ゲート電極上に形成される。
本発明に係る半導体装置において、半導体領域における内側サイドウォールの外側方下に位置する領域に形成された第２導電型のソースドレイン領域をさらに備えていることが好ましい。
本発明に係る半導体装置において、ソースドレイン領域上に形成された第２の金属シリサイド膜と、絶縁膜上に形成された層間絶縁膜と、層間絶縁膜及び絶縁膜を貫通して設けられ、第２の金属シリサイド膜に接続されたコンタクトプラグとをさらに備えていることが好ましい。
このようにすると、前述の通り、第１の金属シリサイド膜が、溝内に埋め込まれることなく、ゲート電極上に形成されるため、ゲート電極とコンタクトプラグ間の短絡マージンの幅が短くなることを防止することができる。
本発明に係る半導体装置において、絶縁膜は、半導体領域におけるゲート電極の下方に位置するチャネル領域のゲート長方向に応力を生じさせる応力絶縁膜であることが好ましい。
本発明に係る半導体装置において、第１導電型は、ｐ型であり、第２導電型は、ｎ型であり、応力は、引っ張り応力であることが好ましい。
本発明に係る半導体装置において、第１導電型は、ｎ型であり、第２導電型は、ｐ型であり、応力は、圧縮応力であることが好ましい。
本発明に係る半導体装置において、絶縁膜は、シリコン窒化膜からなることが好ましい。
本発明に係る半導体装置において、ゲート絶縁膜は、半導体領域上に形成された下地絶縁膜からなる下地ゲート絶縁膜と、下地ゲート絶縁膜上に形成された高誘電率絶縁膜からなる高誘電率ゲート絶縁膜とを有していることが好ましい。
本発明に係る半導体装置において、ゲート電極は、ゲート絶縁膜上に形成された金属膜からなる第１導電膜と、第１導電膜上に形成されたシリコン膜からなる第２導電膜とを有していることが好ましい。
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、第１導電型の半導体領域上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、ゲート電極の側面上に、内側オフセットスペーサ及び外側オフセットスペーサからなるオフセットスペーサを形成する工程（ｃ）と、ゲート電極の側面上にオフセットスペーサを介して断面形状がＬ字状の内側サイドウォールを形成する工程（ｄ）と、ゲート電極、オフセットスペーサ、内側サイドウォール、及び半導体領域における内側サイドウォールの外側方に位置する領域を覆うように絶縁膜を形成する工程（ｅ）とを備え、工程（ｃ）は、ゲート電極の側面上に、上端の高さがゲート電極の上面の高さよりも低い内側オフセットスペーサを形成する工程（ｃ１）と、ゲート電極の側面上に、内側オフセットスペーサを覆うように外側オフセットスペーサを形成する工程（ｃ２）とを有し、工程（ｃ２）において、外側オフセットスペーサは、内側オフセットスペーサの上端及び外側面に接して形成されることを特徴とする。
本発明に係る半導体装置の製造方法によると、外側オフセットスペーサが、ゲート電極の側面上に内側オフセットスペーサを覆うように形成される（即ち、内側オフセットスペーサの上端及び外側面に接して形成される）ため、内側オフセットスペーサが除去されることはなく、オフセットスペーサが除去されることを防止することができる。
本発明に係る半導体装置の製造方法において、工程（ｅ）において、絶縁膜は、内側サイドウォールの表面に接して形成されることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｄ）は、ゲート電極の側面上に、オフセットスペーサを介して内側サイドウォール及び外側サイドウォールからなるサイドウォールを形成する工程（ｄ１）と、半導体領域におけるサイドウォールの外側方下に位置する領域に第２導電型のソースドレイン領域を形成する工程（ｄ２）と、工程（ｄ２）の後に、外側サイドウォールを除去して、内側サイドウォールを残存させる工程（ｄ３）とを有していることが好ましい。
このようにすると、前述の通り、外側オフセットスペーサが、内側オフセットスペーサの上端及び外側面に接して形成されるため、外側サイドウォールの除去の際に、外側サイドウォールと同一の材料からなる内側オフセットスペーサが除去されることはない。
本発明に係る半導体装置の製造方法において、内側オフセットスペーサ及び外側サイドウォールは、シリコン窒化膜からなることが好ましい。
本発明に係る半導体装置の製造方法において、工程（ｄ）の後で工程（ｅ）の前に、ゲート電極上に第１の金属シリサイド膜を形成すると共に、ソースドレイン領域上に第２の金属シリサイド膜を形成する工程（ｆ）をさらに備えていることが好ましい。
このようにすると、前述の通り、外側サイドウォールの除去の際に、オフセットスペーサが除去されることを防止することができるため、ゲート電極と内側サイドウォールとの間に溝が形成されることはなく、第１の金属シリサイド膜を、溝内に埋め込むことなく、ゲート電極上に形成することができる。
本発明に係る半導体装置の製造方法において、工程（ｅ）の後に、絶縁膜上に層間絶縁膜を形成する工程（ｇ）と、絶縁膜及び層間絶縁膜に、第２の金属シリサイド膜と接続するコンタクトプラグを形成する工程（ｈ）とをさらに備えていることが好ましい。
このようにすると、前述の通り、第１の金属シリサイド膜を、溝内に埋め込むことなく、ゲート電極上に形成することができるため、ゲート電極とコンタクトプラグ間の短絡マージンの幅が短くなることを防止することができる。
本発明に係る半導体装置及びその製造方法によると、外側オフセットスペーサが、内側オフセットスペーサの上端及び外側面に接して形成されるため、例えば外側サイドウォールの除去の際に、内側オフセットスペーサが除去されることはなく、オフセットスペーサが除去されることを防止することができるので、ゲート電極と内側サイドウォールとの間に溝が形成されることはなく、第１の金属シリサイド膜を、溝内に埋め込むことなく、ゲート電極上に形成することができる。従って、ゲート電極とコンタクトプラグ間の短絡マージンの幅が短くなることを防止することができる。
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 、図３(a) 〜(c) 、及び図４(a) 〜(c) を参照しながら説明する。図１(a) 〜図４(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。本実施形態では、半導体基板に形成されたＭＩＳトランジスタの導電型がＮ型の場合を具体例に挙げて説明する。
まず、図１(a) に示すように、例えばｐ型シリコンからなる半導体基板１０の上部に、素子分離領域（図示せず）を選択的に形成する。これにより、半導体基板１０に、素子分離領域に囲まれた半導体領域１０ｘが形成される。その後、例えば注入ドーズ量が１×１０13／ｃｍ2の条件で、半導体基板１０に例えばホウ素（Ｂ）等のｐ型不純物をイオン注入する。これにより、半導体基板１０にｐ型ウェル領域１１を形成する。
その後、半導体基板１０上に、例えば膜厚が０．５〜２ｎｍのシリコン酸化膜、シリコン窒化膜、又はシリコン酸化膜及びシリコン窒化膜からなる下地絶縁膜１２ａを形成する。ここで、下地絶縁膜１２ａの形成としては、第１に例えば、ＩＳＳＧ（In Situ Steam Generation）法、若しくはＲＴＯ（Rapid Thermal Oxidation）法により、又は酸化炉を用いて、半導体基板１０の上部を酸化し、半導体基板１０上にシリコン酸化膜からなる下地絶縁膜を形成する。第２に例えば、ＩＳＳＧ法、若しくはＲＴＯ法、又は酸化炉を用いて、半導体基板１０上にシリコン酸化膜を形成した後、ＤＰＮ（Decoupled plasma nitridation）法により、シリコン酸化膜の上部を窒化し、半導体基板１０上に、シリコン酸化膜及びシリコン窒化膜が順次積層されてなる下地絶縁膜を形成する。第３に例えば、ＩＳＳＧ法、若しくはＲＴＯ法、又は酸化炉を用いて、半導体基板１０上にシリコン酸化膜を形成した後、ＤＰＮ法により、シリコン酸化膜の全てを窒化し、半導体基板１０上に、シリコン窒化膜からなる下地絶縁膜を形成する。
その後、下地絶縁膜１２ａ上に、例えば膜厚が１〜３ｎｍの高誘電率絶縁膜１３ａを形成する。ここで、高誘電率絶縁膜１３ａの材料としては、例えばシリコン窒化膜（ＳｉＮ）、ハフニウムシリコン酸化膜（ＨｆＳｉＯ）、ハフニウムシリコン窒化膜（ＨｆＳｉＮ）、ハフニウム酸窒化膜（ＨｆＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ2）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ3）、ルテニウム酸化膜（Ｌｕ2Ｏ3）、プラセオジウム酸化膜（Ｐｒ2Ｏ3）、ジルコン酸化膜（ＺｒＯ2）、タンタル酸化膜（Ｔａ2Ｏ5）、ジスプロシウム酸化膜（Ｄｙ2Ｏ3）、又はガドリウム酸化膜（Ｇｄ2Ｏ3）等が挙げられる。またここで、高誘電率絶縁膜１３ａの形成方法としては、例えば原子層堆積（ＡＬＤ：Atomic Layer Deposition）法、又は有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法等が挙げられる。
その後、高誘電率絶縁膜１３ａ上に、例えば膜厚が４〜１５ｎｍの窒化チタン（ＴｉＮ）からなる金属膜１４ａを形成した後、金属膜１４ａ上に、例えば膜厚が８０〜１５０ｎｍのポリシリコン膜からなるシリコン膜１５ａを形成する。その後、例えば注入ドーズ量が１×１０15／ｃｍ2の条件で、シリコン膜１５ａに例えばリン（Ｐ）又はヒ素（Ａｓ）等のｎ型不純物をイオン注入する。
次に、図１(b) に示すように、シリコン膜１５ａ上に、ゲート電極形状のレジスト膜（図示せず）を形成した後、レジスト膜をマスクにして、ドライエッチングにより、シリコン膜１５ａ、金属膜１４ａ、及び高誘電率絶縁膜１３ａを順次パターニングし、下地絶縁膜１２ａの上面を露出させる。このようにして、下地絶縁膜１２ａ上に、高誘電率絶縁膜からなる高誘電率ゲート絶縁膜１３、金属膜からなる第１導電膜１４、及びシリコン膜からなる第２導電膜１５を順次形成する。
その後、レジスト膜を除去した後、第２導電膜１５をマスクにして、ウェットエッチング、又はドライエッチングにより、下地絶縁膜１２ａを除去し、下地絶縁膜からなる下地ゲート絶縁膜１２を形成する。
このようにして、半導体領域１０ｘ上に、下地ゲート絶縁膜１２及び高誘電率ゲート絶縁膜１３からなるゲート絶縁膜１３Ａ、並びに第１導電膜１４及び第２導電膜１５からなるゲート電極１５Ａを順次形成する。
次に、図１(c) に示すように、半導体基板１０上に、ゲート電極１５Ａを覆うように、例えば膜厚が１〜３ｎｍのシリコン窒化膜からなる第１の絶縁膜１６ａを形成する。
次に、図２(a) に示すように、全面ドライエッチングにより、第１の絶縁膜１６ａのうち、ゲート電極１５Ａ、及び半導体基板１０の上に形成された部分を除去し、ゲート電極１５Ａの側面上に、第１の絶縁膜を残存させる。その後、引き続き、全面ドライエッチングにより、残存する第１の絶縁膜の上部を除去し、ゲート電極１５Ａの側面上に、上端の高さがゲート電極１５Ａの上面の高さよりも例えば５〜５０ｎｍ（図２(a)：高さＨ参照）低く、幅が１〜３ｎｍの第１の絶縁膜（シリコン窒化膜）からなる内側オフセットスペーサ１６を形成する。ここで、全面ドライエッチングとは、被エッチング膜上にレジスト膜を形成しない状態で、被エッチング膜上の全面に施すドライエッチングをいう。
次に、図２(b) に示すように、半導体基板１０上に、ゲート電極１５Ａ、及び内側オフセットスペーサ１６を覆うように、例えば膜厚が１〜３ｎｍのシリコン酸化膜からなる第２の絶縁膜１７ａを形成する。
次に、図２(c) に示すように、全面ドライエッチングにより、第２の絶縁膜１７ａのうち、ゲート電極１５Ａ、及び半導体基板１０の上に形成された部分を除去し、ゲート電極１５Ａの側面上に、内側オフセットスペーサ１６を覆うように、幅が１〜３ｎｍの第２の絶縁膜（シリコン酸化膜）からなる外側オフセットスペーサ１７を形成する。このように、外側オフセットスペーサ１７は、図２(c) に示すように、内側オフセットスペーサ１６の上端及び外側面に接して形成される。
このようにして、ゲート電極１５Ａの側面上に、内側オフセットスペーサ１６及び外側オフセットスペーサ１７からなるオフセットスペーサ１７Ａを形成する。
次に、図３(a) に示すように、注入ドーズ量が例えば１×１０15／ｃｍ2の条件で、半導体領域１０ｘに、例えばＡｓ等のｎ型不純物をイオン注入することにより、半導体領域１０ｘにおけるオフセットスペーサ１７Ａの側方下に位置する領域に、ｎ型エクステンション注入領域１８ａを自己整合的に形成する。
次に、図３(b) に示すように、半導体基板１０上の全面に、例えば膜厚が１０〜３０ｎｍのシリコン酸化膜、及び膜厚が３０〜５０ｎｍのシリコン窒化膜を順次形成した後、全面ドライエッチングにより、ゲート電極１５Ａの側面上に、オフセットスペーサ１７Ａを介して、断面形状がＬ字状のシリコン酸化膜からなる内側サイドウォール１９を形成すると共に、内側サイドウォール１９上に、シリコン窒化膜からなる外側サイドウォール２０を形成する。
このようにして、ゲート電極１５Ａの側面上に、オフセットスペーサ１７Ａを介して、内側サイドウォール１９及び外側サイドウォール２０からなるサイドウォール２０Ａを形成する。
次に、図３(c) に示すように、注入ドーズ量が例えば１×１０15／ｃｍ2の条件で、半導体領域１０ｘに、例えばＡｓ等のｎ型不純物をイオン注入することにより、半導体領域１０ｘにおけるサイドウォール２０Ａの外側方下に位置する領域に、注入深さがｎ型エクステンション注入領域１８ａの注入深さよりも深いｎ型ソースドレイン注入領域２１ａを自己整合的に形成する。
次に、図４(a) に示すように、熱処理により、ｎ型エクステンション注入領域１８ａ、及びｎ型ソースドレイン注入領域２１ａに含まれるｎ型不純物を活性化することにより、ｎ型エクステンション領域１８、及びｎ型ソースドレイン領域２１を形成する。その後、シリコン酸化膜（内側サイドウォール１９）と選択性のある熱リン酸を用いたウェットエッチングにより、外側サイドウォール（シリコン窒化膜）２０を除去して、内側サイドウォール１９を残存させる。
次に、図４(b) に示すように、例えばスパッタ法により、半導体基板１０上の全面に、例えば膜厚が１０〜２０ｎｍのニッケル（Ｎｉ）からなるシリサイド用金属膜（図示せず）を形成する。その後、１回目の熱処理により、ゲート電極１５Ａにおける第２導電膜１５、及びｎ型ソースドレイン領域２１の各シリコンと、シリサイド用金属膜のニッケルとを反応させる。これにより、ゲート電極１５Ａにおける第２導電膜１５上に、膜厚が２０〜４０ｎｍのニッケルシリサイド（ＮｉＳｉ）からなる第１の金属シリサイド膜２２を形成すると共に、ｎ型ソースドレイン領域２１上に、膜厚が２０〜４０ｎｍのニッケルシリサイド（ＮｉＳｉ）からなる第２の金属シリサイド膜２３を形成する。その後、エッチングにより、オフセットスペーサ１７Ａ、及び内側サイドウォール１９等の上に残存する未反応のシリサイド用金属膜を除去する。その後、１回目の熱処理での温度よりも高い温度の下、２回目の熱処理により、第１，第２の金属シリサイド膜２２，２３のシリサイド組成比を安定化させる。
その後、ゲート電極１５Ａ上の第１の金属シリサイド膜２２、オフセットスペーサ１７Ａ、内側サイドウォール１９、及び半導体領域１０ｘにおける内側サイドウォール１９の外側方に位置する領域（即ち、ｎ型ソースドレイン領域２１）上の第２の金属シリサイド膜２３を覆うように、例えばシリコン窒化膜からなる絶縁膜２４を形成する。このように、絶縁膜２４は、図４(b) に示すように、断面形状がＬ字状の内側サイドウォール１９の表面（即ち、内側サイドウォール１９の上面及び外側面、言い換えれば、内側サイドウォール１９の内側面及び下面以外の面）に接して形成される。ここで、本実施形態では、絶縁膜２４として、半導体領域１０ｘにおけるゲート電極１５Ａの下方に位置するチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜を用いる。
次に、図４(c) に示すように、絶縁膜２４上に、例えばシリコン酸化膜からなる層間絶縁膜２５を形成した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜２５の表面を平坦化する。その後、絶縁膜２４及び層間絶縁膜２５に、第２の金属シリサイド膜２３に到達するコンタクトホール２６を形成する。その後、コンタクトホール２６の底部及び側壁部に、例えば膜厚が３〜１０ｎｍの窒化チタン（ＴｉＮ）からなるバリアメタル膜２７を形成した後、コンタクトホール２６内に、バリアメタル膜２７を介して、例えばタングステン（Ｗ）からなる導電膜２８を埋め込む。これにより、コンタクトホール２６内に、バリアメタル膜２７を介して、導電膜２８が埋め込まれてなるコンタクトプラグ２８Ａを形成する。
このようにして、絶縁膜２４及び層間絶縁膜２５に、第２の金属シリサイド膜２３と接続するコンタクトプラグ２８Ａを形成する。
その後、層間絶縁膜２５上に、例えば銅（Ｃｕ）又はアルミニウム（Ａｌ）からなる配線用金属膜を形成した後、配線用金属膜を配線形状にパターニングし、層間絶縁膜２５上に、コンタクトプラグ２８Ａと接続する配線２９を形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
以下に、本発明の一実施形態に係る半導体装置の構成について、図４(c) を参照しながら説明する。
本実施形態に係る半導体装置は、半導体基板１０に形成されたＮ型ＭＩＳトランジスタを備えた半導体装置である。
本実施形態に係る半導体装置は、図４(c) に示すように、半導体基板１０における素子分離領域（図示せず）に囲まれた半導体領域１０ｘと、半導体基板１０に形成されたｐ型ウェル領域１１と、半導体領域１０ｘ上に形成されたゲート絶縁膜１３Ａと、ゲート絶縁膜１３Ａ上に形成されたゲート電極１５Ａと、ゲート電極１５Ａの側面上に形成されたオフセットスペーサ１７Ａと、ゲート電極１５Ａの側面上にオフセットスペーサ１７Ａを介して形成された断面形状がＬ字状の内側サイドウォール１９と、半導体領域１０ｘにおけるオフセットスペーサ１７Ａの側方下に位置する領域に形成されたｎ型エクステンション領域１８と、半導体領域１０ｘにおける内側サイドウォール１９の外側方下に位置する領域に形成されたｎ型ソースドレイン領域２１と、ゲート電極１５Ａにおける第２導電膜１５上に形成された第１の金属シリサイド膜２２と、ｎ型ソースドレイン領域２１上に形成された第２の金属シリサイド膜２３と、ゲート電極１５Ａ上の第１の金属シリサイド膜２２、オフセットスペーサ１７Ａ、内側サイドウォール１９、及び半導体領域１０ｘにおける内側サイドウォール１９の外側方に位置する領域（即ち、ｎ型ソースドレイン領域２１）上の第２の金属シリサイド膜２３を覆うように形成された絶縁膜２４と、絶縁膜２４上に形成された層間絶縁膜２５と、層間絶縁膜２５及び絶縁膜２４を貫通して設けられ、第２の金属シリサイド膜２３に接続されたコンタクトプラグ２８Ａと、層間絶縁膜２５上に形成されコンタクトプラグ２８Ａと接続する配線２９とを備えている。
ここで、ゲート絶縁膜１３Ａは、図４(c) に示すように、半導体領域１０ｘ上に形成された下地絶縁膜からなる下地ゲート絶縁膜１２と、下地ゲート絶縁膜１２上に形成された高誘電率絶縁膜からなる高誘電率ゲート絶縁膜１３とを有している。
ゲート電極１５Ａは、図４(c) に示すように、ゲート絶縁膜１３Ａ上に形成された金属膜からなる第１導電膜１４と、第１導電膜１４上に形成されたシリコン膜からなる第２導電膜１５とを有している。
オフセットスペーサ１７Ａは、図４(c) に示すように、ゲート電極１５Ａの側面上に形成されシリコン窒化膜からなる内側オフセットスペーサ１６と、ゲート電極１５Ａの側面上に内側オフセットスペーサ１６を覆うように形成されシリコン酸化膜からなる外側オフセットスペーサ１７とを有している。即ち、外側オフセットスペーサ１７は、内側オフセットスペーサ１６の上端及び外側面に接して形成されている。
絶縁膜２４は、半導体領域１０ｘにおけるゲート電極１５Ａの下方に位置するチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜である。絶縁膜２４は、図４(c) に示すように、断面形状がＬ字状の内側サイドウォール１９の表面（即ち、内側サイドウォール１９の上面及び外側面）に接して形成されている。
以上のように、本実施形態の構成上の特徴点は、以下に示す点である。
本実施形態では、オフセットスペーサ１７Ａが、図４(c) に示すように、内側オフセットスペーサ１６と、内側オフセットスペーサ１６の上端及び外側面に接して形成された外側オフセットスペーサ１７とを有している。即ち、オフセットスペーサ１７Ａの構成が、内側オフセットスペーサ１６と外側オフセットスペーサ１７との積層構成である。これに対し、従来では、オフセットスペーサの構成が、単層構成である（図６(c)：１０４参照）。
また本実施形態では、第１の金属シリサイド膜２２が、図４(c) に示すように、ゲート電極１５Ａにおける第２導電膜１５上に形成されている。これに対し、従来では、第１の金属シリサイド膜１０９が、図６(c) に示すように、ゲート電極１０３上にだけでなく、オフセットスペーサ１０４上にも形成されている。そのため、本実施形態では、絶縁膜（応力絶縁膜）２４が、図４(c) に示すように、ゲート電極１５Ａ上の第１の金属シリサイド膜２２、オフセットスペーサ１７Ａ、内側サイドウォール１９、及びｎ型ソースドレイン領域２１上の第２の金属シリサイド膜２３を覆うように形成されている。これに対し、従来では、応力絶縁膜１１１が、図６(c) に示すように、ゲート電極１０３及びオフセットスペーサ１０４上の第１の金属シリサイド膜１０９、内側サイドウォール１０６、及びソースドレイン領域１０８上の第２の金属シリサイド膜１１０を覆うように形成されている。
本実施形態によると、外側オフセットスペーサ（シリコン酸化膜）１７が、内側オフセットスペーサ１６の上端及び外側面に接して形成されるため、図４(a) に示す工程において、熱リン酸を用いたウェットエッチングによる外側サイドウォール（シリコン窒化膜）２０の除去の際に、内側オフセットスペーサ（シリコン窒化膜）１６が除去されることはなく、オフセットスペーサ１７Ａが除去されることを防止することができるので、ゲート電極１５Ａと内側サイドウォール１９との間に溝（図６(b)：Ｔ参照）が形成されることはない。
そのため、図４(b) に示す工程において、第１の金属シリサイド膜２２の形成の際に、シリサイド用金属膜（図示せず）を、ゲート電極１５Ａにおける第２導電膜１５の上面にのみ接して形成し、第１の金属シリサイド膜２２を、溝内に埋め込むことなく、ゲート電極１５Ａにおける第２導電膜１５上に形成することができる。そのため、図４(c) に示す工程において、コンタクトプラグ２８Ａの形成の際に、コンタクトプラグがゲート電極１５Ａ寄りにずれて形成される（具体的には例えば、ゲート電極１５Ａの側面から距離ｘだけ離して設ける予定のコンタクトプラグの形成の際に、図５に示すように、コンタクトプラグ３８Ａが、ゲート電極１５Ａの側面から距離ｙ（ｙ＜ｘ）だけ離れて、ゲート電極１５Ａ寄りにずれて形成される）ことがあっても、コンタクトプラグ３８Ａと第１の金属シリサイド膜２２とが接触することはないため、ゲート電極１５Ａとコンタクトプラグ３８Ａ間に短絡が発生することを防止することができる。
従って、ゲート電極１５Ａとコンタクトプラグ２８Ａ間の短絡マージンの幅が、従来のようにオフセットスペーサの幅分だけ短くなることを防止することができる。
また、図４(a) に示すように、外側サイドウォール２０を除去した後、図４(b) に示すように、内側サイドウォール１９の表面に接して絶縁膜（応力絶縁膜）２４を形成することにより、絶縁膜２４を、外側サイドウォール２０の除去分だけチャネル領域に近付けて形成することができるため、チャネル領域のゲート長方向に、絶縁膜２４による引っ張り応力を効果的に印加することができるので、Ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
なお、本実施形態では、半導体基板に形成されたＭＩＳトランジスタの導電型がＮ型の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＭＩＳトランジスタの導電型がＰ型の場合（即ち、本実施形態におけるｐ型ウェル領域１１の導電型がｎ型、ｎ型エクステンション領域１８、及びｎ型ソースドレイン領域２１の導電型がｐ型の場合）においても、本実施形態と同様の効果を得ることができる。但し、この場合、絶縁膜として応力絶縁膜を用いる場合、本実施形態におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜の代わりに、チャネル領域のゲート長方向に圧縮応力を生じさせる応力絶縁膜を用いる。
また、本実施形態では、絶縁膜２４として、応力絶縁膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
また、本実施形態では、下地ゲート絶縁膜１２及び高誘電率ゲート絶縁膜１３からなるゲート絶縁膜１３Ａ上に、金属膜からなる第１導電膜１４と、シリコン膜からなる第２導電膜１５とで構成されたゲート電極１５Ａを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、シリコン酸化膜、又はシリコン窒化膜からなるゲート絶縁膜上に、ポリシリコン膜からなるゲート電極を形成した場合においても、本実施形態と同様の効果を得ることができる。
また、本実施形態では、第１導電膜１４となる金属膜１４ａの材料として、窒化チタン（ＴｉＮ）を用いて説明したが、本発明はこれに限定されるものではない。例えば、金属膜１４ａの材料として、窒化チタンの代わりに窒化タンタル（ＴａＮ）を用いても、本実施形態と同様の効果を得ることができる。
また、本実施形態では、シリサイド用金属膜の材料として、ニッケルを用いて、ニッケルシリサイド（ＮｉＳｉ）からなる第１，第２の金属シリサイド膜２２，２３を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、シリサイド用金属膜の材料として、ニッケルの代わりにコバルトを用いて、コバルトシリサイド（ＣｏＳｉ2）からなる第１，第２の金属シリサイド膜を形成してもよい。
本発明は、外側サイドウォールの除去の際に、オフセットスペーサが除去されることを防止することができるので、オフセットスペーサを有するＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
(a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 (a) 〜(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 本発明の一実施形態に係る半導体装置の構成を示すゲート長方向の断面図である。 (a) 〜(c) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。 従来の半導体装置の構成を示すゲート長方向の断面図である。
符号の説明
１０ 半導体基板
１０ｘ 半導体領域
１１ ｐ型ウェル領域
１２ａ 下地絶縁膜
１２ 下地ゲート絶縁膜
１３ａ 高誘電率絶縁膜
１３ 高誘電率ゲート絶縁膜
１３Ａ ゲート絶縁膜
１４ａ 金属膜
１４ 第１導電膜
１５ａ シリコン膜
１５ 第２導電膜
１５Ａ ゲート電極
１６ａ 第１の絶縁膜
１６ 内側オフセットスペーサ
１７ａ 第２の絶縁膜
１７ 外側オフセットスペーサ
１７Ａ オフセットスペーサ
１８ａ ｎ型エクステンション注入領域
１８ ｎ型エクステンション領域
１９ 内側サイドウォール
２０ 外側サイドウォール
２０Ａ サイドウォール
２１ａ ｎ型ソースドレイン注入領域
２１ ｎ型ソースドレイン領域
２２ 第１の金属シリサイド膜
２３ 第２の金属シリサイド膜
２４ 絶縁膜
２５ 層間絶縁膜
２６ コンタクトホール
２７ バリアメタル膜
２８ 導電膜
２８Ａ コンタクトプラグ
２９ 配線
３６ コンタクトホール
３７ バリアメタル膜
３８ 導電膜
３８Ａ コンタクトプラグ

Claims (11)

  1. 第１導電型の半導体領域上にゲート絶縁膜を形成する工程（ａ）と、
    前記ゲート絶縁膜上にゲート電極を形成する工程（ｂ）と、
    前記ゲート電極の側面上に、内側オフセットスペーサ及び外側オフセットスペーサからなるオフセットスペーサを形成する工程（ｃ）と、
    前記ゲート電極の側面上に、前記オフセットスペーサを介して、断面形状がＬ字状の内側サイドウォール、及び外側サイドウォールからなるサイドウォールを形成する工程（ｄ）と、
    前記半導体領域における前記サイドウォールの外側方下に位置する領域に第２導電型のソースドレイン領域を形成する工程（ｅ）と、
    前記工程（ｅ）の後で、前記外側サイドウォールを除去して、前記内側サイドウォールを残存させる工程（ｆ）と、
    前記工程（ｆ）の後で、前記ゲート電極上にだけ第１の金属シリサイド膜を形成すると共に、前記ソースドレイン領域上に第２の金属シリサイド膜を形成する工程（ｇ）と、
    前記ゲート電極、前記オフセットスペーサ、前記内側サイドウォール、及び前記半導体領域における前記内側サイドウォールの外側方に位置する領域を覆うように絶縁膜を形成する工程（ｈ）と、
    前記工程（ｈ）の後で、前記絶縁膜上に層間絶縁膜を形成する工程（ｉ）と、
    前記絶縁膜及び前記層間絶縁膜に、前記第２の金属シリサイド膜と接続するコンタクトプラグを形成する工程（ｊ）とを備え、
    前記工程（ｃ）は、前記ゲート電極の側面上に、上端の高さが前記ゲート電極の上面の高さよりも低い前記内側オフセットスペーサを形成する工程（ｃ１）と、前記ゲート電極の側面上に、前記内側オフセットスペーサを覆うように前記外側オフセットスペーサを形成する工程（ｃ２）とを有し、
    前記工程（ｃ２）において、前記外側オフセットスペーサは、前記内側オフセットスペーサの上端及び外側面に接すると共に、その上端が前記ゲート電極の上面と同等の高さまで形成され、
    前記外側オフセットスペーサは、前記外側サイドウォールとは異なる材料で形成されており、
    前記内側オフセットスペーサと前記外側サイドウォールとは同じ材料で形成されていることを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記工程（ｈ）において、前記絶縁膜は、前記内側サイドウォールの表面に接して形成されることを特徴とする半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記内側オフセットスペーサ及び前記外側サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記外側オフセットスペーサは、シリコン酸化膜からなり、
    前記外側サイドウォールは、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記内側オフセットスペーサは、シリコン窒化膜からなり、
    前記外側オフセットスペーサは、シリコン酸化膜からなることを特徴とする半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記絶縁膜は、前記半導体領域における前記ゲート電極の下方に位置するチャネル領域のゲート長方向に応力を生じさせる応力絶縁膜であることを特徴とする半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記第１導電型は、ｐ型であり、
    前記第２導電型は、ｎ型であり、
    前記応力は、引っ張り応力であることを特徴とする半導体装置の製造方法。
  8. 請求項６に記載の半導体装置の製造方法において、
    前記第１導電型は、ｎ型であり、
    前記第２導電型は、ｐ型であり、
    前記応力は、圧縮応力であることを特徴とする半導体装置の製造方法。
  9. 請求項１〜８のうちいずれか１項に記載の半導体装置の製造方法において、
    前記絶縁膜は、シリコン窒化膜からなることを特徴とする半導体装置の製造方法。
  10. 請求項１〜９のうちいずれか１項に記載の半導体装置の製造方法において、
    前記ゲート絶縁膜は、前記半導体領域上に形成された下地絶縁膜からなる下地ゲート絶縁膜と、前記下地ゲート絶縁膜上に形成された高誘電率絶縁膜からなる高誘電率ゲート絶縁膜とを有していることを特徴とする半導体装置の製造方法。
  11. 請求項１〜１０のうちいずれか１項に記載の半導体装置の製造方法において、
    前記ゲート電極は、前記ゲート絶縁膜上に形成された金属膜からなる第１導電膜と、前記第１導電膜上に形成されたシリコン膜からなる第２導電膜とを有していることを特徴とする半導体装置の製造方法。
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