JP2005244009A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000000034 method Methods 0.000 title description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 49
- 239000012535 impurity Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 24
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 5
- 238000001039 wet etching Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/66007—Multistep manufacturing processes
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Abstract
【課題】ゲート電極の上部側面におけるシリサイド膜の異常成長を抑制すること
【解決手段】半導体基板10上にゲート絶縁膜11を介してシリコンを含むゲート電極12を形成する。ゲート電極12の側面にシリコン酸化膜からなるオフセットスペーサ13を形成する。オフセットスペーサ13及びゲート電極12をマスクに低濃度不純物層14を形成する。オフセットスペーサ13の上面を後退させる。ゲート電極12の側面及びオフセットスペーサ13の側面にサイドウォールスペーサ16を形成する。サイドウォールスペーサ16、オフセットスペーサ13、及びゲート電極12をマスクに半導体基板10の表面に、高濃度不純物層18を形成する。シリコン酸化物を選択除去し、サイドウォールスペーサ16を除去しない溶液を半導体基板10上に供給する。半導体基板10上に金属層19を堆積させる。ゲート電極12と金属層19を反応させて、シリサイド膜20を形成する。
【選択図】 図1
【解決手段】半導体基板10上にゲート絶縁膜11を介してシリコンを含むゲート電極12を形成する。ゲート電極12の側面にシリコン酸化膜からなるオフセットスペーサ13を形成する。オフセットスペーサ13及びゲート電極12をマスクに低濃度不純物層14を形成する。オフセットスペーサ13の上面を後退させる。ゲート電極12の側面及びオフセットスペーサ13の側面にサイドウォールスペーサ16を形成する。サイドウォールスペーサ16、オフセットスペーサ13、及びゲート電極12をマスクに半導体基板10の表面に、高濃度不純物層18を形成する。シリコン酸化物を選択除去し、サイドウォールスペーサ16を除去しない溶液を半導体基板10上に供給する。半導体基板10上に金属層19を堆積させる。ゲート電極12と金属層19を反応させて、シリサイド膜20を形成する。
【選択図】 図1
Description
本発明は、MISFETのゲート電極の側面にオフセットスペーサを設けた半導体装置及び半導体装置の製造方法に関する。
近年、半導体装置の微細化に伴い、MOSFETでは、単に耐圧だけでなくショートチャネル効果やデバイス性能、集積密度、更には製造プロセスの煩雑さまで考慮に入れて設計する必要がある。この微細化の進んだ半導体装置におけるMOS(MIS)型トランジスタを実現するために用いられている構造の一つがエクステンション構造である。また、ロジック回路に使用されるMOS(MIS)型トランジスタには更に高速動作が要求される。この高速動作を実現するために、ゲート電極上、ソース及びドレイン領域上に低抵抗材料であるシリサイド膜を形成することも重要な技術となっている。
エクステンション構造において、更にショートチャネル効果を抑制するため、ゲート電極の側壁にオフセットスペーサを形成した後に、浅い低濃度不純物拡散層を形成する技術がある(特許文献1参照)。
特許文献1の図7を参照して、従来技術の問題点を説明する。図7(e)に示すシリサイド膜110の形成工程において、金属膜の堆積前に、自然酸化膜等を除去してゲート電極113a及び高濃度ソース・ドレイン領域107を完全に露出させるためのウェットエッチングが必要となる。このウェットエッチングにより、シリコン酸化膜からなるオフセットスペーサ114aとサイドウォール109の一部が後退する。そのため、ゲート電極113aの上部側面が露出した状態でシリサイド膜110が形成される。このため、ゲート電極113aの側壁部は金属が過剰に供給されシリサイド膜110の異常成長を引起し、ゲート幅の細線部での低抵抗化を加速させる要因となる。
オフセットスペーサにシリコン酸化膜以外の材料を用いるとホットキャリアが発生し、しきい値電圧が上昇する。よって、オフセットスペーサにシリコン酸化膜以外の材料を用いることは好ましくない。
このように、ウェットエッチング時にオフセットスペーサ及びオフセットスペーサが後退して、ゲート電極の上部側面が露出するため、シリサイド膜の異常成長が生じるという問題点があった。
特開2002−289841号公報
本発明の目的は、ゲート電極の上部側面におけるシリサイド膜の異常成長を抑制しえる半導体装置及び半導体装置の製造方法を提供することにある。
本発明の一例に係わる半導体装置は、半導体基板と、この半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極の側面に形成され、上面が前記ゲート電極の上面より低い、絶縁性の一対のオフセットスペーサと、前記ゲート電極の上部側面及び前記オフセットスペーサの側面に形成された、前記オフセットスペーサと材質が異なる絶縁性のサイドウォールスペーサと、前記ゲート電極を挟むように前記半導体基板に形成された低濃度不純物拡散層と、前記ゲート電極及び一対のサイドウォールスペーサを挟むように、前記低濃度不純物拡散層より深い位置の前記半導体基板に形成され高濃度不純物拡散層と、前記高濃度不純物拡散層及びゲート電極上に形成された金属シリサイド膜とを具備してなることを特徴とする。
本発明の一例に係わる半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してシリコンを含むゲート電極を形成する工程と、前記ゲート電極の側面にシリコン酸化膜からなるオフセットスペーサを形成する工程と、前記オフセットスペーサ及びゲート電極をマスクに前記半導体基板の表面に低濃度不純物層を形成する工程と、前記オフセットスペーサの上面を後退させる工程と、前記ゲート電極の側面及び前記オフセットスペーサの側面にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサ、オフセットスペーサ、及びゲート電極をマスクに前記半導体基板の表面に、低濃度不純物層より不純物濃度が高い高濃度不純物層を形成する工程と、シリコン酸化物を除去し、前記サイドウォールスペーサを除去しない溶液を前記半導体基板上に供給する工程と、前記シリコン基板上に金属層を堆積させる工程と、前記ゲート電極表面と前記金属層を反応させて、低抵抗材料層を形成する工程を具備することを特徴とする。
本発明によれば、ゲート電極の上部側面におけるシリサイド膜の異常成長を抑制しえる半導体装置及び半導体装置の製造方法が提供される。
本発明の実施の形態を以下に図面を参照して説明する。
本実施例では、ゲート電極上とソース・ドレイン領域に低抵抗材料である金属シリサイド膜を形成する技術において、ソース・ドレイン領域は勿論、特に細線のゲート電極上に均一な金属シリサイド膜を形成することを目的とする。図面を用いて説明する。
本実施例では、ゲート電極上とソース・ドレイン領域に低抵抗材料である金属シリサイド膜を形成する技術において、ソース・ドレイン領域は勿論、特に細線のゲート電極上に均一な金属シリサイド膜を形成することを目的とする。図面を用いて説明する。
図1(a)に示すように、シリコン基板10上に、ゲート絶縁膜11及びポリシリコンからなるゲート電極材12を堆積した後、ゲート電極12及びゲート絶縁膜11をパターニングする。図1(b)に示すように、全面に10nm程度のシリコン酸化膜を堆積した後に異方性エッチングを行うことによりゲート電極12の側壁にオフセットスペーサ13を形成する。図1(c)に示すように、ゲート電極12及びオフセットスペーサ13を形成後にこれらをマスクに不純物を導入し、シリコン基板内においてゲート電極12に隣接する浅い低濃度不純物拡散層14を形成する。ここまでは従来と同じである。
次に、図1(d)に示すように、シリコン酸化膜15を堆積する。図1(e)に示すように、シリコン酸化物が選択エッチングされる条件で異方性エッチングを行い、ゲート電極12及び低濃度不純物拡散層14上のシリコン酸化膜15を除去する。この異方性エッチングにより、オフセットスペーサ13及びシリコン酸化膜15の上面をゲート電極12の上面より後退させ、段差を形成する。
図1(f)に示すように、シリコン窒化膜16、シリコン酸化膜17を順次堆積する。図1(g)に示すように、異方性エッチングを行い、ゲート電極12及び低濃度不純物拡散層14上のシリコン酸化膜17及びシリコン窒化膜16を除去する。ここで、シリコン窒化膜(サイドウォールスペーサ)16の断面形状は、L字を二つ繋げた形状である。
図1(h)に示すように、ゲート電極12及びシリコン酸化膜17をマスクに不純物をシリコン基板10に導入し、シリコン基板内においてゲート電極12の端部から離隔した深い高濃度不純物拡散層18を形成する。
次に、図1(i)に示すように、弗酸を用いたウェットエッチングにより、ゲート電極12及び高濃度不純物拡散層18表面の自然酸化膜を除去する。ウェットエッチング時シリコン酸化膜17が除去される。ウェットエッチング時、オフセットスペーサ13及びシリコン酸化膜15はシリコン窒化膜16で覆われているので、エッチングされることがない。
図1(j)に示すように、シリコン基板10上に全面にニッケル等の金属膜19を堆積する。図1(k)に示すように、ゲート電極12及び高濃度不純物拡散層18の露出している表面部を金属と反応が起こる温度までアニ−ルすることで金属シリサイド膜20を自己整合的に形成する。そして、未反応の金属膜を選択除去する。
その結果、本実施形態では、ゲート電極12の側面上部はシリコン窒化膜で覆われているため、ウェットエッチングによるシリコン酸化膜の後退が発生せず、金属の過剰な供給が起きないため、均一な金属シリサイド膜を形成することが可能となる。
なお、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々変形して実施することが可能である。
10…シリコン基板,11…ゲート絶縁膜,12…ゲート電極,13…オフセットスペーサ,14…低濃度不純物拡散層,15…シリコン酸化膜,16…シリコン窒化膜,17…シリコン酸化膜,18…高濃度不純物拡散層,19…金属シリサイド膜,20…金属シリサイド膜
Claims (4)
- 半導体基板と、
この半導体基板上にゲート絶縁膜を介して形成されたシリコンを含むゲート電極と、
このゲート電極の側面に形成され、上面が前記ゲート電極の上面より低い、絶縁性の一対のオフセットスペーサと、
前記ゲート電極の上部側面及び前記オフセットスペーサの側面に形成された、前記オフセットスペーサと材質が異なる絶縁性のサイドウォールスペーサと、
前記ゲート電極を挟むように前記半導体基板に形成された低濃度不純物拡散層と、
前記ゲート電極及び一対のサイドウォールスペーサを挟むように、前記低濃度不純物拡散層より深い位置の前記半導体基板に形成された高濃度不純物拡散層と、
前記ゲート電極上に形成されたシリサイド膜とを具備してなることを特徴とする半導体装置。 - 前記サイドウォールスペーサは、前記低濃度不純物拡散層上に形成されていることを特徴とする請求項1に記載の半導体装置。
- 半導体基板上にゲート絶縁膜を介してシリコンを含むゲート電極を形成する工程と、
前記ゲート電極の側面にシリコン酸化膜からなるオフセットスペーサを形成する工程と、
前記オフセットスペーサ及びゲート電極をマスクに前記半導体基板の表面に低濃度不純物拡散層を形成する工程と、
前記オフセットスペーサの上面を後退させる工程と、
前記ゲート電極の側面及び前記オフセットスペーサの側面にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ、オフセットスペーサ、及びゲート電極をマスクに前記半導体基板の表面に、低濃度不純物層より不純物濃度が高い高濃度不純物層を形成する工程と、
シリコン酸化物を除去し、前記サイドウォールスペーサを除去しない溶液を前記半導体基板上に供給する工程と、
前記半導体基板上に金属層を堆積させる工程と、
前記ゲート電極と前記金属層を反応させて、シリサイド膜を形成する工程を具備することを特徴とした半導体装置の製造方法。 - 低濃度不純物拡散層の形成後、半導体基板上に第2のシリコン酸化膜を堆積させ、
異方性エッチングにより、前記オフセットスペーサ上面の後退処理を行うと共に、前記低濃度不純物拡散層及びゲート電極上の第2のシリコン酸化膜を除去することを特徴とする請求項3に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004053165A JP2005244009A (ja) | 2004-02-27 | 2004-02-27 | 半導体装置及びその製造方法 |
US11/066,227 US20050191817A1 (en) | 2004-02-27 | 2005-02-25 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004053165A JP2005244009A (ja) | 2004-02-27 | 2004-02-27 | 半導体装置及びその製造方法 |
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---|---|
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004053165A Pending JP2005244009A (ja) | 2004-02-27 | 2004-02-27 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050191817A1 (ja) |
JP (1) | JP2005244009A (ja) |
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Publication number | Publication date |
---|---|
US20050191817A1 (en) | 2005-09-01 |
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---|---|---|---|
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|
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|
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