KR20030088797A - 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법 - Google Patents

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Abstract

집적 회로 반도체 소자 및 그 제조방법을 제공한다. 본 발명은 반도체 기판 상에 형성된 게이트 스택 패턴의 표면 및 게이트 스페이서 상에서 형성되고, 상기 게이트 스페이서의 하단부에서 상기 반도체 기판의 평면 방향으로 돌출된 오프셋을 갖는 확산 방지막 스페이서와, 상기 게이트 스페이서 하부의 반도체 기판 상에 형성되고 상기 오프셋의 저면을 노출시키는 절연막 패턴과, 상기 게이트 스페이서 상에서 상기 확산 방지막 스페이서에 얼라인되도록 상기 반도체 기판에 소오스/드레인 영역과, 상기 소오스/드레인 영역 상에 상기 오프셋을 덮도록 형성되고 상기 소오스/드레인 영역과 균일한 접합을 가지는 실리사이드가 형성되어 있다. 이에 따라, 본 발명의 집적 회로 반도체 소자는 소오스/드레인 영역과 균일한 접합을 가지는 실리사이드를 구비하여 접합 누설 전류 특성을 향상시킬 수 있다.

Description

균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및 그 제조방법{Integrated circuit semiconductor device having uniform silicide juction and fabrication method thereof}
본 발명은 집적 회로 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 선택적 에피택셜 성장법(SEG: selective epitaxial growth)을 이용하여 실리사이드를 형성하는 집적 회로 반도체 소자 및 그 제조방법에 관한 것이다.
집적 회로 반도체 소자가 고집적화에 따라 안정적인 트랜지스터 특성 확보를 위해서는 소오스/드레인 영역을 얕은 접합 영역(shallow junction region)으로 형성하는 것이 필수적이다. 또한 트랜지스터의 고속동작을 위해 소오스/드레인 영역에 낮은 저항을 갖는 콘택을 형성하는 것이 필수적으로 요구되고 있다.
얕은 접합의 소오스/드레인 영역을 형성하기 위해, 얕은 깊이의 소오스/드레인 영역을 형성한 후, 선택적 에피택셜 성장법을 이용하여 상기 얕은 깊이의 소오스/드레인 영역 상에만 실리콘 에피층을 형성하여 소오스/드레인 영역의 전체적인 높이가 높게 되도록 하는 공정이 사용된다. 그리고, 낮은 저항의 콘택을 갖는 소오스/드레인 영역을 형성하기 위해, 티타늄(Ti), 코발트(Co), 니켈(Ni)등의 금속을 소오스/드레인 영역에 증착한 후 고상 반응시켜 저항이 낮은 실리사이드(silicide)를 형성하는 공정이 사용된다. 여기서, 선택적 에피택셜 성장법 및 실리사이드를 사용하여 집적 회로 반도체 소자를 제조하는 종래의 방법을 설명한다.
도 1 내지 도 3은 종래 기술에 의한 집적회로 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 스택 패턴(20)을 형성한다. 상기 게이트 스택 패턴(20)은 게이트 절연막(12), 게이트 전극(14 및 16) 및 캡핑막(18)으로 구성된다. 상기 게이트 절연막(12)은 산화막으로 형성되며, 상기 게이트 전극(14 및 16)은 폴리실리콘막(14)과 텅스텐 실리사이드(16)로 형성되며, 상기 캡핑막(18)은 질화막으로 형성된다.
다음에, 상기 게이트 스택 패턴(20)에 얼라인되게 상기 반도체 기판(10)에 저농도 불순물 영역(22)을 형성한다. 계속하여, 상기 게이트 스택 패턴(20)의 양측벽에 게이트 스페이서(24)를 형성한다. 상기 게이트 스페이서(24)는 게이트 스택패턴(20)이 형성된 반도체 기판(10)의 전면에 질화막을 형성한 후 이방성식각하여 형성한다.
다음에, 상기 게이트 스페이서(24)에 얼라인되게 상기 반도체 기판(10)에 고농도 불순물 영역(26)을 형성한다. 결과적으로, 저농도 불순물 영역(22) 및 고농도 불순물 영역(26)으로 소오스/드레인 영역을 형성한다. 다음에, 선택적 에피택셜 성장법으로 상기 소오스/드레인 영역중 고농도 불순물 영역(26) 상에만 실리콘 에피층(28)을 형성한다. 그런데, 상기 실리콘 에피층은 상기 선택적 에피택셜 성장법의 특성상 게이트 스페이서(24)와 접하는 부분에서는 그 외 부분과 다르게 얇게 성장되는 패시트(facet, 30)가 발생한다.
도 2를 참조하면, 상기 게이트 스페이서(24) 및 실리콘 에피층(28)이 형성된 반도체 기판(10)의 전면에 금속층(32)을 형성한다. 즉, 상기 금속층(32)은 게이트 스페이서(24), 실리콘 에피층(28) 및 캡핑층(18) 상에 형성된다. 상기 금속층(32)은 코발트, 니켈 등의 금속을 이용하여 형성한다.
도 3을 참조하면, 상기 실리콘 에피층(28) 및 금속층(32)을 열처리하는 실리시데이션공정을 진행한다. 이렇게 되면, 고농도 불순물 영역(26) 상에 형성된 실리콘 에피층(28)은 실리사이드(34)가 되고, 상기 캡핑층(18) 및 게이트 스페이서(24) 상에 형성된 금속층은 실리사이드가 되지 않는다. 이어서, 실리사이드(34)가 되지 않는 금속층(32)은 습식 식각 공정으로 제거한다.
그런데, 상기 종래의 집적 회로 반도체 소자의 제조방법은 고농도 불순물 영역(26) 상에 선택적 에피택셜 성장법을 사용하여 성장된 실리콘 에피층(28)은 상기게이트 스페이서와 인접한 부분의 패시트(facet, 30)로 인해 두께가 고농도 불순물 영역(26) 전체에 걸쳐 균일하지 않게 된다. 따라서, 실리사이드 형성시 실리콘 에피층(28)의 두께가 얇은 고농도 불순물 영역, 즉 소오스/드레인 영역의 에지 부위는 실리사이드가 깊게 형성되어 실리사이드 접합(도 3의 참조번호 36)이 균일하지 않기 때문에 접합 누설 전류 특성이 취약해진다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 균일한 실리사이드 접합을 가져 접합 누설 전류 특성이 향상된 집적 회로 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 선택적 에피택셜 성장법을 이용할 때 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자의 제조방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 의한 집적회로 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 4 내지 도 11은 본 발명의 일 예에 의한 집적 회로 반도체 소자의 제조방법 및 그에 의한 구조를 설명하기 위하여 도시한 단면도들이다.
도 12 내지 도 20은 본 발명의 다른 예에 의한 집적 회로 반도체 소자의 제조방법 및 그에 의한 구조를 설명하기 위하여 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 집적 회로 반도체 소자는 반도체 기판 상에 형성된 게이트 스택 패턴의 표면 및 게이트 스페이서 상에서 형성되고, 상기 게이트 스페이서의 하단부에서 상기 반도체 기판의 평면 방향으로 돌출된 오프셋을 갖는 확산 방지막 스페이서와, 상기 게이트 스페이서 하부의 반도체 기판 상에 형성되고 상기 오프셋의 저면을 노출시키는 절연막 패턴과, 상기 게이트 스페이서 상에서 상기 확산 방지막 스페이서에 얼라인되도록 상기 반도체 기판에 소오스/드레인 영역과, 상기 소오스/드레인 영역 상에 상기 오프셋을 덮도록 형성되고 상기 소오스/드레인 영역과 균일한 접합을 가지는 실리사이드가형성되어 있다.
상기 게이트 스택 패턴에 얼라인되어 상기 반도체 기판에는 불순물 영역이 더 형성되어 상기 소오스/드레인 영역은 LDD(lightly doped drain) 구조일 수 있다.
또한, 본 발명의 다른 예에 의한 집적 회로 반도체 소자는 반도체 기판의 제1 영역 및 제2 영역 상에 각각 형성된 게이트 스택 패턴과, 상기 제1 영역 및 제2 영역의 게이트 스택 패턴의 양측벽 상에 형성된 게이트 스페이서를 포함한다. 상기 제1 영역의 상기 게이트 스택 패턴의 표면, 상기 게이트 스페이서 및 상기 반도체 기판 상에는 확산 방지막이 형성되어 있고, 상기 제2 영역의 상기 게이트 스택 패턴의 표면 및 상기 게이트 스페이서 상에는 상기 게이트 스페이서의 하단부에서 돌출된 오프셋을 갖는 확산 방지막 스페이서가 형성되어 있다. 상기 제1 영역의 상기 게이트 스택 패턴의 양측벽 하부의 상기 반도체 기판에는 제1 소오스/드레인 영역과, 상기 제2 영역의 게이트 스페이서 상에 형성된 확산 방지막 스페이서에 얼라인되어 상기 반도체 기판에 제2 소오스/드레인 영역이 형성되어 있다. 그리고, 상기 제2 소오스/드레인 영역 상에 상기 오프셋을 덮고 상기 제2 소오스/드레인 영역과 균일한 접합을 가지는 실리사이드가 형성되어 있다.
상기 제1 영역은 셀 영역이고, 상기 제2 영역은 코아/주변회로 영역일 수 있다. 상기 제2 영역의 게이트 스페이서 및 확산 방지막 스페이서 하부의 반도체 기판 상에는 산화막 패턴이 더 형성되어 있을 수 있다. 상기 제2 영역의 상기 게이트 스택 패턴에 얼라인되어 상기 반도체 기판에 불순물 영역이 더 형성되어 상기 제2소오스/드레인 영역은 LDD 구조일 수 있다. 상기 제2 영역의 실리사이드는 상기 제2 소오스/드레인 영역 상에 실리콘 에피층 및 금속층을 순차적으로 형성한 후 실리시데이션하여 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 집적 회로 반도체 소자의 제조방법은 반도체 기판 상에 차례로 형성된 게이트 절연막, 게이트 전극 및 캡핑막으로 구성된 게이트 스택 패턴을 형성한 후, 상기 반도체 기판 상에 산화막을 형성한다. 상기 게이트 스택 패턴의 양측벽 상에 게이트 스페이서를 형성한 후 상기 게이트 스택 패턴 및 게이트 스페이서가 형성된 반도체 기판의 전면에 확산 방지막을 형성한다. 상기 게이트 스페이서 상부의 확산 방지막 상에 게이트 희생 스페이서를 형성한 후, 상기 게이트 희생 스페이서에 얼라인되게 상기 확산 방지막을 식각한다. 상기 게이트 희생 스페이서와 상기 산화막을 식각하여 상기 게이트 스택 패턴의 표면 및 상기 게이트 스페이서 상에 상기 게이트 스페이서의 하단부에서 돌출된 오프셋을 갖도록 확산 방지막 스페이서를 형성한다. 상기 게이트 스페이서 상에 형성된 확산 방지막 스페이서에 얼라인되어 상기 반도체 기판에 소오스/드레인 영역을 형성한 후, 상기 소오스/드레인 영역 상에 선택적으로 상기 오프셋을 덮는 실리콘 에피층을 형성한다. 상기 확산 방지막 스페이서 및 실리콘 에피층 상에 금속층을 형성한 후, 상기 소오스/드레인 영역 상의 실리콘 에피층 및 금속층을 실리시데이션시켜 실리사이드를 형성한다.
상기 게이트 스택 패턴에 얼라인되도록 상기 반도체 기판에 불순물 영역을 더 형성하여 상기 소오스/드레인 영역을 LDD 구조로 형성할 수 있다.
또한, 본 발명의 다른 예에 의한 집적 회로 반도체 소자의 제조방법은 반도체 기판의 제1 영역 및 제2 영역 상에 차례로 형성된 게이트 절연막, 게이트 전극 및 캡핑막으로 게이트 스택 패턴을 형성한 후, 상기 제1 영역의 게이트 스택 패턴에 얼라인되도록 제1 소오스/드레인 영역을 형성하는 단계를 포함한다. 상기 제1 영역 및 제2 영역의 게이트 스택 패턴의 양측벽 상에 게이트 스페이서를 형성한다. 상기 제1 영역 및 제2 영역의 게이트 스택 패턴 및 게이트 스페이서가 형성된 반도체 기판의 전면에 확산 방지막을 형성한다. 상기 제2 영역의 확산 방지막을 식각하여 상기 게이트 스택 패턴의 표면 및 상기 게이트 스페이서 상에 상기 게이트 스페이서의 하단부에서 돌출된 오프셋을 갖도록 확산 방지막 스페이서를 형성한다. 상기 제2 영역의 게이트 스페이서 상에 형성된 확산 방지막 스페이서에 얼라인되도록 상기 반도체 기판에 제2 소오스/드레인 영역을 형성한다. 상기 제2 소오스/드레인 영역 상에 선택적으로 상기 오프셋을 덮는 실리콘 에피층을 형성한다. 상기 확산 방지막, 확산 방지막 스페이서 및 실리콘 에피층 상에 금속층을 형성한다. 상기 실리콘 에피층 및 금속층을 실리시데이션시켜 실리사이드를 형성한다.
상기 게이트 스택 패턴을 형성한 다음에 상기 반도체 기판 상에는 산화막을 더 형성할 수 있다. 상기 제2 영역의 상기 게이트 스택 패턴에 얼라인되어 상기 반도체 기판에 불순물 영역을 더 형성하여 상기 제2 소오스/드레인 영역을 LDD 구조로 형성할 수 있다. 상기 제1 영역은 셀 영역이고, 상기 제2 영역은 코아/주변회로 영역일 수 있다.
이상과 같은 본 발명은 집적 회로 반도체 소자는 오프셋을 갖는 확산 방지막스페이서를 형성하여 상기 선택적 에피택셜 성장법에서 발생하는 패시트에 의해 소오스/드레인 영역의 엣지쪽에 실리사이드가 깊게 형성되는 문제점을 해결하여 접합 누설 전류 특성을 향상시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 4 내지 도 11은 본 발명의 일 예에 의한 집적 회로 반도체 소자의 제조방법 및 그에 의한 구조를 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 반도체 기판(100) 상에 게이트 스택 패턴(110)을 형성한다. 상기 게이트 스택 패턴(110)은 게이트 절연막(102), 게이트 전극(104 및 106) 및 캡핑막(108)으로 구성된다. 상기 게이트 절연막(102)은 산화막으로 형성되며, 상기 게이트 전극(104 및 106)은 폴리실리콘막(104)과 텅스텐 실리사이드(106)로 형성되며, 상기 캡핑막(108)은 질화막으로 형성된다.
이어서, 상기 게이트 스택 패턴(110) 형성시 식각 손상을 방지하기 위하여 게이트 스택 패턴(110)이 형성된 반도체 기판(100)을 산화시켜 상기 반도체 기판(100) 상에 산화막(112)을 형성한다. 상기 반도체 기판(100)의 산화시에 게이트 전극(104 및 106)의 양측벽에도 산화막이 아주 얇은 두께로 형성되나 편의상 도시하지는 않았다.
다음에, 상기 게이트 스택 패턴(110)에 얼라인되게 상기 반도체 기판(100)에 저농도 불순물 영역(114)을 형성한다. 상기 저농도 불순물 영역(114)은 소오스/드레인 영역으로 작용하며, NMOS 트랜지스터에서는 N-불순물 영역으로 형성하고, PMOS 트랜지스터인 경우에는 P-불순물 영역으로 형성한다.
계속하여, 상기 게이트 스택 패턴(110)의 양측벽에 게이트 스페이서(116)를 형성한다. 상기 게이트 스페이서(116)는 게이트 스택 패턴(110)이 형성된 반도체 기판(100)의 전면에 질화막을 형성한 후 이방성식각하여 형성한다.
도 5를 참조하면, 상기 게이트 스택 패턴(110) 및 게이트 스페이서(116)가 형성된 반도체 기판(100)의 전면에 확산 방지막(118) 및 희생막(120)을 형성한다. 다시 말해, 반도체 기판(100)의 전면에 확산 방지막(118) 및 희생막(120)을 순차적으로 형성한다. 상기 확산 방지막(118)은 질화막으로 형성하며, 상기 희생막(120)은 산화막으로 형성한다. 상기 희생막(120)은 후속에서 게이트 희생 스페이서로 되며, 상기 희생막(120)의 두께는 후속의 이온주입공정에 의해 고농도 불순물 영역의 크기를 결정한다.
도 6을 참조하면, 상기 희생막(120)을 이방성식각하여 상기 게이트 스페이서(116) 상부의 확산방지막(118) 상에 게이트 희생 스페이서(120a)를 형성한다. 다시 말해, 상기 희생막(120)은 이방성 식각되어 게이트 스택 패턴(110)의 양측벽에 형성된 게이트 스페이서(116) 상부에 게이트 희생 스페이서(120a)로 된다.
도 7을 참조하면, 상기 게이트 희생 스페이서(120a)에 얼라인되게 상기 산화막(112) 상의 확산방지막(118)을 식각하여 확산 방지막 스페이서(118a)를 형성한다. 이어서, 상기 게이트 희생 스페이서(120a) 및 확산 방지막 스페이서(118a)에 얼라인되게 불순물을 이온주입하여 반도체 기판(100)에 고농도 불순물 영역을 형성한다. 상기 고농도 불순물 영역은 소오스/드레인 영역으로 NMOS 트랜지스터에서는 N+불순물 영역으로 형성하고, PMOS 트랜지스터인 경우에는 P+ 불순물 영역으로 형성한다. 결과적으로, 저농도 불순물 영역(114) 및 고농도 불순물 영역(122)으로 이루어진 LDD(lightly doped drain) 구조의 소오스/드레인 영역이 형성된다. 본 실시예에서는 LDD 구조의 소오스/드레인 영역으로 형성하였으나, 저농도 불순물(114)을 형성하지 않고 트랜지스터를 형성하여도 무방하다.
도 8을 참조하면, 상기 게이트 희생 스페이서(120a)를 제거한다. 상기 게이트 희생 스페이서(120a)의 제거는 습식 식각 방법으로 제거하거나, 후의 실리콘 에피층 형성하기 위한 세정 공정을 이용하여 제거한다. 상기 게이트 희생 스페이서(120a) 제거할 때, 상기 게이트 희생 스페이서 하부의 반도체 기판(100) 상에서 형성된 산화막이 식각되어 상기 확산방지막 스페이서(118a) 하부를 노출시키는 산화막 패턴(112a)이 형성된다. 상기 산화막 패턴(112a)은 절연막 패턴으로 작용한다. 그리고, 상기 고농도 불순물 영역(122)의 표면은 노출된다.
따라서, 게이트 스페이서(116)의 하단부의 산화막 패턴(112a) 상에 상기 확산 방지막 스페이서(118a)의 하부 영역이 게이트 스페이서(116)(116) 측면으로 돌출되고 그 저면이 노출되는 오프셋(124, off-set)이 형성된다. 다시 말해, 상기 확산 방지막 스페이서(118a)는 게이트 스택 표면(110) 및 상기 게이트 스페이서(116) 상에 형성되고, 상기 게이트 스페이서(116)의 하단부에서 상기 반도체 기판(100)의 평면방향으로 돌출된 오프셋(124)을 갖는다. 상기 오프셋(124)은 후속 공정에서 실리사이드가 게이트 스페이서(116) 하부의 고농도 불순물 영역(122)의 엣지쪽으로 깊게 형성되는 것을 방지하여 실리사이드 접합이 균일하게 하는 역할을 수행한다.
도 9를 참조하면, 상기 노출된 고농도 불순물 영역(122) 상에 선택적 에피택셜 성장법으로 실리콘 에피층(126)을 형성한다. 상기 실리콘 에피층(126)은 상기 오프셋(124)이 완전히 덮일때까지 충분한 두께로 형성한다. 상기 실리콘 에피층(16)은 게이트 스페이서(116)의 엣지쪽으로 패시트(facet)가 형성된다.
도 10을 참조하면, 확산 방지막 스페이서(118a)가 형성된 반도체 기판(100)의 전면에 금속층(128)을 형성한다. 상기 금속층(128)은 확산 방지막 스페이서(118a) 및 실리콘 에피층(126) 상에 형성된다. 상기 금속층(128)은 코발트, 니켈, 또는 타이타늄을 이용하여 형성한다.
도 11을 참조하면, 상기 금속층(128)을 열처리하여 실리시데이션공정을 진행한다. 이렇게 되면, 고농도 불순물 영역(122) 상에 형성된 실리콘 에피층(126)은 실리사이드(130)가 된다. 상기 실리시데이션 공정시 상기 오프셋(124)으로 인해 실리사이드(130)가 상기 게이트 스페이서(116) 하부의 고농도 불순물 영역(122)의 엣지쪽으로 깊게 형성되는 것이 방지되어 실리사이드 접합(132)이 균일하게 형성된다. 상기 금속층(128)의 두께가 얇다면 상기 실리시데이션공정중 상기 실리콘 에치층(126)의 일부만 실리사이드가 형성될 수 있다. 상기 확산방지막 스페이서(118a) 상에 형성된 금속층(128)은 실리사이드가 되지 않아, 후공정에서 습식 식각 공정으로 제거한다.
도 12 내지 도 20은 본 발명의 다른 예에 의한 집적 회로 반도체 소자의 제조방법 및 그에 의한 구조를 설명하기 위하여 도시한 단면도들이다. 구체적으로, 도 12 내지 도 20은 도 4 내지 도 11의 집적 회로 반도체 소자를 디램(DRAM) 소자에 적용한 예를 나타낸 것이다.
도 12를 참조하면, 반도체 기판(200)은 제1 영역과 제2 영역으로 구분된다. 제1 영역은 메모리 셀이 형성되는 셀 영역이고, 제2 영역은 셀 영역 이외의 코아/주변회로 영역이다. 상기 셀 영역은 N-MOS 트랜지스터가 형성되는 영역이다. 상기 코아/주변회로 영역에는 N-MOS 트랜지스터 및/또는 P-MOS 트랜지스터가 형성되는 영역이다. 즉, 상기 코아/주변회로 영역에는 N-MOS 트랜지스터나 P-MOS 트랜지스터, 또는 N-MOS 트랜지스터 및 P-MOS 트랜지스터가 모두 형성되는 영역이다.
셀 영역 및 코아/주변회로 영역이 형성된 반도체 기판(200) 상에 게이트 스택 패턴(210)을 형성한다. 상기 게이트 스택 패턴(210)은 게이트 절연막(202), 게이트 전극(204 및 206) 및 캡핑막(208)으로 구성된다. 상기 게이트 절연막(202)은 산화막으로 형성되며, 상기 게이트 전극(204 및 206)은 폴리실리콘막(204)과 텅스텐 실리사이드(206)로 형성되며, 상기 캡핑막(208)은 질화막으로 형성된다.
이어서, 상기 게이트 스택 패턴(210) 형성시 식각 손상을 방지하기 위하여 게이트 스택 패턴(210)이 형성된 반도체 기판(200)을 산화시켜 상기 반도체기판(200) 상에 산화막(212)을 형성한다. 상기 반도체 기판(200)의 산화시에 게이트 전극(204 및 206)의 양측벽에도 산화막이 아주 얇은 두께로 형성되나 편의상 도시하지는 않았다.
다음에, 상기 셀 영역 및 코아/주변회로 영역을 갖는 반도체 기판(200)에는 상기 게이트 스택 패턴(210)에 얼라인되게 저농도 불순물 영역(214)을 형성한다. 상기 저농도 불순물 영역(214)은 소오스/드레인 영역으로 작용한다. 저농도 불순물 영역(214)은 셀 영역에서는 N-불순물 영역으로 형성하고, 상기 코아/주변회로 영역에서는 NMOS 트랜지스터일 경우는 N-불순물 영역으로 형성하고, PMOS 트랜지스터일 경우는 P-불순물 영역으로 형성한다.
계속하여, 상기 셀 영역 및 코아/주변회로 영역의 게이트 스택 패턴(210)의 양측벽에 게이트 스페이서(216)를 형성한다. 상기 게이트 스페이서(216)는 게이트 스택 패턴(210)이 형성된 반도체 기판(200)의 전면에 질화막을 형성한 후 이방성식각하여 형성한다.
도 13을 참조하면, 상기 게이트 스택 패턴(210) 및 게이트 스페이서(216)가 형성된 반도체 기판(200)의 전면에 확산 방지막(218) 및 희생막(220)을 형성한다. 다시 말해, 셀 및 코아/주변회로 영역이 형성된 반도체 기판(200)의 전면에 확산 방지막(218) 및 희생막(220)을 형성한다. 상기 확산 방지막(218)은 질화막으로 형성하며, 상기 희생막(220)은 산화막으로 형성한다. 상기 셀 영역에 형성된 확산 방지막(218)은 후속의 셀프 얼라인 콘택 공정에서 식각 스톱퍼 역할을 하며, 상기 코아/주변회로 영역에 형성된 희생막(220)의 두께는 후속의 이온주입공정에 따라 고농도 불순물 영역의 크기를 결정한다.
도 14를 참조하면, 상기 희생막(220)을 이방성식각하여 상기 게이트 스페이서(216) 상부의 확산방지막(218) 상에 게이트 희생 스페이서(220a)를 형성한다. 이에 따라, 상기 셀 및 코아/주변회로 영역의 게이트 스택 패턴(210)의 양측벽에는 게이트 스페이서(216), 확산 방지막(218) 및 게이트 희생 스페이서(220a)가 순차적으로 형성된다.
도 15를 참조하면, 후공정에서 코아/주변회로 영역에 고농도 불순물 영역을 형성하기 위하여 상기 셀 영역을 덮는 포토레지스트 패턴(222)을 형성한다. 상기 포토레지스트 패턴(222)은 통상의 사진식각공정을 이용하여 형성한다.
도 16을 참조하면, 상기 코아/주변회로 영역의 산화막 상에 형성된 확산 방지막(218)을 상기 게이트 희생 스페이서(220a)에 얼라인되게 이방성식각하여 확산 방지막 스페이서(218a)를 형성한다. 이렇게 되면, 상기 코아/주변회로 영역의 게이트 희생 스페이서(216) 양측의 반도체 기판(200) 상에는 산화막만이 형성된 상태가 된다.
이어서, 상기 셀 영역의 포토레지스트 패턴(222)을 이온주입마스크로, 상기 코아/주변회로 영역의 게이트 희생 스페이서(220a) 및 확산 방지막 스페이서(218a)에 얼라인되게 불순물을 이온주입하여 고농도 불순물 영역(224)을 형성한다. 상기 고농도 불순물 영역(224)은 앞서 설명한 바와 같이 N+ 불순물 영역 또는 P+ 불순물 영역으로 형성한다. 결과적으로, 코아/주변회로 영역은 저농도 불순물 영역(214) 및 고농도 불순물 영역(224)으로 이루어진 LDD(lightly doped drain) 구조의 소오스/드레인 영역이 형성된다. 그런데, 본 실시예에서는 코아/주변회로 영역에서는 LDD 구조의 소오스/드레인 영역으로 형성하였으나, 저농도 불순물(214)을 형성하지 않고 트랜지스터를 형성하여도 무방하다.
도 17을 참조하면, 상기 코아/주변회로 영역의 게이트 희생 스페이서(220a)를 제거한다. 상기 코아/주변회로 영역의 게이트 희생 스페이서(220a)의 제거는 습식 식각 방법으로 제거하거나, 후의 실리콘 에피층 형성하기 위한 세정 공정을 이용하여 제거한다. 상기 코아/주변회로 영역의 게이트 희생 스페이서(220a)를 제거할 때 상기 반도체 기판(200) 상에서 형성된 산화막(212)이 식각되어 상기 확산 방지막 스페이서(218a)를 노출시키는 산화막 패턴(212a)이 형성된다. 그리고, 상기 코아/주변회로 영역의 고농도 불순물 영역(224)의 표면은 노출된다.
따라서, 게이트 스페이서(216) 양측 하단부의 산화막 패턴(212a) 상에 상기 확산 방지막 스페이서(218a)의 하부 영역이 게이트 스페이서(216) 측면으로부터 돌출되고 그 저면이 노출되는 오프셋(226)이 형성된다. 다시 말해, 상기 확산 방지막 스페이서(218a)는 게이트 스택 표면(210) 및 상기 게이트 스페이서(216) 상에 형성되고, 상기 게이트 스페이서(216)의 하단부에서 상기 반도체 기판(200)의 평면 방향으로 돌출된 오프셋(226)을 갖는다. 상기 오프셋(226)은 후속의 실리사이드가 상기 게이트 스페이서(216) 하부의 고농도 불순물 영역의 엣지쪽으로 깊게 형성되는 것을 방지하여 실리사이드 접합이 균일하게 하는 역할을 수행한다.
다음에, 상기 이온주입마스크로 이용된 포토레지스트 패턴(222)을 제거한 후, 상기 셀 영역의 게이트 희생 스페이서(220a)도 습식 식각 방법으로 제거한다.이렇게 되면, 셀 영역에는 확산 방지막(218)이 반도체 기판(200)의 전면에 덮여진 상태이다. 이렇게 확산 방지막(210)이 게이트 스택 패턴들(210) 사이에 형성되어 있으며, 후속의 층간 절연막 형성공정에서 필링 특성이 우수한 장점을 가진다. 그리고, 코아/주변회로 영역에는 오프셋(226)을 갖는 확산 방지막 스페이서(218a)가 상기 게이트 스페이서 상에 형성된 상태이고, 고농도 불순물 영역(224)이 노출된 상태이다.
도 18을 참조하면, 상기 코아/주변회로 영역에서 노출된 고농도 불순물 영역(224) 상에 선택적 에피택셜 성장법을 이용하여 선택적으로 실리콘 에피층(218)을 형성한다. 상기 실리콘 에피층(228)은 상기 오프셋(226)이 완전히 덮일때까지 충분한 두께로 형성한다. 상기 코아/주변회로 영역에 실리콘 에피층(228) 형성시, 셀 영역에는 확산 방지막(218)이 전체적으로 덮여있기 때문에 실리콘 에피층(228)이 형성되지 않는다. 상기 실리콘 에피층(228)은 게이트 스페이서(216) 엣지쪽으로 패시트가 형성된다.
도 19를 참조하면, 셀 영역 및 코아/주변회로 영역의 전면에 금속층(230)을 형성한다. 상기 금속층(230)은 셀 영역에서는 확산 방지막(218) 상에 형성되며, 코아/주변회로 영역에서는 확산 방지막 스페이서(218a) 및 실리콘 에피층(228) 상에 형성된다. 상기 금속층(230)은 코발트, 니켈, 또는 타이타늄을 이용하여 형성한다.
도 20을 참조하면, 상기 셀 영역 및 코아/주변회로 영역에 형성된 금속층(230)을 열처리하여 실리시데이션공정을 진행한다. 이렇게 되면, 코아/주변회로 영역의 고농도 불순물 영역(224)상에 형성된 실리콘 에피층(228)은 실리사이드(234)가 된다. 상기 실리시데이션 공정시 상기 코아/주변회로 영역에는 오프셋(226)으로 인해 실리사이드(232)가 상기 게이트 스페이서(216) 하부의 고농도 불순물 영역의 엣지쪽으로 깊게 형성되는 것이 방지되어 실리사이드 접합(234)이 균일하게 형성된다. 여기서, 상기 금속층(230)의 두께가 얇다면 상기 실리시데이션 공정중 상기 실리콘 에피층(228)의 일부만 실리사이드가 될 수 있다.
상기 셀 영역 및 코아/주변회로 영역 상의 확산 방지막(218) 및 확산 방지막 스페이서(218a) 상에 형성된 금속층(230)은 실리사이드가 되지 않는다. 다음에, 실리사이드가 형성되지 않는 금속층(230)은 습식 식각 공정으로 제거한다. 이상과 같이 본 발명은 포토마스크의 증가 없이 셀 영역에는 실리콘 에피층(228) 및 실리사이드(232)를 형성하지 않으면서 코아/주변회로 영역에만 선택적으로 실리콘 에피층(228) 및 실리사이드(232)가 형성된다.
상술한 바와 같이 본 발명은 선택적 에피택셜 성장법을 이용하여 실리사이드를 형성할 때, 게이트 스페이서 상에 반도체 기판의 평면 방향으로 오프셋을 갖는 확산 방지막 스페이서를 형성하여 상기 선택적 에피택셜 성장법에서 발생하는 패시트에 의해 소오스/드레인 영역의 엣지쪽에 실리사이드가 깊게 형성되는 문제점을 해결하여 접합 누설 전류 특성을 향상시킬 수 있다.
더하여, 본 발명을 디램 소자에 적용할 경우 포토마스크의 증가 없이 셀 영역에는 실리콘 에피층 및 실리사이드를 형성하지 않으면서 코아/주변회로 영역에만 선택적으로 실리콘 에피층 및 실리사이드를 형성할 수 있다.

Claims (18)

  1. 반도체 기판 상에 차례로 형성된 게이트 절연막, 게이트 전극 및 캡핑막으로 구성된 게이트 스택 패턴;
    상기 게이트 스택 패턴의 양측벽 상에 형성된 게이트 스페이서;
    상기 게이트 스택 패턴의 표면 및 상기 게이트 스페이서 상에 형성되고, 상기 게이트 스페이서의 하단부에서 상기 반도체 기판의 평면 방향으로 돌출된 오프셋을 갖는 확산 방지막 스페이서;
    상기 게이트 스페이서 하부의 반도체 기판 상에 형성되고 상기 오프셋의 저면을 노출시키는 절연막 패턴;
    상기 게이트 스페이서 상에 형성된 상기 확산 방지막 스페이서에 얼라인되어 상기 반도체 기판에 형성된 소오스/드레인 영역; 및
    상기 소오스/드레인 영역 상에 상기 오프셋을 덮도록 형성되고 상기 소오스/드레인 영역과 균일한 접합을 가지는 실리사이드를 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자.
  2. 제1항에 있어서, 상기 게이트 스택 패턴에 얼라인되어 상기 반도체 기판에 불순물 영역이 더 형성되어 상기 소오스/드레인 영역은 LDD 구조인 것을 특징으로 하는 집적 회로 반도체 소자.
  3. 제1항에 있어서, 상기 게이트 스페이서 및 확산 방지막 스페이서는 질화막으로 형성되는 것을 특징으로 하는 집적 회로 반도체 소자.
  4. 반도체 기판 상에 차례로 형성된 게이트 절연막, 게이트 전극 및 캡핑막으로 구성된 게이트 스택 패턴을 형성하는 단계;
    상기 게이트 스택 패턴을 형성한 다음에 상기 반도체 기판 상에 산화막을 형성하는 단계;
    상기 게이트 스택 패턴의 양측벽 상에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스택 패턴 및 게이트 스페이서가 형성된 반도체 기판의 전면에 확산 방지막을 형성하는 단계;
    상기 게이트 스페이서 상부의 확산 방지막 상에 게이트 희생 스페이서를 형성하는 단계;
    상기 게이트 희생 스페이서에 얼라인되게 상기 확산 방지막을 식각하는 단계;
    상기 게이트 희생 스페이서와 상기 산화막을 식각하여 상기 게이트 스택 패턴의 표면 및 상기 게이트 스페이서 상에 상기 게이트 스페이서의 하단부에서 돌출된 오프셋을 갖도록 확산 방지막 스페이서를 형성하는 단계;
    상기 게이트 스페이서 상에 형성된 확산 방지막 스페이서에 얼라인되어 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역 상에 선택적으로 상기 오프셋을 덮는 실리콘 에피층을 형성하는 단계;
    상기 확산 방지막 스페이서 및 실리콘 에피층 상에 금속층을 형성하는 단계; 및
    상기 소오스/드레인 영역 상의 실리콘 에피층 및 금속층을 실리시데이션시켜 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 게이트 스택 패턴에 얼라인되도록 상기 반도체 기판에 불순물 영역을 더 형성하여 상기 소오스/드레인 영역을 LDD 구조로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  6. 제4항에 있어서, 상기 게이트 스페이서 및 확산 방지막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  7. 반도체 기판의 제1 영역 및 제2 영역 상에 각각 형성된 게이트 스택 패턴;
    상기 제1 영역 및 제2 영역의 게이트 스택 패턴의 양측벽 상에 형성된 게이트 스페이서;
    상기 제1 영역의 상기 게이트 스택 패턴의 표면, 상기 게이트 스페이서 및 상기 반도체 기판 상에 형성된 확산 방지막;
    상기 제2 영역의 상기 게이트 스택 패턴의 표면 및 상기 게이트 스페이서 상에 형성되고, 상기 게이트 스페이서의 하단부에서 돌출된 오프셋을 갖는 확산 방지막 스페이서;
    상기 제1 영역의 상기 게이트 스택 패턴의 양측벽 하부의 상기 반도체 기판에 형성된 제1 소오스/드레인 영역;
    상기 제2 영역의 게이트 스페이서 상에 형성된 확산 방지막 스페이서에 얼라인되어 상기 반도체 기판에 형성된 제2 소오스/드레인 영역; 및
    상기 제2 소오스/드레인 영역 상에 상기 오프셋을 덮도록 형성되고 상기 제2 소오스/드레인 영역과 균일한 접합을 가지는 실리사이드를 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자.
  8. 제7항에 있어서, 상기 제1 영역은 셀 영역이고, 상기 제2 영역은 코아/주변회로 영역인 것을 특징으로 하는 집적 회로 반도체 소자.
  9. 제7항에 있어서, 상기 제2 영역의 게이트 스페이서 및 확산 방지막 스페이서 하부의 반도체 기판 상에는 산화막 패턴이 더 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자.
  10. 제7항에 있어서, 상기 제2 영역의 상기 게이트 스택 패턴에 얼라인되어 상기 반도체 기판에 불순물 영역이 더 형성되어 상기 제2 소오스/드레인 영역은 LDD 구조인 것을 특징으로 하는 집적 회로 반도체 소자.
  11. 제7항에 있어서, 상기 제1 및 제2 영역의 게이트 스페이서와, 상기 제1 및 제2 영역의 확산 방지막 및 확산 방지막 스페이서는 질화막으로 형성되는 것을 특징으로 하는 집적 회로 반도체 소자.
  12. 제7항에 있어서, 상기 제2 영역의 실리사이드는 상기 제2 소오스/드레인 영역 상에 실리콘 에피층 및 금속층을 순차적으로 형성한 후 실리시데이션하여 형성되는 것을 특징으로 하는 집적 회로 반도체 소자.
  13. 반도체 기판의 제1 영역 및 제2 영역 상에 차례로 형성된 게이트 절연막, 게이트 전극 및 캡핑막으로 구성된 게이트 스택 패턴을 형성하는 단계;
    상기 제1 영역의 게이트 스택 패턴에 얼라인되도록 제1 소오스/드레인 영역을 형성하는 단계;
    상기 제1 영역 및 제2 영역의 게이트 스택 패턴의 양측벽 상에 게이트 스페이서를 형성하는 단계;
    상기 제1 영역 및 제2 영역의 게이트 스택 패턴 및 게이트 스페이서가 형성된 반도체 기판의 전면에 확산 방지막을 형성하는 단계;
    상기 제2 영역의 확산 방지막을 식각하여 상기 게이트 스택 패턴의 표면 및 상기 게이트 스페이서 상에 상기 게이트 스페이서의 하단부에서 돌출된 오프셋을 갖도록 확산 방지막 스페이서를 형성하는 단계;
    상기 제2 영역의 게이트 스페이서 상에 형성된 확산 방지막 스페이서에 얼라인되도록 상기 반도체 기판에 제2 소오스/드레인 영역을 형성하는 단계;
    상기 제2 소오스/드레인 영역 상에 선택적으로 상기 오프셋을 덮는 실리콘 에피층을 형성하는 단계;
    상기 확산 방지막, 확산 방지막 스페이서 및 실리콘 에피층 상에 금속층을 형성하는 단계; 및
    상기 실리콘 에피층 및 금속층을 실리시데이션시켜 실리사이드를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  14. 제13항에 있어서, 상기 오프셋을 갖는 확산 방지막 스페이서는,
    상기 제2 영역의 게이트 스페이서 상부의 확산 방지막 상에 게이트 희생 스페이서를 형성하는 단계와, 상기 제2 영역의 게이트 희생 스페이서에 얼라인되게 상기 확산 방지막을 제거하는 단계와, 상기 게이트 희생 스페이서를 제거하는 단계로 이루어지는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  15. 제13항에 있어서, 상기 게이트 스택 패턴을 형성한 다음에 상기 반도체 기판 상에는 산화막을 더 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  16. 제13항에 있어서, 상기 제2 영역의 상기 게이트 스택 패턴에 얼라인되어 상기 반도체 기판에 불순물 영역을 더 형성하여 상기 제2 소오스/드레인 영역을 LDD 구조로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  17. 제13항에 있어서, 상기 게이트 스페이서 및 확산 방지막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
  18. 제13항에 있어서, 상기 제1 영역은 셀 영역이고, 상기 제2 영역은 코아/주변회로 영역인 것을 특징으로 하는 집적 회로 반도체 소자의 제조방법.
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JP2003117357A JP4515717B2 (ja) 2002-05-15 2003-04-22 均一なシリサイド接合を有する集積回路半導体素子及びその製造方法
US10/422,430 US6974752B2 (en) 2002-05-15 2003-04-24 Methods of fabricating integrated circuit devices having uniform silicide junctions
DE10321457A DE10321457B4 (de) 2002-05-15 2003-05-13 Verfahren zur Herstellung integrierter Schaltungen mit gleichförmigen Silizidsperrschichten
CNB031360408A CN100499074C (zh) 2002-05-15 2003-05-15 制造集成电路装置的方法和用该方法制造的集成电路装置
US11/166,979 US7329927B2 (en) 2002-05-15 2005-06-24 Integrated circuit devices having uniform silicide junctions
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130021912A (ko) * 2011-08-24 2013-03-06 삼성전자주식회사 반도체 장치 및 그 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638400B2 (en) * 2004-04-07 2009-12-29 United Microelectronics Corp. Method for fabricating semiconductor device
KR100654000B1 (ko) * 2005-10-31 2006-12-06 주식회사 하이닉스반도체 금속실리사이드막을 갖는 반도체소자의 제조방법
US20070212833A1 (en) * 2006-03-13 2007-09-13 Macronix International Co., Ltd. Methods for making a nonvolatile memory device comprising a shunt silicon layer
JP2008047720A (ja) * 2006-08-17 2008-02-28 Elpida Memory Inc 半導体装置の製造方法
US7790622B2 (en) 2007-07-14 2010-09-07 Samsung Electronics Co., Ltd. Methods for removing gate sidewall spacers in CMOS semiconductor fabrication processes
US20100173466A1 (en) * 2009-01-08 2010-07-08 Ching-Hwa Tey Method for fabricating a semiconductor device
KR20130006899A (ko) * 2011-06-27 2013-01-18 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
EP3198652A4 (en) 2014-09-26 2018-05-30 INTEL Corporation Selective gate spacers for semiconductor devices
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
CN109427793B (zh) * 2017-08-25 2020-08-21 亿而得微电子股份有限公司 低电压差的电子写入抹除式可复写只读存储器及操作方法
TWI704648B (zh) * 2019-11-20 2020-09-11 華邦電子股份有限公司 記憶體裝置的製造方法
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60224276A (ja) * 1984-04-20 1985-11-08 Nec Corp Ｍｉｓ型電界効果トランジスタの製造方法
JPH05326552A (ja) * 1992-03-19 1993-12-10 Oki Electric Ind Co Ltd 半導体素子およびその製造方法
US5783475A (en) 1995-11-13 1998-07-21 Motorola, Inc. Method of forming a spacer
JPH09325037A (ja) 1996-06-05 1997-12-16 Matsushita Electric Ind Co Ltd 走行位置表示装置
US5668024A (en) * 1996-07-17 1997-09-16 Taiwan Semiconductor Manufacturing Company CMOS device structure with reduced risk of salicide bridging and reduced resistance via use of a ultra shallow, junction extension, ion implantation process
US5814537A (en) * 1996-12-18 1998-09-29 Sharp Microelectronics Technology,Inc. Method of forming transistor electrodes from directionally deposited silicide
US6188114B1 (en) * 1998-12-01 2001-02-13 Advanced Micro Devices, Inc. Method of forming an insulated-gate field-effect transistor with metal spacers
JP2000269500A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP2001196549A (ja) * 2000-01-11 2001-07-19 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
KR100361533B1 (en) * 2001-03-29 2002-11-23 Hynix Semiconductor Inc Method for fabricating semiconductor device
KR100416377B1 (ko) * 2001-06-02 2004-01-31 삼성전자주식회사 ㄴ 자형 스페이서를 이용하는 반도체 트랜지스터 및 그제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130021912A (ko) * 2011-08-24 2013-03-06 삼성전자주식회사 반도체 장치 및 그 제조 방법

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Publication number Publication date
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US6974752B2 (en) 2005-12-13

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