CN109427793B - 低电压差的电子写入抹除式可复写只读存储器及操作方法 - Google Patents

Abstract

本发明公开一种低电压差的电子写入抹除式可复写只读存储器及操作方法，包括在一半导体基板上设置有至少一晶体管结构，晶体管结构具有第一导电闸极，并利用遮蔽部分区域的离子植入方式，去掉了常用的轻掺杂汲极(LDD)结构，在第一导电闸极两侧下方的半导体基板内形成有未掺杂区，可以增加晶体管或是基板与闸极间的电场，进而降低写入及抹除的电压差，并据此结构提出有元件的操作方法。本发明可以应用于单闸极晶体管结构。

Description

低电压差的电子写入抹除式可复写只读存储器及操作方法

技术领域

本发明涉及一种电子写入抹除式可复写只读存储器技术，特别是关于一种不具有轻掺杂汲极(LDD)结构的低电压差的电子写入抹除式可复写只读存储器及其操作方法。

背景技术

在计算机信息产品发达的当今社会，电子式可抹除程序化只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)以及快闪存储器(Flash)等非挥发性存储器都是一种可以通过电子方式多次复写的半导体储存装置，只需特定电压来抹除存储器内的资料，以便写入新的资料，且在电源关掉后资料并不会消失，所以被广泛使用于各式电子产品上。

由于非挥发性存储器是可程序化的，利用储存电荷来改变存储器晶体管的闸极电压，或不储存电荷来留下原存储器晶体管的闸极电压。抹除操作则是将储存在非挥发性存储器中的电荷移除，使得非挥发性存储器回到原存储器晶体管的闸极电压。对于目前的非挥发存储器，抹除时都需要高电压差，因此将会造成面积的增加以及制程的复杂度增加。

另外，请参照图1与图2，为次微米工艺下制作标准金氧半场效晶体管(MOS)结构的剖面图。如图1所示，在半导体基板50上形成闸极介电层51和导电闸极52的闸极堆栈结构后，再用导电闸极52作为屏蔽，进行轻离子掺杂制程，用于形成轻离子掺杂区53。再如第图2所示，在导电闸极52两侧形成间隔物(space)54，并用间隔物54与导电闸极52作为屏蔽，进行重离子掺杂制程，用于形成源极55与汲极56结构；其中轻离子掺杂区53内没有被重离子掺杂到的位置，即为轻掺杂汲极(LDD)57区域。

本发明在不影响存储器元件的稳定性，同时避免增加现有工艺的复杂度的条件下，针对以上背景技术的缺失，特别提出一种低电流低电压差的电子写入抹除式可复写只读存储器，以及该存储器架构的操作方法

发明内容

本发明的目的是提供一种低电压差的电子写入抹除式可复写只读存储器及操作方法，本发明利用遮蔽部分区域的离子植入的方式，将轻掺杂汲极(LDD)区域除去，来增加晶体管或是基板与闸极间的电场，进而降低抹除或写入的电压差，并可利用本发明的操作方法，同时达到大量记忆晶胞抹除及写入的目的。

本发明的另一个目的是提供一种低电压差的电子写入抹除式可复写只读存储器及操作方法，本发明通过源极/汲极对闸极的电压差，或是通过基板/井对闸极的电压差，来让电子穿过介电层(氧化层)，以达到低电流写入或抹除的目的。

为实现上述目的，本发明提供了如下方案：

本发明提出一种低电压差的电子写入抹除式可复写只读存储器，主要包括有一半导体基板，半导体基板上设置有至少一晶体管结构与一电容结构，晶体管结构包括有一第一介电层位于半导体基板表面，一第一导电闸极设置于第一介电层上，二未掺杂区位于第一导电闸极两侧下方的半导体基板内，至少二第一离子掺杂区分别位于第一导电闸极两侧下方的半导体基板内且与前述未掺杂区隔开，分别作为源极和汲极。电容结构位于半导体基板表面且与晶体管结构相隔离，电容结构包含有一第二离子掺杂区位于半导体基板内，一第二介电层位于第二离子掺杂区表面，一第二导电闸极叠设置于第二介电层上，第二导电闸极电性连接第一导电闸极，作为单浮接闸极。

本发明利用遮蔽部分区域的离子植入方式，除去晶体管结构中的轻掺杂汲极(LDD)区域，进而形成未掺杂区，增加晶体管或是基板与闸极间的电场，进而降低写入及抹除的电压差。

其中，本发明的晶体管结构为N型晶体管时，第一离子掺杂区或第二离子掺杂区为N型掺杂区，半导体基板为P型半导体基板或是具有P型井的半导体基板。当晶体管结构为P型晶体管时，第一离子掺杂区或第二离子掺杂区为P型掺杂区，半导体基板为N型半导体基板或是具有N型井的半导体基板。

另外，电容结构可用一轻掺杂汲极(LDD)来取代井结构，轻掺杂汲极位于第二导电闸极的一侧下方邻近第二离子掺杂区的半导体基板内。当晶体管为N型晶体管时，本发明的操作方法包括在第一导电闸极或单浮接闸极、源极、汲极及半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)，或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；抹除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V。

当晶体管为P型晶体管时，本发明的操作方法包括在第一导电闸极或单浮接闸极、源极、汲极及半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于2V；抹除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于2V。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明背景技术中制作具有轻掺杂汲极(LDD)的MOS结构剖面图；

图2为本发明背景技术中制作具有轻掺杂汲极(LDD)的MOS结构剖面图；

图3为本发明一种低电压差的电子写入抹除式可复写只读存储器及其操作方法的结构示意图；

图4为本发明一种低电压差的电子写入抹除式可复写只读存储器及其操作方法的具有N型晶体管且为单浮接闸极结构的单一记忆胞结构示意图；

图5为本发明一种低电压差的电子写入抹除式可复写只读存储器及其操作方法的另一种具有N型晶体管且为单浮接闸极结构的单一记忆胞结构示意图；

图6为本发明一种低电压差的电子写入抹除式可复写只读存储器及其操作方法的具有P型晶体管且为单浮接闸极结构的单一记忆胞结构示意图结构示意图；

图7为本发明一种低电压差的电子写入抹除式可复写只读存储器及其操作方法的另一种具有P型晶体管且为单浮接闸极结构的单一记忆胞结构示意图。

图中，10-半导体基板，12-晶体管结构，14-第一介电层，16-第一导电闸极，17-未掺杂区，18-源极，20-汲极，22-间隔物，30-P型半导体基板，32-N型晶体管，320-第一介电层，322-第一导电闸极，3221-浮接闸极，3222-控制介电层，3223-控制闸极，323-未掺杂区，324-源极，326-汲极，34-N型井电容，34’-N型电容，340-N型井，342-第二介电层，344-第二导电闸极，345-轻掺杂汲极，36-隔离元件，38-单浮接闸极，40-N型半导体基板，42-P型晶体管，420-第一介电层，422-第一导电闸极，4221-浮接闸极，4222-控制介电层，4223-控制闸极，423-未掺杂区，424-源极，426-汲极，44-P型井电容，44’-P型电容，440-P型井，442-第二介电层，444-第二导电闸极，445-轻掺杂汲极，46-隔离元件，48-单浮接闸极，50-半导体基板，51-闸极介电层，52-导电闸极，53-轻离子掺杂区，54-间隔物，55-源极，56-汲极，57-轻掺杂汲极。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种低电压差的电子写入抹除式可复写只读存储器及其操作方法，本发明除去公知晶体管结构中的轻掺杂汲极(LDD)，而形成未掺杂区，来增加晶体管或是基板与闸极间的电场，进而降低抹除或写入的电压差，并可利用本发明的操作方法，同时施加操作电压于所有记忆胞连接的闸极、源极及汲极，以达到大量记忆晶胞抹除及写入的功效。

如图3所示，根据本发明所提出的电子写入抹除式可复写只读存储器主要包括：一半导体基板10，至少一晶体管结构12形成于半导体基板10上，晶体管结构12包括有一第一介电层14位于半导体基板10的表面，第一介电层14上则设有一第一导电闸极16，二未掺杂区17位于第一导电闸极16两侧下方的半导体基板10内，另有至少二第一离子掺杂区(18、20)分别位于第一导电闸极16两侧下方的半导体基板10内且与未掺杂区17隔开，分别作为源极18和汲极20。其中，本发明可通过源极/汲极对闸极的电压差，或是通过基板/井对闸极的电压差，来让电子穿过介电层(氧化层)，以达到低电流的写入或抹除的目的。

进一步的，在晶体管结构12的第一介电层14与第二导电闸极16的两侧壁还设有间隔物(spacer)22，在间隔物22形成之前，用光罩遮蔽未掺杂区17的位置的方式，进行轻离子掺杂，再用间隔物22屏蔽，植入同型离子以进行重离子掺杂，用于增加第一离子掺杂区的浓度，第一离子掺杂区18、20并不具有轻掺杂汲极(LDD)区域。因此，本发明可在不影响存储器元件的稳定性，且同时避免增加现有制程的复杂度的条件下，达到低电流的写入或抹除的目的。

根据本发明所提出的电子写入抹除式可复写只读存储器更进一步包含一电容结构，电容结构的第二导电闸极电性连接第一导电闸极，作为单浮接闸极。详细的各种结构应用与操作方法，将依次说明如下。

首先，请参阅图4所示，电子写入抹除式可复写只读存储器的单一记忆胞结构包括一P型半导体基板30，P型半导体基板30上设置有一N型晶体管32及一N型井(N-well)电容34，二者间通过隔离元件36分隔。N型晶体管32，例如N型金氧半场效晶体管(MOSFET)，包含一第一介电层320位于P型半导体基板30表面上，一第一导电闸极322叠设于第一介电层320上方，二未掺杂区323位于第一导电闸极322两侧下方的P型半导体基板30内，二N型离子掺杂区位于第一导电闸极322两侧下方的P型半导体基板30内且与未掺杂区323隔开，分别作为源极324及汲极326，在源极324和汲极326间系形成一通道。N型井电容34包含一第二离子掺杂区于P型半导体基板30内，作为N型井340，一第二介电层342位于N型井340表面，在第二介电层342上设置一第二导电闸极344，形成顶板-介电层-底板的电容结构。N型晶体管32的第一导电闸极322和N型井电容34的第二导电闸极344系形成电性连接且通过隔离元件36隔离，形成一单浮接闸极(floating gate)38的结构。

其次，请再参阅图5所示，电子写入抹除式可复写只读存储器的单一记忆胞结构包括一P型半导体基板30，P型半导体基板30上设置一N型晶体管32及一N型电容34’，二者间通过隔离元件36分隔。N型晶体管32，例如N型金氧半场效晶体管(MOSFET)，包含有一第一介电层320位于P型半导体基板30表面上，一第一导电闸极322叠设于第一介电层320上方，二未掺杂区323位于第一导电闸极322两侧下方的P型半导体基板30内，二N型离子掺杂区位于第一导电闸极322两侧下方的P型半导体基板30内且与未掺杂区323隔开，分别作为源极324及汲极326，在源极324和汲极326间系形成一通道。N型电容34’包含一第二离子掺杂区于P型半导体基板30内，一第二介电层342位于P型半导体基板30表面，在第二介电层342上则设置有一第二导电闸极344，形成顶板-介电层-底板的电容结构，N型电容34’还包含一轻掺杂汲极(LDD)345，来取代图4中N型井340的作用，轻掺杂汲极345于第二导电闸极344一侧下方邻近第二离子掺杂区的P型半导体基板30内。N型晶体管32的第一导电闸极322和N型电容34’的第二导电闸极344系形成电性连接且通过隔离元件36隔离，形成一单浮接闸极(floatinggate)38的结构。

请同时参阅图4及图5所示，不管是图4或图5所示的记忆胞结构，当此电子写入抹除式可复写只读存储器都具有N型晶体管32，N型晶体管32中不存在有轻掺杂汲极(LDD)，用于增加晶体管或是基板与闸极间的电场，进而降低抹除或写入的电压差。此时，本发明的操作方法系包括有：在第一导电闸极322或单浮接闸极38、源极324、汲极326及P型半导体基板30分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并同时满足下列条件：写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)，或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；抹除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V。

请再参阅图6所示，电子写入抹除式可复写只读存储器的单一记忆胞结构包括一N型半导体基板40，N型半导体基板40上设置一P型晶体管42及一P型井(N-well)电容44，二者间通过隔离元件46分隔。P型晶体管42，例如P型金氧半场效晶体管(MOSFET)，包含一第一介电层420位于N型半导体基板40表面上，一第一导电闸极422叠设于第一介电层420上方，二未掺杂区423位于第一导电闸极422两侧下方的N型半导体基板40内，二N型离子掺杂区位于第一导电闸极422两侧下方的N型半导体基板40内，分别作为其源极424及汲极426，在源极424和汲极426间系形成有一通道。P型井电容44包含一第二离子掺杂区于N型半导体基板40内，作为P型井440，一第二介电层442位于P型井440表面，在第二介电层442上则设置有一第二导电闸极444，形成顶板-介电层-底板的电容结构。其中P型晶体管42的第一导电闸极422和P型井电容44的第二导电闸极444系形成电性连接通过隔离元件46分隔，形成一单浮接闸极(floating gate)48的结构。

接着，如图7所示，电子写入抹除式可复写只读存储器的单一记忆胞结构包括一N型半导体基板40，N型半导体基板40上设置有一P型晶体管42及一P型电容44’，二者间通过隔离元件46分隔。P型晶体管42，例如P型金氧半场效晶体管(MOSFET)，包含有一第一介电层420位于N型半导体基板40表面上，一第一导电闸极422叠设于第一介电层420上方，二未掺杂区423位于第一导电闸极422两侧下方的N型半导体基板40内，二N型离子掺杂区位于第一导电闸极422两侧下方的N型半导体基板40内，分别作为其源极424及汲极426，在源极424和汲极426间系形成有一通道。P型电容44’包含一第二离子掺杂区于N型半导体基板40内，一第二介电层442位于N型半导体基板40表面，在第二介电层442上则设置有一第二导电闸极444，形成顶板-介电层-底板的电容结构，P型电容44’还包含一轻掺杂汲极(LDD)445，来取代图6中P型井440的作用，轻掺杂汲极445于第二导电闸极444一侧下方邻近第二离子掺杂区的N型半导体基板40内。其中P型晶体管42的第一导电闸极422和P型电容44’的第二导电闸极444形成电性连接通过隔离元件46分隔，形成一单浮接闸极(floating gate)48的结构。

请同时对照图6及图7所示，不管是图6或图7所示的记忆胞结构，当此电子写入抹除式可复写只读存储器都具有P型晶体管42，且P型晶体管42中不存在有轻掺杂汲极(LDD)，通过增加晶体管或是基板与闸极间的电场，进而降低抹除或写入的电压差。此时，本发明的操作方法包括有：在第一导电闸极422或单浮接闸极48、源极424、汲极426及N型半导体基板40分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并同时满足下列条件：写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或是满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于2V；以及于抹除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于2V。

本文中应用了多个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种低电压差的电子写入抹除式可复写只读存储器，其特征在于，包括：

一半导体基板；

至少一晶体管结构，所述晶体管结构形成于所述半导体基板上，所述晶体管结构包括有一第一介电层位于所述半导体基板表面，一第一导电闸极位于所述第一介电层上，二未掺杂区位于所述第一导电闸极的两侧下方的所述半导体基板内，以及至少二第一离子掺杂区位于所述第一导电闸极的所述两侧下方的所述半导体基板内且与所述未掺杂区隔开，分别作为源极和汲极；以及

一电容结构，所述电容结构位于所述半导体基板表面且与至少一晶体管相隔离，所述电容结构包括一第二离子掺杂区位于所述半导体基板内，一第二介电层位于所述第二离子掺杂区表面，以及一第二导电闸极叠设于所述第二介电层上，所述第二导电闸极电性连接所述第一导电闸极，以作为单浮接闸极；

其中，所述晶体管结构为N型晶体管时，所述第一离子掺杂区及所述第二离子掺杂区为N型掺杂区，所述半导体基板为P型半导体基板或是具有P型井的半导体基板；以及所述晶体管结构为P型晶体管时，所述第一离子掺杂区及所述第二离子掺杂区为P型掺杂区，且所述半导体基板为N型半导体基板或是具有N型井的半导体基板。

2.根据权利要求1所述一种低电压差的电子写入抹除式可复写只读存储器，其特征在于，还包括：所述电容结构包括一轻掺杂汲极位于所述第二导电闸极的一侧下方邻近所述第二离子掺杂区的所述半导体基板内。

3.根据权利要求1所述一种低电压差的电子写入抹除式可复写只读存储器，其特征在于，还包括：所述晶体管结构的所述第一介电层与所述第一导电闸极的两侧壁设有两间隔物，所述未掺杂区位于所述间隔物下方的所述半导体基板内。

4.根据权利要求3所述一种低电压差的电子写入抹除式可复写只读存储器，其特征在于，还包括：所述第一离子掺杂区在所述间隔物形成之前，用光罩遮蔽所述未掺杂区的方式，先进行一轻离子掺杂，再用所述间隔物为屏蔽，植入同型离子用于进行一重离子掺杂，用于增加所述第一离子掺杂区的浓度。

5.根据权利要求1所述一种低电压差的电子写入抹除式可复写只读存储器，其特征在于，还包括：所述晶体管结构为金属氧化半场效晶体管。

6.一种低电压差的电子写入抹除式可复写只读存储器的操作方法，其特征在于，所述电子写入抹除式可复写只读存储器设有一半导体基板，所述半导体基板上设有至少一N型晶体管结构与一电容结构，所述N型晶体管结构设有一第一导电闸极、二未掺杂区以及至少二第一离子掺杂区，所述未掺杂区位于所述第一导电闸极的两侧下方的所述半导体基板内，所述第一离子掺杂区位于所述第一导电闸极的所述两侧下方的所述半导体基板内且与所述未掺杂区隔开，分别作为源极和汲极，所述电容结构设有一第二离子掺杂区、一第二介电层与一第二导电闸极，所述第二离子掺杂区位于所述半导体基板内，所述第二介电层位于所述第二离子掺杂区表面，所述第二导电闸极设于所述第二介电层上，所述第二导电闸极电性连接所述第一导电闸极，作为单浮接闸极，所述操作方法系包括：

在所述第一导电闸极或所述单浮接闸极、所述源极、所述汲极及所述半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：

写入时，满足Vsub＝接地，Vs＝Vd＝0或大于0V，且Vg＝高压(HV)，或满足Vsub＝接地，Vs＝Vd＝高压，且Vg大于2V；以及

在抹除时，满足Vsub＝接地，Vs＝Vd＝高压，且Vg＝0或浮接或小于2V；

其中，所述第一离子掺杂区及所述第二离子掺杂区为N型掺杂区，所述半导体基板为P型半导体基板或是具有P型井的半导体基板。

7.根据权利要求6所述一种低电压差的电子写入抹除式可复写只读存储器的操作方法，其特征在于，所述电容结构还包括一轻掺杂汲极(LDD)，所述轻掺杂汲极位于所述第二导电闸极的一侧下方邻近所述第二离子掺杂区的所述半导体基板内。

8.一种低电压差的电子写入抹除式可复写只读存储器的操作方法，其特征在于，包括：所述电子写入抹除式可复写只读存储器包含有一半导体基板，所述半导体基板上设有至少一P型晶体管结构与一电容结构，所述P型晶体管结构设有一第一导电闸极、二未掺杂区以及至少二第一离子掺杂区，所述未掺杂区位于所述第一导电闸极的两侧下方的所述半导体基板内，所述第一离子掺杂区位于所述第一导电闸极的所述两侧下方的所述半导体基板内且与所述未掺杂区隔开，分别作为源极和汲极，所述电容结构设有一第二离子掺杂区、一第二介电层与一第二导电闸极，所述第二离子掺杂区位于所述半导体基板内，所述第二介电层位于所述第二离子掺杂区表面，所述第二导电闸极设于所述第二介电层上，所述第二导电闸极电性连接所述第一导电闸极，作为单浮接闸极，所述操作方法系包括：

在所述第一导电闸极或所述单浮接闸极、所述源极、所述汲极及所述半导体基板分别施加一闸极电压Vg、源极电压Vs、汲极电压Vd及基板电压Vsub，并满足下列条件：

写入时，满足Vsub＝高压，Vs＝Vd＝高压或小于高压，且Vg＝0，或满足Vsub＝高压，Vs＝Vd＝0，且Vg＝小于2V；以及

在抹除时，满足Vsub＝高压，Vs＝Vd＝0，且Vg＝浮接或小于2V；

其中，所述第一离子掺杂区及所述第二离子掺杂区为P型掺杂区，且所述半导体基板为N型半导体基板或是具有N型井的半导体基板。

9.根据权利要求8所述一种低电压差的电子写入抹除式可复写只读存储器的操作方法，其特征在于，所述电容结构还包括一轻掺杂汲极(LDD)，所述轻掺杂汲极位于所述第二导电闸极的一侧下方邻近所述第二离子掺杂区的所述半导体基板内。

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