TW201637018A - 降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法 - Google Patents

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Abstract

本發明係揭露一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法，其係在一半導體基板上設置有至少一電晶體結構，且電晶體結構具有第一導電閘極，本發明即利用離子植入方式於第一導電閘極與源極和汲極交界處之半導體基板內或源極和汲極之離子摻雜區內更進一步植入有同型離子，以增加該區域內的離子濃度，藉此降低寫入及抹除之電壓差，並藉此對應提出有元件之操作方法。本發明除了可以應用於單閘極電晶體結構之外，更具有浮接閘極結構之電子寫入抹除式可複寫唯讀記憶體。

Description

低電流低電壓差電子寫入抹除可復寫唯讀記憶體陣列及其操作方法
本發明係有關一種電子寫入抹除式可複寫唯讀記憶體技術，特別是關於一種利用增加離子植入濃度來降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法。
在電腦資訊產品發達的現今，電子式可抹除程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)以及快閃記憶體(Flash)等非揮發性記憶體都是一種可以通過電子方式多次複寫的半導體儲存裝置，只需特定電壓來抹除記憶體內的資料，以便寫入新的資料，且在電源關掉後資料並不會消失，所以被廣泛使用於各式電子產品上。
由於非揮發性記憶體係為可程式化的，其係利用儲存電荷來改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之電荷移除，使得非揮發性記憶體回到原記憶體之電晶體之閘極電壓。對於目前之非揮發記憶體，抹除時都需要高電壓差，此將會造成面積的增加以及製程的複雜度增加。
有鑑於此，本發明係針對上述先前技術之缺失，特別提出一 種低電流低電壓差之電子寫入抹除式可複寫唯讀記憶體，以及此記憶體架構之操作方法。
本發明之主要目的係在提供一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法，其係利用離子植入濃度的增加來增加電晶體或是基板與閘極間之電場，以藉此降低抹除或寫入之電壓差，並可利用本發明之操作方法，同時達到大量記憶晶胞抹除及寫入之功效者。
本發明之另一目的係在提供一種低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法，其係藉由源極/汲極對閘極的電壓差，或是藉由基板/井對閘極的電壓差，達到低電流之寫入或抹除之目的者。
為達到上述目的，本發明遂提出一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體，主要包括有一半導體基板，其上設置有至少一電晶體結構，此電晶體結構包括有一第一介電層位於半導體基板表面，一第一導電閘極設置於第一介電層上，以及至少二第一離子摻雜區分別位於半導體基板內且位於第一導電閘極之二側，以分別作為源極和汲極；其中，本發明利用離子植入方式於第一導電閘極與源極和汲極交界處之半導體基板內或第一離子摻雜區內更進一步植入同型離子，以增加其離子濃度，並藉此降低寫入及抹除之電壓差。
當然，除了上述之單閘極電晶體結構之外，本發明亦適用於浮接閘極結構，因此除了前述之電晶體結構之外，更包括一電容結構係位於半導體基板表面且與此電晶體相隔離，此電容結構包含有一第二離子摻雜區位於半導體基板內，一第二介電層位於第二離子摻雜區表面，以及一 第二導電閘極疊設於第二介電層上，且第二導電閘極係電性連接第一導電閘極，以作為浮接閘極。
承上，不管是單閘極電晶體結構或是浮接閘極結構，其中植入同型離子係可增加半導體基板內或第一離子摻雜區內之離子濃度的1至10倍。
其中，本發明上述之電晶體結構係為N型電晶體時，第一離子摻雜區或第二離子摻雜區係為N型摻雜區，且半導體基板為P型半導體基板或是具有P型井的半導體基板。當上述之電晶體結構係為P型電晶體時，第一離子摻雜區或第二離子摻雜區係為P型摻雜區，且半導體基板為N型半導體基板或是具有N型井的半導體基板。
不管是單閘極結構或是浮接閘極結構，由於增加離子濃度的區域不同以及電晶體的類型不同，係對應有不同的操作方法。
當上述之電晶體為N型電晶體且於第一離子摻雜區內植入同型離子來增加其離子濃度時，本發明之操作方法包括在第一導電閘極或浮接閘極、源極、汲極及半導體基板分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並滿足下列條件：於寫入時，滿足Vsub=接地，Vs=Vd=0或大於0V，且Vg=高壓(HV)，或是滿足Vsub=接地，Vs=Vd=高壓，且Vg大於2V；以及於抹除時，滿足Vsub=接地，Vs=Vd=高壓，且Vg=0或浮接或小於2V。
當上述之電晶體為P型電晶體且於第一離子摻雜區內植入同型離子來增加其離子濃度時，本發明之操作方法包括在第一導電閘極或浮接閘極、源極、汲極及半導體基板分別施加一閘極電壓Vg、源極電壓Vs、 汲極電壓Vd及基板電壓Vsub，並滿足下列條件：於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V以上；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
當上述之電晶體不管為P型電晶體或N型電晶體，增加濃度是在半導體基板內植入同型離子來增加其離子濃度時，本發明之操作方法包括在第一導電閘極或浮接閘極、源極、汲極及半導體基板分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並滿足下列條件：N型電晶體於寫入時，滿足Vsub=接地，Vs=Vd=0或大於0V，且Vg=高壓(HV)或滿足Vsub=接地，Vs=Vd=高壓，且Vg大於2V；以及於抹除時，滿足Vsub=接地，Vs=Vd=高壓，且Vg=0或浮接或小於2V。P型電晶體於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V以上；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容及其所達成之功效。
10‧‧‧半導體基板
12‧‧‧電晶體結構
14‧‧‧第一介電層
16‧‧‧第一導電閘極
18‧‧‧源極
20‧‧‧汲極
22‧‧‧離子
30‧‧‧P型半導體基板
32‧‧‧N型電晶體
320‧‧‧第一介電層
322‧‧‧第一導電閘極
3221‧‧‧浮接閘極
3222‧‧‧控制介電層
3223‧‧‧控制閘極
324‧‧‧源極
326‧‧‧汲極
34‧‧‧N型井電容
340‧‧‧N型井
342‧‧‧第二介電層
344‧‧‧第二導電閘極
36‧‧‧隔離元件
38‧‧‧單浮接閘極
40‧‧‧N型半導體基板
42‧‧‧P型電晶體
420‧‧‧第一介電層
422‧‧‧第一導電閘極
4221‧‧‧浮接閘極
4222‧‧‧控制介電層
4223‧‧‧控制閘極
424‧‧‧源極
426‧‧‧汲極
44‧‧‧P型井電容
440‧‧‧P型井
442‧‧‧第二介電層
444‧‧‧第二導電閘極
46‧‧‧隔離元件
48‧‧‧單浮接閘極
第一(a)圖係為本發明於第一離子摻雜區(源/汲極)內再進行離子植入之結構示意圖。
第一(b)圖係為本發明於半導體基板內再進行離子植入之結構示意圖。
第二圖為本發明具有N型電晶體且為單閘極結構之單一記憶胞結構示意圖。
第三圖為本發明具有N型電晶體且為單浮接閘極結構之單一記憶胞結構示意圖。
第四圖為本發明具有P型電晶體且為單閘極結構之單一記憶胞結構示意圖。
第五圖為本發明具有P型電晶體且為單浮接閘極結構之單一記憶胞結構示意圖。
本發明主要係在提供一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法，其係利用離子植入濃度的增加來增加電晶體或是基板與閘極間之電場，以藉此降低抹除或寫入之電壓差，並可利用本發明之操作方法，同時施加操作電壓於所有記憶胞連接之閘極、源極及汲極，以達到大量記憶晶胞抹除及寫入之功效者。
如第一(a)圖及第一(b)圖所示，本發明提出之電子寫入抹除式可複寫唯讀記憶體主要包括有：一半導體基板10，並有至少一電晶體結構係形成於半導體基板10上，此電晶體結構12包括有一第一介電層14係位於半導體基板10的表面，第一介電層14上則設有一第一導電閘極16，另有至少二第一離子摻雜區(18、20)分別位於半導體基板10內且位於第一導電閘極16之二側，以分別作為源極18和汲極20。其中，本發明可藉由源極/汲極對閘極的電壓差，或是藉由基板/井對閘極的電壓差，來讓電子穿過介電層(氧化層)，以達到低電流之寫入或抹除之目的。因此，增加離子植入 濃度的方式有二種，一種如第一(a)圖所示，利用離子植入方式於第一導電閘極16與源極18和汲極20交界處之第一離子摻雜區18、20內再植入同型離子22，亦即第一離子摻雜區18、20為P型，則植入P型離子22，為N型就植入N型離子22，以增加其離子濃度，將增加第一離子摻雜區18、20內之離子濃度為原有濃度的1至10倍，以便於施加電壓差於電晶體結構與第一導電閘極，以進行寫入或抹除，並藉此降低寫入及抹除之電壓差。另一種則如第一(b)圖所示，利用離子植入方式於第一導電閘極16與源極18和汲極20交界處之半導體基板10內再植入同型離子22，亦即半導體基板為P型，則植入P型離子22，為N型就植入N型離子22，以增加其離子濃度，同樣地將增加半導體基板10內之離子濃度為原有濃度的1至10倍，以便於施加電壓差於半導體基板與第一導電閘極，以進行寫入或抹除。
續上，在電晶體結構之第一介電層與第二導電閘極之二側壁更設有間隔物(Spacer)(圖中未示)，且於第一導電閘極16與源極18和汲極20交界處之第一離子摻雜區內植入之同型離子係於此間隔物形成前先進行該離子植入，以增加此摻雜區的濃度，而此第一離子摻雜區18、20更具有一輕摻雜汲極(LDD)，此時，較佳之摻雜位置則為此輕摻雜汲極(LDD)區域。
其中，除了上述之單閘極結構之外，本發明利用前述二種結構增加離子濃度之方式亦適用於單浮接閘極結構，差別僅在於，若為單浮接閘極結構，則本發明更進一步包含一電容結構，使電容結構之第二導電閘極電性連接第一導電閘極，以作為單浮接閘極。詳細之各種結構應用與操作方法，將依序說明如後。
首先，請參閱第二圖所示，電子寫入抹除式可複寫唯讀記憶體之單一記憶胞結構包括一P型半導體基板30，亦可為具有P型井的半導體基板，在此係以P型半導體基板30為例，於P型半導體基板30上設置有一N型電晶體32，例如N型金氧半場效電晶體(MOSFET)，此N型電晶體係包含有一第一介電層320位於P型半導體基板30表面上，一第一導電閘極322疊設於第一介電層320上方，以及二N型離子摻雜區位於P型半導體基板30內，以分別作為其源極324及汲極326，在源極324和汲極326間係形成有一通道；其中第一導電閘極322由下而上更依序包括一浮接閘極3221、一控制介電層3222以及一控制閘極3223分別疊設於第一介電層320上，此即為單閘極結構。
其次，請再參閱第三圖所示，電子寫入抹除式可複寫唯讀記憶體之單一記憶胞結構包括一P型半導體基板30，其上設置有一N型電晶體32及一N型井(N-well)電容34，二者間係以隔離元件36分隔之。N型電晶體32，例如N型金氧半場效電晶體(MOSFET)，其係包含有一第一介電層320位於P型半導體基板30表面上，一第一導電閘極322疊設於第一介電層320上方，以及二N型離子摻雜區位於P型半導體基板30內，以分別作為其源極324及汲極326，在源極324和汲極326間係形成一通道。N型井電容34包含一第二離子摻雜區於P型半導體基板30內，係作為N型井340，一第二介電層342位於N型井340表面，且於第二介電層342上則設置有一第二導電閘極344，以形成頂板-介電層-底板之電容結構。N型電晶體32之第一導電閘極322和N型井電容34之第二導電閘極344係形成電性連接且以該隔離元件36隔離之，以形成一單浮接閘極(floating gate)38之結構。
請同時參閱第二圖及第三圖所示，不管是第二圖或第三圖所示之記憶胞結構，當此電子寫入抹除式可複寫唯讀記憶體皆具有N型電晶體32，且於靠近第一導電閘極322交界處之源極324和汲極326的離子摻雜區內更植入有同型的N型離子，以藉此增加其離子濃度，例如1~10倍，此時，本發明之操作方法係包括有：於第一導電閘極322或單浮接閘極38、源極324、汲極326及P型半導體基板30分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並同時滿足下列條件：N型電晶體於寫入時，滿足Vsub=接地，Vs=Vd=0或大於0V，且Vg=高壓(HV)，或是滿足Vsub=接地，Vs=Vd=高壓，且Vg大於2V；以及於抹除時，滿足Vsub=接地，Vs=Vd=高壓，且Vg=0或浮接或小於2V。P型電晶體於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V以上；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
承上，續同時參閱第二圖及第三圖所示，當此電子寫入抹除式可複寫唯讀記憶體皆具有N型電晶體32，且於靠近第一導電閘極322與源極324和汲極326交界處之P型半導體基板30內更植入有同型的P型離子，以增加其離子濃度，例如1~10倍，此時，本發明之操作方法係包括有：於第一導電閘極322或單浮接閘極38、源極324、汲極326及P型半導體基板30分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並同時滿足下列條件：N型電晶體於寫入時，滿足Vsub=接地，Vs=Vd=0或大於0V，且Vg=高壓(HV)，或是滿足Vsub=接地，Vs=Vd=高壓，且Vg大於2V；以及於抹除時，滿足Vsub=接地，Vs=Vd=高壓，且Vg=0或浮接或小於2V。P型電晶 體於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V以上；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
請再參閱第四圖所示，電子寫入抹除式可複寫唯讀記憶體之單一記憶胞結構包括一N型半導體基板40，亦可為具有N型井的半導體基板，在此係以N型半導體基板40為例，於N型半導體基板40上設置有一P型電晶體42，例如P型金氧半場效電晶體(MOSFET)，此P型電晶體係包含有一第一介電層420位於N型半導體基板40表面上，一第一導電閘極422疊設於第一介電層420上方，以及二P型離子摻雜區位於N型半導體基板40內，以分別作為其源極424及汲極426，在源極424和汲極426間係形成有一通道；其中第一導電閘極422由下而上更依序包括一浮接閘極4221、一控制介電層4222以及一控制閘極4223分別疊設於第一介電層420上，此即為單閘極結構。
接著如第五圖所示，電子寫入抹除式可複寫唯讀記憶體之單一記憶胞結構包括一N型半導體基板40，其上設置有一P型電晶體42及一P型井(N-well)電容44，二者間係以隔離元件46分隔之。P型電晶體42，例如P型金氧半場效電晶體(MOSFET)，其係包含有一第一介電層420位於N型半導體基板40表面上，一第一導電閘極422疊設於第一介電層420上方，以及二N型離子摻雜區位於N型半導體基板40內，以分別作為其源極424及汲極426，在源極424和汲極426間係形成有一通道。P型井電容44包含一第二離子摻雜區於N型半導體基板40內，係作為P型井440，一第二介電層442位於P型井440表面，且於第二介電層442上則設置有一第二導電閘極444， 以形成頂板-介電層-底板之電容結構。其中P型電晶體42之第一導電閘極422和P型井電容44之第二導電閘極444係形成電性連接且以隔離元件46分隔之，以形成一單浮接閘極(floating gate)48之結構。
請同時對照第四圖及第五圖所示，不管是第四圖或第五圖所示之記憶胞結構，當此電子寫入抹除式可複寫唯讀記憶體皆具有P型電晶體42，且於靠近第一導電閘極422交界處之源極424和汲極426的離子摻雜區內更植入有同型的P型離子，以藉此增加其離子濃度，例如1~10倍，此時，本發明之操作方法係包括有：於第一導電閘極422或單浮接閘極48、源極424、汲極426及N型半導體基板40分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並同時滿足下列條件：N型電晶體於寫入時，滿足Vsub=接地，Vs=Vd=0或大於0V，且Vg=高壓(HV)，或是滿足Vsub=接地，Vs=Vd=高壓，且Vg大於2V；以及於抹除時，滿足Vsub=接地，Vs=Vd=高壓，且Vg=0或浮接或小於2V。P型電晶體於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V以上；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
承上，同時如第四圖及第五圖所示，當此電子寫入抹除式可複寫唯讀記憶體皆具有P型電晶體42，且於靠近第一導電閘極422與源極424和汲極426交界處之N型半導體基板40內更植入有同型的N型離子，以增加其離子濃度，例如1~10倍，此時，本發明之操作方法係包括有：於第一導電閘極422或單浮接閘極48、源極424、汲極426及N型半導體基板40分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並同時滿足下 列條件：於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
由於寫入與抹除會與打入的濃度有關係，甚至會影響源極、汲極、閘極的施加電壓，因此，源極、汲極、閘極只要有足夠的電壓差就可以有寫入或抹除的的效果，因此也可以用負壓代替接地，可以降低習知所需之高壓電壓。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使熟悉此項技術者能夠瞭解本發明之內容並據以實施，當不能以之限定本發明之專利範圍，即大凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之專利範圍內。
30‧‧‧P型半導體基板
32‧‧‧N型電晶體
320‧‧‧第一介電層
322‧‧‧第一導電閘極
3221‧‧‧浮接閘極
3222‧‧‧控制介電層
3223‧‧‧控制閘極
324‧‧‧源極
326‧‧‧汲極

Claims (22)

  1. 一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體，包括：一半導體基板；以及至少一電晶體結構，係形成於該半導體基板上，該電晶體結構包括有一第一介電層位於該半導體基板表面，一第一導電閘極設於該第一介電層上，以及至少二第一離子摻雜區位於該半導體基板內且位於該第一導電閘極之二側，以分別作為源極和汲極；其中，利用離子植入方式於該第一導電閘極與該源極和汲極交界處之該半導體基板內或該第一離子摻雜區內再植入同型離子，以增加其離子濃度，並藉此降低寫入及抹除之電壓差。
  2. 如請求項1所述之電子寫入抹除式可複寫唯讀記憶體，更包括：一電容結構，位於該半導體基板表面且與該至少一電晶體相隔離，該電容結構包括一第二離子摻雜區位於該半導體基板內，一第二介電層位於該第二離子摻雜區表面，以及一第二導電閘極疊設於該第二介電層上，且該第二導電閘極電性連接該第一導電閘極，以作為單浮接閘極。
  3. 如請求項1或2所述之電子寫入抹除式可複寫唯讀記憶體，其中藉由植入該同型離子係增加該半導體基板內或該第一離子摻雜區內之離子濃度的1至10倍。
  4. 如請求項1所述之電子寫入抹除式可複寫唯讀記憶體，其中該電晶體結構係為N型電晶體時，該第一離子摻雜區係為N型摻雜區，且該半導體基板為P型半導體基板或是具有P型井的半導體基板；以及該電晶體結構係為P型電晶體時，該第一離子摻雜區係為P型摻雜區，且該半導體基板為N 型半導體基板或是具有N型井的半導體基板。
  5. 如請求項2所述之電子寫入抹除式可複寫唯讀記憶體，其中該電晶體結構係為N型電晶體時，該第一離子摻雜區及該第二離子摻雜區係為N型摻雜區，且該半導體基板為P型半導體基板或是具有P型井的半導體基板；以及該電晶體結構係為P型電晶體時，該第一離子摻雜區及該第二離子摻雜區係為P型摻雜區，且該半導體基板為N型半導體基板或是具有N型井的半導體基板。
  6. 如請求項1或2所述之電子寫入抹除式可複寫唯讀記憶體，其中該電晶體結構之該第一介電層與該第二導電閘極之二側壁更設有間隔物(Spacer)。
  7. 如請求項6所述之電子寫入抹除式可複寫唯讀記憶體，其中於該第一導電閘極與該源極和汲極交界處之該第一離子摻雜區內再植入同型離子係於該間隔物形成前先進行該離子植入，以增加該第一離子摻雜區之濃度。
  8. 如請求項1所述之電子寫入抹除式可複寫唯讀記憶體，其中該第一導電閘極由下而上更依序包括一浮接閘極、一控制介電層以及一控制閘極分別疊設於該第一介電層上。
  9. 如請求項1所述之電子寫入抹除式可複寫唯讀記憶體，其中該第一離子摻雜區內再植入同型離子而增加其離子濃度者，則是施加電壓差於該電晶體結構與該第一導電閘極，以進行寫入或抹除。
  10. 如請求項2所述之電子寫入抹除式可複寫唯讀記憶體，其中該第一離子摻雜區內再植入同型離子而增加其離子濃度者，則是施加電壓差於該電晶體結構與該單浮接閘極，以進行寫入或抹除。
  11. 如請求項1所述之電子寫入抹除式可複寫唯讀記憶體，其中該半導體基板內再植入同型離子而增加其離子濃度者，則是施加電壓差於該半導體基板與該第一導電閘極，以進行寫入或抹除。
  12. 如請求項2所述之電子寫入抹除式可複寫唯讀記憶體，其中該半導體基板內再植入同型離子而增加其離子濃度者，則是施加電壓差於該半導體基板與該單浮接閘極，以進行寫入或抹除。
  13. 如請求項1或2所述之電子寫入抹除式可複寫唯讀記憶體，其中該電晶體結構係為金屬氧化半場效電晶體(MOSFET)。
  14. 如請求項1或2所述之電子寫入抹除式可複寫唯讀記憶體，其中該第一摻雜區更包含有一輕摻雜汲極(LDD)。
  15. 一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體的操作方法，該電子寫入抹除式可複寫唯讀記憶體包含有一半導體基板，其上設有至少一N型電晶體結構，該N型電晶體結構具有一第一導電閘極以及至少二第一離子摻雜區位於該半導體基板內且位於該第一導電閘極之二側，以分別作為源極和汲極，且該第一導電閘極與該源極和汲極交界處之該第一離子摻雜區內更植入同型離子，以增加其離子濃度，該操作方法係包括：於該第一導電閘極、源極、汲極及該半導體基板分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並滿足下列條件：於寫入時，滿足Vsub=接地，Vs=Vd=0或大於0V，且Vg=高壓(HV)，或是滿足Vsub=接地，Vs=Vd=高壓，且Vg大於2V；以及於抹除時，滿足Vsub=接地，Vs=Vd=高壓，且Vg=0或浮接或小於2V。
  16. 如請求項15所述之電子寫入抹除式可複寫唯讀記憶體的操作方法，其中 該電子寫入抹除式可複寫唯讀記憶體更包含有一電容結構，位於該半導體基板表面且與該至少一N型電晶體結構相隔離，該電容結構包括有一第二離子摻雜區位於該半導體基板內，以及一第二導電閘極電性連接該第一導電閘極，以作為單浮接閘極，此時該單浮接閘極係施加該閘極電壓Vg。
  17. 一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體的操作方法，該電子寫入抹除式可複寫唯讀記憶體包含有一半導體基板，其上設有至少一P型電晶體結構，該P型電晶體結構具有一第一導電閘極以及至少二第一離子摻雜區位於該半導體基板內且位於該第一導電閘極之二側，以分別作為源極和汲極，且該第一導電閘極與該源極和汲極交界處之該第一離子摻雜區內更植入同型離子，以增加其離子濃度，該操作方法係包括：於該第一導電閘極、源極、汲極及該半導體基板分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並滿足下列條件：於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V以上；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
  18. 如請求項17所述之電子寫入抹除式可複寫唯讀記憶體的操作方法，其中該電子寫入抹除式可複寫唯讀記憶體更包含有一電容結構，位於該半導體基板表面且與該至少一P型電晶體結構相隔離，該電容結構包括有一第二離子摻雜區位於該半導體基板內，以及一第二導電閘極電性連接該第一導電閘極，以作為單浮接閘極，此時該單浮接閘極係施加該閘極電壓Vg。
  19. 一種降低電壓差之電子寫入抹除式可複寫唯讀記憶體的操作方法，該電子寫入抹除式可複寫唯讀記憶體包含有一半導體基板，其上設有至少一電晶體結構，該電晶體結構具有一第一導電閘極以及至少二第一離子摻雜區位於該半導體基板內且位於該第一導電閘極之二側，以分別作為源極和汲極，且該第一導電閘極與該源極和汲極交界處之該半導體基板內更植入同型離子，以增加其離子濃度，該操作方法係包括：於該第一導電閘極、源極、汲極及該半導體基板分別施加一閘極電壓Vg、源極電壓Vs、汲極電壓Vd及基板電壓Vsub，並滿足下列條件：當該電晶體結構係為N型電晶體：於寫入時，滿足Vsub=接地，Vs=Vd=0或大於0V，且Vg=高壓(HV)或是滿足Vsub=接地，Vs=Vd=高壓，且Vg大於2V；以及於抹除時，滿足Vsub=接地，Vs=Vd=高壓，且Vg=0或浮接或小於2V；以及當該電晶體結構係為P型電晶體：於寫入時，滿足Vsub=高壓，Vs=Vd=高壓或小於高壓，且Vg=0，或是滿足Vsub=高壓，Vs=Vd=0，且Vg=小於高壓2V；以及於抹除時，滿足Vsub=高壓，Vs=Vd=0，且Vg=浮接或小於高壓2V以內。
  20. 如請求項19所述之電子寫入抹除式可複寫唯讀記憶體的操作方法，其中該電子寫入抹除式可複寫唯讀記憶體更包含有一電容結構，位於該半導體基板表面且與該至少一電晶體結構相隔離，該電容結構包括有一第二離子摻雜區位於該半導體基板內，以及一第二導電閘極電性連接該第一導電閘極，以作為單浮接閘極，此時該單浮接閘極係施加該閘極電壓Vg。
  21. 如請求項19所述之電子寫入抹除式可複寫唯讀記憶體的操作方法，其中 該電晶體結構係為該N型電晶體時，該第一離子摻雜區係為N型摻雜區，且該半導體基板為P型半導體基板或是具有P型井的半導體基板；以及該電晶體結構係為該P型電晶體時，該第一離子摻雜區係為P型摻雜區，且該半導體基板為N型半導體基板或是具有N型井的半導體基板。
  22. 如請求項20所述之電子寫入抹除式可複寫唯讀記憶體的操作方法，其中該電晶體結構係為該N型電晶體時，該第一離子摻雜區及該第二離子摻雜區係為N型摻雜區，且該半導體基板為P型半導體基板或是具有P型井的半導體基板；以及該電晶體結構係為該P型電晶體時，該第一離子摻雜區及該第二離子摻雜區係為P型摻雜區，且該半導體基板為N型半導體基板或是具有N型井的半導體基板。
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