JP2008172251A - 不揮発性記憶素子及び半導体集積回路装置 - Google Patents

Abstract

【課題】電荷保持膜を有する不揮発性記憶素子のトンネル消去を可能とする。
【解決手段】半導体基板上に第１絶縁膜（４２）を形成し、その上に、ソース領域（８）、ドレイン領域（７）、及びそれらの間にチャネル領域（９）を形成する半導体領域（１）を設け、チャネル領域上に第２絶縁膜（２）、その上に電荷保持膜（４）、更にその上にゲート電極（６）を設ける。半導体基板内に形成される共通ソース配線領域（５４）は接続孔（５３Ｈ）を介してソース領域に接続される。接続孔は、第１絶縁膜をゲート電極の側壁に形成されたサイドウォールスペーサ（５２）に対して自己整合的に除去することで形成される。接続孔にソース領域と共通ソース配線領域が接続されるプラグ（３７）が形成される。電荷保持膜が保持する電子を放出する動作をトンネルによって行っても第２絶縁膜に電子が残存する事態を阻止できる。
【選択図】図１

Description

本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子、そして当該不揮発性記憶素子を有する半導体集積回路に関し、例えば非導電性の電荷トラップ膜を情報の保持領域として使用する不揮発性メモリ、更にはそのような不揮発性メモリをオンチップで備えるマイクロコンピュータもしくはデータプロセッサ等に適用して有効な技術に関する。

近年、データやプログラム構成するデータを記憶させるメモリ装置として、記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置とされるフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が注目を集めている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラムを消去し、新たなデータやプログラムをメモリセルへ再度書き込み（プログラミング）する事が可能である。

従来、フラッシュメモリの電荷蓄積領域は、ポリシリコン膜から成り、電気的に周囲とは絶縁されたフローティングゲート内に電子を蓄積することにより行われていた。この電子蓄積動作、いわゆる書込み動作は、ホットエレクトロン注入が一般的であり、蓄積された電子をフローティングゲート外へ放出する消去動作は、ゲート酸化膜を通過するトンネル電流により行われている。書込みと消去を繰り返すと、ゲート酸化膜の内部にトラップ準位が形成され、基板とゲート酸化膜の界面のトラップ準位が増加する。特に、前者は電荷の保持特性、すなわち書換え後のリテンション特性を劣化させるという本質的な問題点があった。

上記問題点を解消する方法として、近年、ＥＥＰＲＯＭの電荷蓄積を非導電性の電荷トラップ膜を使用する方式が提案されている。例えば、米国特許第５，７６８，１９２号明細書、米国特許第５，９６６，６０３号明細書、米国特許第６，０１１，７２５号明細書、米国特許第６，１８０，５３８号明細書、及び、B.Eitanらによる” Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cell”, International Conference on Solid State Devices and Materials, Tokyo, 1999、に開示されている。例えば、米国特許第５，７６８，１９２号明細書には、図２４にその断面図を示したようにシリコン酸化膜等の絶縁膜１３２、１３４で挟まれたシリコン窒化膜１３３、いわゆるＯＮＯ(Oxide/Nitride/Oxide)構造の積層膜をゲート絶縁膜とし、ソース１３７に０Ｖ、ドレイン１３６とコントロールゲート１３５に適当な正電圧を印加してトランジスタをオンさせ、ドレイン１３６の近傍で発生するホットエレクトロンを注入し、上記シリコン窒化膜１３３中へ電子をトラップさせることにより書込みを行う方式である。この電荷蓄積方式は、連続した導電膜であるポリシリコン膜に電荷蓄積を行う方式に比較すると、シリコン窒化膜１３３中の電子トラップが非連続で離散的であるため、酸化膜１３２の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、リテンション特性が本質的に強固であるという特徴をもっている。

また、米国特許第６，０１１，７２５号明細書には、図２５にその書込み方式を示したように、ホットエレクトロン注入の局在性を利用して、ドレイン１３６近傍とソース１３７の近傍との２個所の電荷蓄積を独立して制御することにより、２ビットの情報を１メモリセル内で実現する、いわゆる多値セル技術を開示している。

さらに、米国特許第５，９６６，６０３号明細書には、ＯＮＯ膜の形成方法、例えば、基板上にＯＮ積層膜を形成した後、シリコン窒化膜上部を酸化することによりＯＮＯ構造を形成すること、また、基板上にＯＮＯ積層膜を形成した後に酸化工程を追加することによりシリコン窒化膜中に酸素を導入して、メモリセルのリテンション特性を向上すること、が開示されている。また、米国特許第６，１８０，５３８号明細書には、短時間気相成長法(Rapid Thermal Chemical Vapor Deposition)により、ＯＮＯ膜を形成する方法、酸化膜の堆積温度が７００〜８００℃であること、酸化膜の膜厚が５〜１５ｎｍであることが記述されている。

米国特許第５，７６８，１９２号明細書 米国特許第６，０１１，７２５号明細書 米国特許第５，９６６，６０３号明細書 米国特許第６，１８０，５３８号明細書

上記公知例では、シリコン窒化膜中にトラップされた電子を引抜く消去動作は、基板、ソース、あるいはドレイン側へのトンネル放出によるか、ソース、あるいはドレイン近傍からのホットホール注入による電荷の中和によって行われている。例えば、B.Eitanらによる” Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cell”, International Conference on Solid State Devices and Materials, Tokyo, 1999、によれば、ドレインへ７Ｖ、コントロールゲートへ−３Ｖ、ソースへ３Ｖを印加し、ドレイン近傍の基板内で発生するバンド間トンネル現象によるホットホールを、シリコン窒化膜中へ注入することにより消去動作を行っている。

上述した動作方式が採用された従来のメモリセルにおいては、図２６に模式的に例示されるように、幾つかの問題点のあることが本発明者により見出された。

第１の問題点は、ホットホール注入による消去動作において、消去動作で注入されるホールは、酸化膜１３２中を通過するため、一旦酸化膜１３２中で捕獲されると、ホールの移動度が小さいために、それがホールトラップとなって、書換え後のリテンション特性、即ち電荷保持特性を劣化させる要因となることである。

第２の問題点は、ホットホール注入による消去動作において、消去動作でのホール注入は、半導体基板１３１と酸化膜１３２との界面にトラップ準位を発生させ、サブスレッショルド特性を著しく劣化させ、オフ・リーク電流を増加させる。これは、消去状態のメモリセルの記憶情報を読み出す際のドレインリーク電流を増加させ、読み出しデータの反転不良、いわゆる読み出し不良を引起こす原因となる。

第３の問題点は、ホットホール注入による問題点を解消するために電子をトンネル電流で基板側へ放出しようとしても、窒化膜に捕獲されている電荷の分布中心が基板から離れているので充分な消去が難しい、ということである。要するに、所要の書き込み特性を得るには窒化膜に比較的多くの電子を保持させ、保持された電荷が容易に抜けないように、窒化膜には比較的厚い膜厚を要する。それ故に、トンネル電流による電子の基板放出には限界がある。

第４の問題点は、消去動作をホール注入ではなく、トンネル電流による基板１３１側への電子放出を行おうとするとき、新たに発生すると考えられる問題があることである。例えば、コントロールゲート１３５へ−１０Ｖ、基板１３１へ＋１０Ｖを印加して、シリコン窒化膜中へ捕獲された電子を酸化膜１３２を介したトンネル電流で基板１３１側へ放出する場合、ドレイン１３６近傍の電子トラップが存在するシリコン窒化膜領域の直下の酸化膜１３２中よりも、ソース１３７近傍の電子トラップが存在しないシリコン窒化膜領域の直下の酸化膜１３２中へ注入されたホールの残存が顕著となる。この酸化膜中ホールの蓄積量は、書換えを繰り返すにしたがって増大し、ソース１３７近傍のチャネル領域のみを、部分的にディプリート状態（閾値電圧がデプレッション状態）としてしまう。この状態は、チャネル長が短くなった状態に対応しており、書換え回数によってメモリセルの諸特性、書込み特性、読み出し電流等が変動することになり、特性バラツキが大きく劣化することになる。

本発明の目的は、シリコン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記憶素子に対する消去動作のような電子放出動作をトンネルによって行ってもゲート絶縁膜に電子が不消耗に残存する事態を阻止することができる不揮発性記憶素子及び半導体集積回路を提供することにある。

本発明の別の目的は、シリコン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記憶素子に対する消去動作のような電子放出動作をＦＮトンネルによって行っても、チャネル領域の一部に片寄って正孔が蓄積して特性劣化を生ずる事態を防止することができる不揮発性記憶素子及び半導体集積回路を提供することにある。

本発明の更に別の目的は、シリコン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記憶素子において電子の放出にホットエレクトロン注入を行わなくても済み、これにより、書き換え後の電荷保持特性の劣化、書き換えに起因するサブスレッショルドリーク電流の増加を、抑止若しくは緩和することができる不揮発性記憶素子及び半導体集積回路を提供することにある。

本発明のその他の目的は、絶縁性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリセルのチップ占有面積を縮小させることが容易な不揮発性記憶素子を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る不揮発性記憶素子は、半導体領域（１）に夫々形成されたソース領域（８）、ドレイン領域（７）及びそれらの間のチャネル領域（９）と、前記チャネル領域の上に設けられた第１絶縁膜（２）と、前記第１絶縁膜の上に設けられた半導体膜（３）と、前記半導体膜の上に設けられた第２絶縁膜（４）と、前記第２絶縁膜の上に設けられた第３絶縁膜（５）と、前記第３絶縁膜の上に設けられたゲート電極（６）とを有する。前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第３絶縁膜の夫々のトラップ密度よりも高い。前記半導体膜と前記第２絶縁膜との界面部のトラップ密度は前記第２絶縁膜のトラップ密度よりも高い。トラップに捕獲された電子は前記第１絶縁膜を介してトンネル放出される。

上記不揮発性記憶素子においては、前記半導体膜と前記第２絶縁膜との界面部に形成されるエネルギ準位の深いトラップ（界面トラップ）による電荷保持機能が追加されているから、従来より情報記憶のための電荷保持を担っている第２絶縁膜を薄膜化することができる。薄膜化によっても記憶素子全体として必要な量の電子を保持することは保証される。第２絶縁膜及びその界面部に捕獲された電子をトンネル放出するとき、第２絶縁膜が薄膜化されているので、第２絶縁膜のバルク中のトラップに捕獲されている電子は容易に前記半導体膜に到達し、当該半導体膜及び第１絶縁膜をトンネル電流として流れて放出される。第２絶縁膜と半導体膜の界面部に捕獲されている電子はそのトラップ準位に抗する電界により半導体膜にデトラップされ、デトラップされた電子は半導体膜から第１絶縁膜をトンネル電流として流れて放出される。前記半導体領域と第２絶縁膜との界面部はトンネル電流を流す第１絶縁膜寄りに形成されているので、そこに捕獲されている電子は前記トンネル放出に際して第２絶縁膜を通過することを要しない。仮にそのような界面準位をゲート電極側に形成して機能させる場合と比べれば、本発明手段は消去動作のような電子放出動作が容易である。

したがって、シリコン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記憶素子に対する消去動作のような電子放出動作をトンネル効果によって行っても第２絶縁膜に電子が不消耗に残存する事態を阻止することができる。

消去動作では、チャネル領域側からのホットホール注入を行う必要がないから、ホットホール注入による問題点をことごとく解消することができる。第１に、チャネル領域上の第１絶縁膜中にホールトラップが発生するのを抑制できる。第２に、チャネル領域と第１絶縁膜との界面準位の発生に起因するサブスレッショルド特性の劣化を生ずることもない。したがって、書き込み特性及び読み出し特性の劣化を防止することができる。更に、サブスレッショルドリークが低減されて低消費電力に寄与する。

さらに、情報記憶の為に主体的に電子を保持する前記半導体膜と前記第２絶縁膜との間の界面部のトラップに捕獲された電子は、絶縁体ではない半導体膜にデトラップされ、デトラップされた電子は半導体膜内で自由電子の如く振る舞う。ホットエレクトロン注入による書き込みではドレイン近傍の界面トラップに電子が捕獲されていても、デトラップされた電子がドレイン近傍に集中せず、ソース近傍の第１絶縁膜にホールが残存することもない。この点でも不揮発性記憶素子における書き込み、読み出しの特性劣化が防止される。

上記不揮発性記憶素子において、電子の注入を行う場合には、例えば、前記ドレイン領域及び前記ゲート電極に、ソース領域に印加する電位よりも高い電位を印加して、前記チャネル領域をオンさせ、前記ドレイン領域の近傍で発生するホットエレクトロンにより前記半導体膜と前記第２絶縁膜との界面部及び前記第２絶縁膜に電子を捕獲させる。また、電子のトンネル放出を行う場合、例えば、前記半導体領域に、前記ゲート電極に印加する電位よりも高い電位を印加して、前記半導体膜と前記第２絶縁膜との界面部及び前駆第２絶縁膜に捕獲されている電子を、前記第１絶縁膜を介してトンネル電流として引き抜く。

望ましい形態として、前記半導体膜と前記第２絶縁膜との間の界面のトラップ密度は前記第２絶縁膜と前記第３絶縁膜との間の界面部のトラップ密度よりも高いのがよい。また、前記半導体膜の膜厚は前記第２絶縁膜の膜厚よりも薄いのがよい。

一つの具体的な形態として、前記第１絶縁膜をシリコン酸化膜、前記半導体膜をシリコン膜、前記第２絶縁膜をシリコン窒化膜、前記第３絶縁膜をシリコン酸化膜としてよい。また、前記第１絶縁膜をシリコン酸化膜、前記半導体膜をシリコン膜、前記第２絶縁膜を金属酸化膜、前記第３絶縁膜をシリコン酸化膜としている。前記シリコン膜はポリシリコン膜である。望ましい形態として、前記ポリシリコン膜は不純物が導入されている。前記ポリシリコン膜に代えて、絶縁膜中にポリシリコン粒子（８８）が分散された膜を、前記シリコン膜として採用してもよい。

〔２〕本発明に係る半導体集積回路は、半導体領域（１）に形成されたソース領域（８）とドレイン領域（９）の間のチャネル領域（９）の上に、第１絶縁膜（２）、前記第１絶縁膜の上に設けられた半導体膜（３）、前記半導体膜の上に設けられた第２絶縁膜（４）、前記第２絶縁膜の上に設けられた第３絶縁膜（５）、及び前記第３絶縁膜の上に設けられたゲート電極（６）が形成された不揮発性記憶素子を複数個有するメモリアレイと、電子の注入と前記第１絶縁膜を介する電子のトンネル放出とにより前記不揮発性記憶素子の閾値電圧を制御するメモリ制御回路とを備える。前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第３絶縁膜の夫々のトラップ密度よりも高い。前記半導体膜と前記第２絶縁膜との界面部トラップ密度は前記第２絶縁膜のトラップ密度よりも高い。

この半導体集積回路は不揮発性メモリ、或は不揮発性メモリをオンチップで備えるデータプロセッサなどとされる。この半導体集積回路は前記項目〔１〕で説明した不揮発性記憶素子によって得られる作用効果を奏する。

望ましい一形態として、前記ゲート電極が共通化されて延在する方向に隣接する複数の不揮発性記憶素子の半導体膜を、互に一体に形成するのがよい。仮にメモリセル単位で半導体膜を分断する場合には、不揮発性記憶素子間に少なくとも最小加工寸法分の間隔が必要になり、チップ占有面積が増える。この点において、メモリアレイのチップ占有面積低減、もしくは記憶容量増大に寄与することができる。更に、消去動作でデトラップされた電子は複数の不揮発性記憶素子間で共通の半導体膜中を移動でき、デトラップされた電子のトンネル放出を、共通化されたゲート電極単位で行うことにより、不揮発性記憶素子間の消去特性のばらつきを低減することができる。

具体的な形態として、前記メモリ制御回路は、電子の注入動作の指示に応答して、ドレイン領域及び前記ゲート電極に、ソース領域に印加する電位よりも高い電位を印加して、前記チャネル領域をオンさせ、前記ドレイン領域の近傍で発生するホットエレクトロンにより前記半導体膜と前記第２絶縁膜との界面部及び前記第２絶縁膜に電子を捕獲させる。また、前記メモリ制御回路は、電子のトンネル放出動作の指示に応答して、前記半導体領域に、前記ゲート電極に印加する電位よりも高い電位を印加して、前記半導体膜と前記第２絶縁膜との界面部及び前駆第２絶縁膜に捕獲されている電子を、前記第１絶縁膜中を介してトンネル電流として引き抜く。

前記半導体領域は、半導体基板上に形成された第３絶縁膜（４２）上に形成してよい。要するに、前記不揮発性記憶素子のデバイス構造としてＴＦＴ（Thin Film Transistor）構造を採用することが可能である。このとき、前記半導体領域は例えばシリコン膜で形成すればよい。そこに形成されるソース・ドレイン領域には例えばｎ型不純物が導入され、チャネル領域には例えばｐ型不純物が導入される。ＴＦＴ構造を採用するときの一つの望ましい形態として、前記第３絶縁膜の半導体基板（４１）内に共通ソース配線領域（５４）を形成し、前記共通ソース配線領域を、前記第３絶縁膜に形成した接続孔（５３Ｈ）を介して前記複数個のメモリセルのソース領域に接続する。前記接続孔は、前記第３絶縁膜を前記ゲート電極の側壁に形成されたサイドウォールスペーサ（５２）に対して自己整合的に除去することにより形成することが可能である。

〔３〕上記不揮発性記憶素子はポリシリコン膜等の半導体膜と窒化シリコン膜などの第２絶縁膜との界面準位を利用した。別の態様として、チャネル領域の上の第１絶縁膜にシリコン窒化膜を設け、このシリコン窒化膜の第１絶縁膜寄りの部分をシリコンリッチな組成とする。具体的には、不揮発性記憶素子は、半導体領域に夫々形成されたソース領域（８）、ドレイン領域（７）及びそれらの間のチャネル領域（９）と、前記チャネル領域の上に設けられた第１絶縁膜（２）と、前記第１絶縁膜の上に設けられた第２絶縁膜（９０）と、前記第２絶縁膜の上に設けられた第３絶縁膜（５）と、前記第３絶縁膜の上に設けられたゲート電極（６）とを有する。前記第２絶縁膜は第３絶縁膜寄り（９０Ｂ）よりも第１絶縁膜寄り（９０Ａ）の方がＳｉ／Ｎの値が大きくされたシリコン窒化膜である。前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第３絶縁膜の夫々のトラップ密度よりも高い。トラップに捕獲された電子は前記第１絶縁膜を介してトンネル放出される。

前記シリコン窒化膜のシリコンリッチな部分（９０Ａ）は前記項目〔１〕で説明した前記半導体膜（ポリシリコン膜）と第２絶縁膜（シリコン窒化膜）との界面におけるトラップの機能を代替するものと位置付けることができ、基本的にはそれと同様の作用効果を奏する。

〔４〕上記半導体膜と絶縁膜との界面準位を利用する発明と実質同一観点の発明として、半導体集積回路は、半導体領域のチャネル領域（９）の上に形成された第１絶縁膜（２）と、前記第１絶縁膜の上に形成された中間膜（３）と、前記中間膜の上に形成された非導電性の電荷トラップ膜（４）と、前記電荷トラップ膜の上に形成された第２絶縁膜（５）と、前記第２絶縁膜の上に形成されたゲート電極（６）と、を有する不揮発性記憶素子を備える。前記電荷トラップ膜のトラップ密度は、前記第１絶縁膜及び第２絶縁膜の夫々のトラップ密度よりも高い。前記中間膜と前記電荷トラップ膜との界面部のトラップ密度は、前記電荷トラップ膜と前記第２絶縁膜との界面部のトラップ密度より高く、且つ、前記電荷トラップ膜のトラップ密度よりも高い。前記不揮発性記憶素子は、注入された電子を前記トラップに捕獲することで情報の書き込みが行われ、前記トラップに捕獲された電子を前記第１絶縁膜を介してトンネル放出させることで情報の消去が行われる。

シリコン窒化膜の一部をシリコンリッチとしてトラップ密度を上げた発明と実質同一観点の発明として、半導体集積回路は、半導体領域のチャネル領域（９）の上に形成された第１絶縁膜（２）と、前記第１絶縁膜の上に形成された第２絶縁膜（９０）と、前記第２絶縁膜の上に形成された第３絶縁膜（５）と、前記第３絶縁膜の上に形成されたゲート電極（６）とを有する不揮発性記憶素子を備える。前記第２絶縁膜のトラップ密度は前記第１絶縁膜及び第３絶縁膜の夫々のトラップ密度よりも高い。前記第２絶縁膜のトラップ密度は第３絶縁膜寄り（９０Ｂ）よりも第１絶縁膜寄り（９０Ａ）の方が高い。前記不揮発性記憶素子は、注入された電子をトラップに捕獲することで情報の書き込みが行われ、トラップに捕獲された電子を前記第１絶縁膜を介してトンネル放出させることで情報の消去が行われる。

〔５〕上記半導体膜と絶縁膜との界面準位を利用する本発明の別の観点による不揮発性記憶素子は、半導体領域に夫々形成されたソース領域（８）、ドレイン領域（７）及びそれらの間のチャネル領域（９）と、前記チャネル領域の上に設けられたゲート絶縁膜（１０）と、前記ゲート絶縁膜の上に設けられたゲート電極（６）とを有する。前記ゲート絶縁膜は、第１絶縁膜（２）、前記第１絶縁膜の上に設けられた半導体膜（３）、前記半導体膜の上に設けられたシリコン窒化膜（４）、及び前記シリコン窒化膜の上に設けられた第２絶縁膜（５）から成る。ホットエレクトロン注入により前記ゲート絶縁膜に捕獲された電子が前記第１絶縁膜を介してトンネル放出可能にされる。

この観点ではトラップ密度について積極的な言及はないが、半導体膜とシリコン窒化膜の組み合わせが明言されているから、その界面で深い界面準位が形成され、当該界面準位はトンネル放出先である半導体領域寄りとされ、これにより、上記同様に、従来より情報記憶のための電荷保持を担っているシリコン窒化膜を薄膜化することができ、消去動作のような電子放出動作をトンネル効果によって行ってもシリコン窒化膜に電子が不消耗に残存する事態を阻止することができる。そして、チャネル領域側からのホットホール注入を行う必要がないから、チャネル領域上の第１絶縁膜中にホールトラップが発生するのを抑制でき、チャネル領域と第１絶縁膜との界面準位の発生に起因するサブスレッショルド特性の劣化を生ずることもない。さらに、デトラップされた電子がドレイン近傍に集中せず、ソース近傍の第１絶縁膜にホールが残存することもない。

上記においてシリコン窒化膜に代えて、５酸化タンタル膜、チタン酸化膜等の、高誘電率の金属酸化膜を採用しても同様である。

シリコンリッチな部分を有するシリコン窒化膜を利用する本発明の別の観点による不揮発性記憶素子は、半導体領域（１）に夫々形成されたソース領域（８）、ドレイン領域（７）及びそれらの間のチャネル領域（９）と、前記チャネル領域の上に設けられたゲート絶縁膜（１０Ａ）と、前記ゲート絶縁膜の上に設けられたゲート電極（６）とを有する。前記ゲート絶縁膜は、第１絶縁膜（２）、前記第１絶縁膜の上に設けられたシリコン窒化膜（９０）、前記シリコン窒化膜の上に設けられた第２絶縁膜（５）から成る。前記シリコン窒化膜は第２絶縁膜寄り（９０Ｂ）よりも第１絶縁膜寄り（９０Ａ）の方がＳｉ／Ｎの値が大きくされる。不揮発性記憶素子は、ホットエレクトロン注入により前記ゲート絶縁膜に捕獲された電子が前記第１絶縁膜を介してトンネル放出可能にされる。この観点においてもトラップ密度について積極的な言及はないが、半導体領域にシリコンリッチな部分を臨ませたシリコン窒化膜を利用することが明言されているから、そのシリコンリッチな部分のトラップ密度が相対的に高くなり、これにより、上記同様の作用効果を奏する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

トンネル放出側の絶縁膜寄りに半導体膜とシリコン窒化膜のような絶縁膜による界面準位を形成し、これに情報記憶のための電荷保持の主体を担わせ、シリコン窒化膜のような絶縁膜の薄膜化を可能にした。これにより、シリコン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記憶素子に対する消去動作のような電子放出動作をトンネルによって行ってもゲート絶縁膜に電子が不消耗に残存する事態を阻止することができる。

シリコン窒化膜のような絶縁膜と界面準位を形成する膜は絶縁膜でなく半導体膜であるから、シリコン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記憶素子に対する消去動作のような電子放出動作をトンネルによって行っても、チャネル領域の一部に片寄って正孔が蓄積して特性劣化を生ずる事態を防止することができる。

保持電子の放出にホットホール注入を行わずに済むから、シリコン窒化膜などの絶縁膜を電荷保持に用いる不揮発性記憶素子に対する書き換え後の電荷保持特性の劣化、書き換えに起因するサブスレッショルドリーク電流の増加を抑止することができる。

前記界面準位を形成する半導体膜やシリコン窒化膜のような絶縁膜をゲート電極方向に一体化したりすることにより、非導電性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリのセル面積の縮小化が可能になる。

《半導体膜と窒化膜を持つ第１のメモリセル構造》
図１には半導体膜と窒化膜を持つ第１の基本的なメモリセル構造が縦断面で例示される。同図に示される不揮発性メモリセルＭＣ１は、半導体領域例えばｐ型半導体領域１内にｎ型ソース領域８、ｎ型ドレイン領域７及びそれら該ソース領域８と該ドレイン領域７に挟まれたチャネル領域９を有する。そして、前記チャネル領域９の上に設けられたゲート絶縁膜１０、及びゲート絶縁膜１０の上の設けられた導電膜によるゲート電極（単にコントロールゲートとも記す）６を有する。ゲート絶縁膜１０は、第１絶縁膜例えばシリコン酸化膜２、該第１絶縁膜２の上に設けられた半導体膜例えばシリコン膜であるポリシリコン膜３、該半導体膜３の上に設けられた第２絶縁膜絶例えば非導電性の電荷トラップ膜としてのシリコン窒化膜４、前記シリコン窒化膜４の上に設けられた第３絶縁膜例えばシリコン酸化膜５によって構成される。前記チャネル領域９とは導電チャネルが形成可能にされる領域を意味する。

前記シリコン窒化膜５のトラップ密度は前記シリコン酸化膜２，５の夫々のトラップ密度よりも高い。前記ポリシリコン膜３とシリコン窒化膜４との界面部のトラップ密度は前記シリコン窒化膜４のトラップ密度よりも高い。

特に制限されないが、コントロールゲート６は濃度３×１０^２０／ｃｍ^３のリンがドープされた膜厚１００ｎｍのポリシリコン膜で構成される。特に制限されないが、前記シリコン酸化膜２は膜厚５ｎｍ、前記ポリシリコン膜３は濃度３×１０^２０／ｃｍ^３のリンがイオン打ち込みされた膜厚４ｎｍ、シリコン窒化膜４は膜厚５ｎｍ、シリコン酸化膜５は膜厚５ｎｍとされる。上記ゲート絶縁膜１０の実効膜厚はシリコン酸化膜換算で１３．５ｎｍである。図２４で説明した従来のＯＮＯ（酸化膜・窒化膜・酸化膜）構造のゲート絶縁膜は、例えば、順次５ｎｍのシリコン酸化膜、１０ｎｍのシリコン窒化膜、５ｎｍのシリコン酸化膜とされ、実効膜厚はシリコン酸化膜換算で１５ｎｍである。本発明に係るメモリセルではシリコン窒化膜４は従来に比べて半減され、また、ポリシリコン膜３はシリコン窒化膜４よりも薄くされている。なお、コントロールゲート６は、ポリシリコン膜３と、ポリシリコン膜３上に形成された、シリサイド膜又は高融点金属との積層膜で構成しても良い。なお、特に制限されないが、コントロールゲート６は、ワード線ＷＬに一体に形成される。

図２には図１の不揮発性メモリセルの詳細な構造を平面図で例示する。メモリセルの活性領域１１が横方向にライン・アンド・スペース状、即ち、所定間隔を置いて並列配置され、それに直行する縦方向にコントロールゲート６がライン・アンド・スペース状に配置される。前記活性領域１１はソース領域、ドレイン領域、及びチャネル領域にされる不純物導入に係る半導体領域である。ドレイン領域とソース領域へコンタクト（電気的接続）を取るためのコンタクト穴１３ａ，１３ｂ、前記活性領域１１に並行に配置されたビット線１５とドレイン領域上のコンタクト穴１３ａを接続する接続穴１４が配置されている。コンタクト穴１３ｂはコントロールゲート６の方向に延在される。

図３には図２中のＡ−Ａ’断面が例示される。図３において、半導体領域１のドレイン領域７とソース領域８との間のチャネル領域９上に、シリコン酸化膜２、ポリシリコン膜３、シリコン窒化膜４、シリコン酸化膜５、コントロールゲート６、及び絶縁膜２８が積層される。絶縁膜３３を貫通して、ドレイン領域３１上に形成された一方のコンタクト穴１３ａ、及びソース領域８上に形成された他方のコンタクト穴１３ｂが配置され、絶縁膜３６を貫通して形成された接続穴１４を介して一方のコンタクト穴１３ａとビット線１５が接続されている。前記コンタクト穴１３ａ，１３ｂの内部にはコンタクトプラグ３４，３５が形成され、接続穴１４の内部には接続プラグ３７が形成される。前記コンタクトプラグ３４，３５及び接続プラグ３７はアルミニウム、タングステン、或はポリシリコン等の配線材料から成る。

図４には図２中のＢ−Ｂ’断面が例示される。図４において、半導体基領域１には素子分離領域２２で分離された活性領域の表面領域にシリコン酸化膜２が形成され、その上に、ポリシリコン膜３、シリコン窒化膜４、シリコン酸化膜５、コントロールゲート６、及び絶縁膜２８が順次積層され、その上部に絶縁膜３３、及び絶縁膜３６が介在してビット線１５が配置されている。

上記不揮発性メモリセルＭＣ１に対する書込み動作は、従来と同様にホットエレクトロン注入で行われる。消去動作はチャネル領域９の全面でトンネル放出により行われる。例えば、電子の注入を行う場合には、前記ドレイン領域７及び前記ゲート電極６に、ソース領域８に印加する電位よりも高い電位を印加して、前記チャネル領域９をオンさせ、前記ドレイン領域７の近傍で発生するホットエレクトロンにより、前記ポリシリコン膜３とシリコン窒化膜との界面に多くの電子が捕獲され、また、シリコン窒化膜４のバルク中のトラップに電子が捕獲される。また、電子のトンネル放出を行う場合、例えば、前記半導体領域１に、前記ゲート電極６に印加する電位よりも高い電位を印加して、前記ポリシリコン膜３と前記シリコン窒化膜４との界面部及び前記シリコン窒化膜のバルク中に捕獲されている電子を、前記ポリシリコン膜３からシリコン酸化膜２中をトンネル電流として前記チャネル領域９に引き抜く。

不揮発性メモリセルＭＣ１では、ポリシリコン膜３とシリコン窒化膜４との界面部のトラップ密度は、シリコン窒化膜４とシリコン酸化膜５との界面部のトラップ密度より高いことから、注入されたホットエレクトロンの多くはポリシリコン膜３とシリコン窒化膜４との界面部へ捕獲される。シリコン窒化膜４のバルク中のトラップにも電子が捕獲されることは言うまでも無い。このように、不揮発性メモリセルＭＣにおいては、前記ポリシリコン膜３と前記シリコン窒化膜４との界面部に形成されるエネルギ準位の深いトラップ（界面トラップ）による電荷保持機能が追加されているから、従来より情報記憶のための電荷保持を担っているシリコン窒化膜を薄膜化することができる。薄膜化によってもメモリセルＭＣとして必要な量の電子を保持することは保証される。すなわち、ポリシリコン膜３とシリコン窒化膜４との界面トラップの密度であるトラップ密度が高いので電荷保持機能を追加できる。

消去動作は、上記ポリシリコン膜３とシリコン窒化膜４との界面部に捕獲された電子に関しては、一旦ポリシリコン膜３中へデトラップする第１ステップと、デトラップした電子がシリコン酸化膜２を通過するトンネル電流により半導体領域１へ放出される第２ステップにより行われる。シリコン窒化膜４のバルク中に捕獲されている電子は、ポリシリコン膜３を経てシリコン酸化膜２をトンネル電流として通過して半導体領域１へ放出される。シリコン窒化膜４のバルク中及びその界面部に捕獲された電子をトンネル放出するとき、シリコン窒化膜４が薄膜化されているので、シリコン窒化膜４のバルク中に捕獲されている電子は容易に前記ポリシリコン膜３に到達し、シリコン酸化膜２をトンネル電流として流れて半導体領域１に放出される。シリコン窒化膜４とポリシリコン膜３との界面部に捕獲されている電子はそのトラップ準位に抗する電界によりポリシリコン膜３にデトラップされ、デトラップされた電子はシリコン酸化膜２をトンネル電流として流れて放出される。その界面準位を成すトラップはシリコン酸化膜２側に形成されているので、そこに捕獲されている電子は前記トンネル放出に際してシリコン窒化膜４を通過することを要しない。仮にそのような界面準位をゲート電極６側に形成して機能させる場合と比べれば、本発明手段は消去動作のような電子放出動作が容易である。

したがって、シリコン窒化膜を電荷保持に用いる不揮発性メモリに対する消去動作のような電子放出動作をトンネル効果によって行ってもシリコン窒化膜４に電子が不消耗に残存する事態を阻止することができる。

消去動作では、チャネル領域９側からのホットホール注入を行う必要がないから、チャネル領域９上のシリコン酸化膜２中にホールトラップが発生するのを抑制でき、また、チャネル領域９とシリコン酸化膜２との界面準位の発生に起因するサブスレッショルド特性の劣化を生ずることもない。したがって、書き込み特性及び読み出し特性の劣化を防止することができる。更に、サブスレッショルドリークが低減されて低消費電力に寄与する。

さらに、情報記憶の為にポリシリコン膜３とシリコン窒化膜４の界面部トラップに捕獲された電子は、絶縁体ではないポリシリコン膜３にデトラップされ、デトラップされた電子はポリシリコン膜３内で自由電子の如く振る舞う。ホットエレクトロン注入による書き込みによりドレイン７近傍の界面トラップに多くの電子が捕獲されていても、デトラップされた電子がドレイン領域７の近傍に集中せず、ソース領域８の近傍のシリコン酸化膜２にホールが残存することもない。この点でも不揮発性記憶素子における書き込み、読み出しの特性劣化が防止される。

《半導体膜と窒化膜を持つ第２のメモリセル構造》
図５には半導体膜と窒化膜を持つ第２の基本的なメモリセル構造が縦断面で例示される。同図に示される不揮発性メモリセルＭＣ２は、半導体基板４１上の比較的厚いシリコン酸化膜４２の上にＴＦＴ技術にて形成される。シリコン酸化膜４２上には、ボロンなどのｐ型不純物がドーピングされたポリシリコンから成るチャネル領域４３と、砒素などのｎ型不純物がドーピングされたポリシリコンから成るドレイン領域３１及びソース領域３２が形成される。このチャネル領域４３の上に、前述と同様に、シリコン酸化膜２、ポリシリコン膜３、シリコン窒化膜４、シリコン酸化膜５から成るゲート絶縁膜１０が形成される。ゲート絶縁膜１０の上には前記ゲート電極６及び絶縁膜２８が設けられる。ドレイン領域３１とビット線の接続は前記コンタクト穴１３ａのコンタクトプラグ３４及び接続穴１４の接続プラグ３７にて行われ、ソース領域３２は前記コンタクト穴１３ｂのコンタクトプラグ３５に接続される。

このＴＦＴ構造にあっても、その消去・書き込み動作は図１のメモリセル構造と基本的に同じである。前記ソース領域３２を回路接地電位とし、前記ドレイン領域３１及び前記コントロールゲート６へ適当な正電位を与えて、前記チャネル領域４３をオンさせ、前記ドレイン領域３１の近傍で発生するホットエレクトロンを注入して、前記ポリシリコン膜３と前記シリコン窒化膜４との界面部分、並びにシリコン窒化膜４のバルク中に電子を捕獲することにより書込みを行う。前記コントロールゲート６へ適当な負電位を与え、前記ドレイン領域３１へ適当な正電位を与えて、前記ポリシリコン膜３と前記シリコン窒化膜４との界面部分に捕獲されている電子をポリシリコン膜３にデトラップさせ、シリコン窒化膜４のバルク中に捕獲されている電子をポリシリコン膜に導き、ポリシリコン膜３中の電子をトンネル電流によってシリコン酸化膜２からドレイン領域３１に引抜くことにより消去を行う。

この第２のメモリセル構造においても第１のメモリセル構造と同様に、消去動作ではシリコン酸化膜２へのホットホール注入を行わないため、従来の問題点であったシリコン酸化膜２中での電荷トラップ準位の発生を抑制でき、ホットホール注入によるチャネル領域４３とシリコン酸化膜２との界面準位の発生に起因するサブスレッショルド特性の劣化を解消することが可能となり、また、上記半導体膜としてのポリシリコン膜４がコントロールゲート６の延在方向に配置された複数のメモリセルに共通接続されているため、上記消去動作におけるトンネル電子放出がコントロールゲート６の単位で行われることになり、消去特性のバラツキを著しく低減することができる。

《半導体膜と窒化膜を持つ第３のメモリセル構造》
図６には半導体膜と窒化膜を持つ第３の基本的なメモリセル構造が平面で例示される。同図に示される不揮発性メモリセルＭＣ３は図５と同様のＴＦＴとして構成され、図５説明した要素と同じ構成要素には同一符号を付してある。

同図において、メモリセルの活性領域１１が横方向にライン・アンド・スペース状に配置され、それに直行する縦方向にコントロールゲート６がライン・アンド・スペース状に配置され、ドレイン領域へコンタクトを取るためのコンタクト穴１３、共通ソース線を加工するためのマスクパターン１６、前記活性領域１１に並行に配置されたビット線１５とドレイン領域上のコンタクト穴１３を接続する接続穴１４が配置されている。

図７には図６中のＣ−Ｃ’断面が例示される。図８には図６中のＤ−Ｄ’断面が例示される。各図において、半導体基板４１上に、例えば、膜厚１００ｎｍの絶縁膜であるシリコン酸化膜４２を介して、膜厚５０ｎｍ、濃度２×１０^１８／ｃｍ^３のボロンがドープされた半導体膜であるポリシリコン膜から成るチャネル領域４３が配置され、濃度１×１０^２０／ｃｍ^３の砒素がドープされた半導体膜であるポリシリコンから成るドレイン領域３１及びソース領域３２が形成される。ドレイン領域３１とソース領域３２で挟まれたチャネル領域４３の上に、例えば、膜厚５ｎｍのシリコン酸化膜２、膜厚４ｎｍの半導体膜であるノンドープのポリシリコン膜３、膜厚６ｎｍのシリコン窒化膜４、及び膜厚５ｎｍのシリコン酸化膜５が積層されてゲート絶縁膜が形成される。その上に、例えば、濃度３×１０^２０／ｃｍ^３のリンがドープされた膜厚１００ｎｍのポリシリコン膜からなるコントロールゲート６、及び膜厚１００ｎｍのシリコン窒化膜２８が積層されてワード線が構成される。積層されて延在するゲート絶縁膜及びワード線の側面部には膜厚８０ｎｍのシリコン窒化膜からなるサイドウォールスペーサ５２が配置される。前記ワード線上に堆積された膜厚１００ｎｍの絶縁膜３３には、前記ドレイン領域３１の上方に導電膜であるタングステン膜からなるコンタクトプラグ３４が貫通形成され、また、前記ソース領域３２に側面で電気的に接続されたソースプラグ５３が貫通形成されている。前記ソースプラグ５３は、コンタクト穴５３Ｈを介して前記酸化膜４３を貫通し、その下に延在形成されている共通ソース線５４にも電気的に接続される。ソースプラグ５３は導電膜であるポリシリコン膜から成る。ドレイン領域３１はコンタクト穴１３及び接続穴１４を介してドレインプラグ３４及び接続プラグ３７により対応するビット線１５に電気的に接続される。

ここで、前記ドレインプラグ３４及びソースプラグ５３は、前記サイドウォールスペーサ５２及びシリコン窒化膜５１に対して選択比のある酸化膜エッチングで自己整合的に形成する。このため、ドレインプラグ３４及びソースプラグ５３の開口寸法を最小寸法以下に微細化することが可能となる。この例で用いた０．１３ミクロンプロセスルールでは、特に制限はされないが、ワード線幅は０．２μｍ、ドレイン領域のワード線スペースは０．３μｍ、ソース領域のワード線スペースは０．２μｍであるため、単位メモリセルのワード線方向長さは０．４５μｍである。また、活性領域１１の幅は０．１５μｍであり、各々の活性領域１１間の分離幅も０．１５μｍであることから、単位メモリセルのビット線方向長さは０．３μｍである。したがって、単位メモリセル面積は０．４５×０．３＝０．１３５平方μｍである。

図９には前記不揮発性メモリセルＭＣ３を用いたメモリアレイの一部が例示される。同図にはマトリクス配置された４個の不揮発性メモリセルＭＣ３が代表的に示される。行方向に配置された一対の不揮発性メモリセルＭＣ３は鏡面対象の如く配置され、共通ドレインが対応するビット線ＢＬ１，ＢＬ２に電気的に接続され、コントロールゲートは列毎に対応するワード線ＷＬ１，ＷＬ２に電気的に接続される。

上記不揮発性メモリセルＭＣ３への書込み動作は、図１０に例示されるように、ワード線ＷＬ１とビット線ＢＬ１に接続するメモリセルを書込み対象とするとき、ビット線ＢＬ１を介してドレイン領域３１へ４Ｖを、ワード線ＷＬ１を介してコントロールゲート６へ８Ｖのパルス電圧をパルス幅２マイクロ秒印加する。書込み対象メモリセルが接続されていないワード線ＷＬ２及びビット線ＢＬ２は０Ｖにされる。これにより、書込み対象メモリセルの閾値電圧は例えば２Ｖから４．５Ｖへ上昇した。また、消去動作は、図１１に例示されるように、ワード線ＷＬ１に接続するメモリセルを消去対象とするとき、メモリセルＭＣ３のソース領域３２の電位をオープンとした状態で、ビット線ＢＬ１，ＢＬ２を介してドレイン領域３１へ４Ｖを印加し、消去対象側のワード線ＷＬ１を介してコントロールゲート６へ−８Ｖのパルス電圧をパルス幅１０ミリ秒印加する。消去非対象側のワード線ＷＬ２には４Ｖのパルス電圧を印加する。これにより、ワード線ＷＬ１を共有する消去対象メモリセルＭＣ３の閾値電圧を４．５Ｖから２Ｖへ低下させることができた。上述の書込み・消去の電圧条件で１万回の書換え動作を行った結果、書込み及び消去後のしきい電圧の変動は０．２Ｖ以内であり、書換えによるメモリセルの特性変動は非常に小さいことが確認された。

次に前記不揮発性メモリセルＭＣ３を採用したフラッシュッメモリのような半導体集積回路の製造方法を概略的に説明する。

図１２から図１８には前記メモリセルＭＣ３を採用した半導体集積回路の製造方法を各製造工程毎に断面図で示してある。夫々の断面図には周辺回路領域とメモリセル領域の断面が例示される。メモリセル領域は前記不揮発性メモリセルＭＣ３がマトリクス配置されたメモリアレイの部分を意味する。周辺回路領域はアクセス指示に応答して不揮発性メモリセルＭＣ３に対する記憶情報の読み出し動作、消去・書き込み動作などを制御するメモリ制御部の部分を意味する。

先ず、図１２に例示されるように、例えば抵抗率１０Ωｃｍのｐ型半導体基板６０の表面領域に、深さ２００ｎｍの溝内に酸化膜を埋め込み、ＣＭＰ(Chemical Mechanical Polishing)法により平坦化した溝型素子分離領域６１を形成した後、例えば加速エネルギ１ＭｅＶのリンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ５００ｋｅＶのリンイオンを注入量３×１０^１２／ｃｍ^２、及び加速エネルギ１５０ｋｅＶのリンイオンを注入量１×１０^１２／ｃｍ^２注入して、ｎ型ウエル領域６２を形成する。そして、例えば加速エネルギ５００ｋｅＶのボロンイオンを注入量１×１０^１３／ｃｍ^２、加速エネルギ１５０ｋｅＶのボロンイオンを注入量５×１０^１２／ｃｍ^２、及び加速エネルギ５０ｋｅＶのボロンイオンを注入量１×１０^１２／ｃｍ^２注入してｐ型ウエル領域６３を形成する。その後、例えば膜厚１０ｎｍの表面酸化膜６４を成長させ、メモリセル領域へのみ加速エネルギ５０ｋｅＶのリンイオンを注入量２×１０^１５／ｃｍ^２注入してｎ型共通ソース領域６５を形成する。次いで、メモリセル領域の前記表面酸化膜６４上に気相成長法(CVD:Chemical Vapor Deposition)法により膜厚１００ｎｍの酸化膜を堆積し、その上部にＣＶＤ法により膜厚２０ｎｍのポリシリコン膜を積層し、ホトリソグラフィ法でパターンニングされたレジストマスクを用いて加工された酸化膜６６と第１ポリシリコン膜６７の積層膜を形成する。この状態では、上記酸化膜６６上の上記第１ポリシリコン膜６７膜は、ライン・アンド・スペース状に加工されている。

次に、図１３に例示されるように、例えばＣＶＤ法により膜厚５ｎｍの酸化膜６８、膜厚４ｎｍのポリシリコン膜６９、膜厚６ｎｍのシリコン窒化膜７０、及び膜厚５ｎｍの酸化膜７１を積層堆積し、それらを、ホトリソグラフィ法でパターンニングされたレジストマスクを用いて加工する。

さらに、図１４に例示されるように、周辺回路領域において、上記表面酸化膜６４を除去した後、例えば膜厚７ｎｍの第１ゲート酸化膜７２と膜厚１８ｎｍの第２ゲート酸化膜７３を成長させ、ＣＶＤ法により濃度３×１０^２０／ｃｍ^３のリンをドープした膜厚１００ｎｍのポリシリコン膜７５と膜厚１００ｎｍのシリコン窒化膜７５を堆積し、ホトリソグラフィ法でパターンニングされたレジストマスクを用いて加工する。その後、例えば周辺回路領域の低電圧ｐチャネルトランジスタとなる領域へのみ加速エネルギ３０ｋｅＶのリンイオンを斜め３０°の方向から注入量１×１０^１３／ｃｍ^２注入してｎ型ハロー領域７６を形成し、周辺回路領域の高電圧ｎチャネルトランジスタとなる領域へのみ加速エネルギ３０ｋｅＶのリンイオンを注入量１×１０^１３／ｃｍ^２注入してｎ型ＬＤＤ(Lightly Doped Drain)領域７７を形成する。そして、例えばメモリセル領域へのみ加速エネルギ２０ｋｅＶの砒素イオンを注入量２×１０^１４／ｃｍ^２注入してセルソース・ドレイン領域７８を形成する。

続いて、図１５に示すように、例えばＣＶＤ法で堆積しエッチバック法で加工した膜厚８０ｎｍのシリコン窒化膜からなるサイドウォールスペーサ７９を形成した後、周辺回路領域の低電圧ｐチャネルトランジスタとなる領域へのみ加速エネルギ３０ｋｅＶのボロンイオンを注入量３×１０^１５／ｃｍ^２注入してｐ型ソース・ドレイン領域８０を形成し、周辺回路領域の高電圧ｎチャネルトランジスタとなる領域へのみ加速エネルギ４０ｋｅＶの砒素イオンを注入量２×１０^１５／ｃｍ^２注入してｎ型ソース・ドレイン領域８１を形成する。その後、ＣＶＤ法により膜厚９００ｎｍの酸化膜を堆積し、ＣＭＰ法により平坦化した酸化膜８２を形成する。

更に、図１６に示すように、例えばサイドウォールスペーサ７９をエッチングマスクとして上記酸化膜８２、酸化膜７１、シリコン窒化膜７０、ポリシリコン膜６９、酸化膜６８、ポリシリコン膜６７、酸化膜６６、及び表面酸化膜６４を一括エッチングして、ソース線接続穴を形成し、ＣＶＤ法により濃度４×１０^２０／ｃｍ^３のリンをドープしたポリシリコン膜を埋め込んでソースプラグ８３を形成する。

続いて、図１７には、ＣＶＤ法により膜厚１００ｎｍの酸化膜８４を堆積した後、タングステンからなるビット線プラグ８５を形成した状態を示している。

最後に、図１８に例示されるように、例えばＣＶＤ法により膜厚１００ｎｍの酸化膜８５を堆積した後、周辺回路領域のトランジスタのソース・ドレイン上、及び上記ビット線プラグ８５上に、コンタクト穴を開口し、第１金属配線８６をパターンニングする。さらに、図示されてはいないが、製造工程では上記第１金属配線８６上に第１層間絶縁膜の堆積、第１接続穴の形成、第２金属配線のパターンニング、第２層間絶縁膜の堆積、第２接続穴の形成、第３金属配線のパターンニング、及びパッシベーション膜の堆積とボンディングパッド部の開口を行って、フラッシュメモリのような半導体集積回路のウェーハプロセス製造工程が完了する。

上記製造プロセスにより製造された半導体集積回路の不揮発性メモリセルへの書込み動作は、例えば、ビット線プラグ８５へ５Ｖを、コントロールゲート７４へ８Ｖのパルス電圧をパルス幅１マイクロ秒印加して行い、これによって、書込み対象メモリセルの閾値電圧は２Ｖから４Ｖへ上昇した。また、消去動作は、ソース領域の電位をオープンとした状態で、ビット線プラグ８５へ４Ｖを、コントロールゲート７４へ−８Ｖのパルス電圧をパルス幅５０ミリ秒印加して行い、これによって、消去対象メモリセルの閾値電圧を４Ｖから２Ｖへ低下させることができた。上述の書込み・消去の電圧条件で１０万回の書換え動作を行った結果、書込み及び消去後のしきい電圧の変動は０．４Ｖ以内であった。書換えによるメモリセルの特性変動は、書込み時間は１．２倍の増加、消去時間は３倍の増加、読出し電流は０．８倍の低下に抑制することができ、本発明の有効性が確認された。

《メモリセル構造の別の形態》
図１９には図８のＤ−Ｄ’断面に対応するメモリセル構造の別の形態が例示される。前記図６乃至図８で説明したメモリセルＭＣ３はポリシリコン膜３がワード線方向に延在し、ワード線を共有するメモリセル間で一体に形成されていた。メモリセル構造の別の形態として、例えば、図８のＤ−Ｄ’断面に対応する図１９に例示されるように、ポリシリコン膜３をメモリセル単位に分割してもよい。同図に示されるポリシリコン膜３は、電荷トラップ領域となるシリコン窒化膜４をＣＶＤ法により堆積する前に、ビット線３８を加工するためのマスクを用いて形成することができる。この例では、単位メモリセル面積もメモリセルＭＣ３と同様に０．４５×０．３＝０．１３５平方μｍである。このメモリセル構造は、例えば、ポリシリコン膜３とシリコン窒化膜４の界面部にトラップされた電子が消去動作とは別に不所望にデトラップしてポリシリコン膜３を移動して他のメモリセルの閾値電圧に影響する虞がある場合に利用して有効な構造である。

図１９の構造の不揮発性メモリセルへの書込み動作は、ドレイン領域へ４Ｖを、コントロールゲートへ８Ｖのパルス電圧をパルス幅２マイクロ秒印加して行い、閾値電圧は２Ｖから４．５Ｖへ上昇した。また、消去動作は、ソース領域の電位をオープンとした状態で、ドレイン領域へ４Ｖを、コントロールゲートへ−７Ｖのパルス電圧をパルス幅１００ミリ秒印加して行い、閾値電圧は４．５Ｖから２Ｖへ低下させることができた。上述の書込み・消去の電圧条件で１万回の書換え動作を行った結果、書込み及び消去後の閾値電圧の変動は０．３Ｖ以内であり、書換えによるメモリセルの特性変動は非常に小さいことが確認された。

図２０には図８のＤ−Ｄ’断面に対応するメモリセル構造の更に別の形態が例示される。前記図６乃至図８で説明したメモリセルＭＣ３は半導体膜としてポリシリコン膜３を採用した。メモリセル構造の別の形態として、例えば、図８のＤ−Ｄ’断面に対応する図２０に例示されるように、絶縁膜中に直径１０ｎｍ程度のノンドープドポリシリコン粒８８を離散的に配置した半導体膜を採用する。この例では、単位メモリセル面積もメモリセルＭＣ３と同様に０．４５×０．３＝０．１３５平方μｍである。

図２０の構造の不揮発性メモリセルへの書込み動作は、例えばドレイン領域へ５Ｖを、コントロールゲートへ８Ｖのパルス電圧をパルス幅２マイクロ秒印加して行い、これにより、閾値電圧は２Ｖから４．５Ｖへ上昇した。また、消去動作は、例えば、ソース領域の電位をオープンとした状態で、ドレイン領域へ６Ｖを、コントロールゲートへ−８Ｖのパルス電圧をパルス幅５０ミリ秒印加して行い、これにより、閾値電圧は４．５Ｖから２Ｖへ低下させることができた。上述の書込み・消去の電圧条件で１万回の書換え動作を行った結果、書込み及び消去後の閾値電圧の変動は０．３Ｖ以内であり、書換えによるメモリセルの特性変動は非常に小さいことが確認された。

ここまでの説明では、上記電荷トラップ膜としての絶縁膜にシリコン窒化膜４を採用した。このシリコン窒化膜に代えて金属酸化膜を電荷トラップ膜として採用してもよい。金属酸化膜として、例えば膜厚２０ｎｍの５酸化タンタル膜（Ｔａ_２Ｏ_５）を採用可能である。例えば図7の断面構造においてシリコン窒化膜４を膜厚２０ｎｍの５酸化タンタル膜に変更して不揮発性メモリセルを構成すればよい。この不揮発性メモリセルのドレイン領域へ５Ｖ、コントロールゲートへ８Ｖのパルス電圧をパルス幅２マイクロ秒印加する書き込み条件では、閾値電圧は２Ｖから５Ｖへ上昇した。５酸化タンタル膜の代替として、アルミナ膜（Ａｌ_２Ｏ_３）やチタン酸化膜（ＴｉＯ_２）に代表される高誘電率の金属酸化物を用いても、夫々の誘電率に対応した適切な膜厚に設定すれば、本発明の不揮発性メモリセルに利用することが可能である。

図２１にはチャネル領域寄りが相対的にシリコンリッチなシリコン窒化膜を用いた不揮発性メモリセルのデバイス構造が縦断面で例示される。今までの説明では、不揮発性記憶素子はポリシリコン膜等の半導体膜と窒化シリコン膜などの高誘電体膜との界面準位を利用した。図２１のメモリセルＭＣ４は、チャネル領域９の上の第１絶縁膜としてのシリコン酸化膜２にシリコン窒化膜９０を設け、このシリコン窒化膜９０のシリコン酸化膜２寄りの部分９０Ａをシリコンリッチな組成とした。具体的には、不揮発性メモリセルＭＣ４は、半導体領域１に夫々形成されたソース領域８、ドレイン領域７及びそれら前記ソース領域８とドレイン領域７の間のチャネル領域９を有し、このチャネル領域９の上にゲート絶縁膜１０Ａが形成される。ゲート絶縁膜１０Ａは、前記チャネル領域９の上に設けられた第１絶縁膜としてのシリコン酸化膜２、前記シリコン酸化膜２の上に設けられた第２絶縁膜としてのシリコン窒化膜９０、前記シリコン窒化膜９０の上に設けられた第３絶縁膜としてのシリコン酸化膜５から成る。前記シリコン酸化膜５の上にはゲート電極６を有する。前記シリコン窒化膜９０はシリコン酸化膜５寄りの部分９０Ｂよりもシリコン酸化膜９０Ａ寄りの部分９０Ａ方がＳｉ／Ｎの値が大きくされたシリコン窒化膜である。このシリコン窒化膜９０のトラップ密度は前記シリコン酸化膜２，５の夫々のトラップ密度よりも高い。トラップに捕獲された電子はシリコン酸化膜２を通って前記チャネル領域９又はドレイン領域７にトンネル放出される。

前記シリコン窒化膜のシリコンリッチな部分９０Ａは、格子欠陥やダングリングボンドなどのトラップを相対的に多く保有する領域であり、この点で、前記メモリセルＭＣ１〜ＭＣ３におけるポリシリコン膜３とシリコン窒化膜４との界面部におけるトラップの機能を代替するものと位置付けることができ、基本的にはそれと同様の作用効果を奏する。

《不揮発性メモリ》
図２２にはＭＣ３に代表される前記不揮発性メモリセルを採用した電気的に消去及び書き込み可能な不揮発性メモリとしてフラッシュメモリが例示される。

同図に示されるフラッシュメモリ９９は、前記不揮発性メモリセルＭＣ３がマトリクス配置されたメモリアレイ１００と、外部からのアクセス指示に応答して不揮発性メモリセルＭＣ３に対するリード動作、消去動作、書き込み動作を制御するメモリ制御回路とから成る。この例では、メモリアレイ１００以外の回路部分は全てメモリ制御回路として位置付けられる。

前記メモリアレイ１００は、メモリマット、データラッチ回路及びセンスラッチ回路を有する。このメモリマットは前記メモリセルＭＣ３に代表される電気的に消去及び書き込み可能な前記不揮発性メモリセルを多数有する。不揮発性メモリセルの前記コントロールゲートは対応するワード線１０１に、ドレインは対応するビット線１０２に、ソースは図示を省略するソース線に接続される。前記不揮発性メモリセルは、データ読み出しのためのワード線電圧（コントロールゲート印加電圧）に対する閾値電圧の高低に応じた情報を記憶することになる。特に制限されないが、本明細書においてメモリセルトランジスタの閾値電圧が低い状態を消去状態、高い状態を書き込み状態と称する。尚、書き込みと消去の定義は相対的な概念であるから上記とは逆に定義することも可能である。

フラッシュメモリ９９の外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレクサ１０４を介してＸアドレスバッファ１０５に供給される。Ｘアドレスデコーダ１０６はＸアドレスバッファ１０５から出力される内部相補アドレス信号をデコードしてワード線１０１を駆動する。

前記ビット線１０２の一端側には、センスラッチ回路が設けられ、他端にはデータラッチ回路が設けられている。ビット線１０２はＹアドレスデコーダ１０７から出力される選択信号に基づいてＹスイッチアレイ１０８で選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたＹアドレス信号はＹアドレスカウンタ１０９にプリセットされ、プリセット値を起点に順次インクリメントされたアドレス信号が前記Ｙアドレスデコーダ１０７に与えられる。

Ｙスイッチアレイ１０８で選択されたビット線は、データ出力動作時には出力バッファ１１０の入力端子に導通され、データ入力動作時には入力バッファ１１１を介してデータ制御回路１１２の出力端子に導通される。出力バッファ１１０、入力バッファ１１１と前記入出力端子Ｉ／Ｏ０〜７との接続は前記マルチプレクサ１０４で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ１０４及び入力バッファ１１１を介してモード制御回路１１３に与えられる。

制御信号バッファ回路１１５はアクセス制御信号として、チップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、書き込みイネーブル信号／ＷＥ、シリアルクロック信号ＳＣ、リセット信号／ＲＥＳ及びコマンドイネーブル信号／ＣＤＥを入力する。信号名の直前に記付された記号／は当該信号がロー・イネーブルであることを意味する。モード制御回路１１３は、それら信号の状態に応じてマルチプレクサ１０４を介する外部との信号インタフェース機能などを制御する。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７からのコマンド入力は前記コマンドイネーブル／ＣＤＥに同期される。データ入力はシリアルクロックＳＣに同期される。アドレス情報の入力はライトイネーブル信号／ＷＥに同期される。モード制御部１１３は、コマンドコードにより消去又は書込み動作の開始が指示されると、その期間、消去や書込み動作中を示すレディー・ビジー信号Ｒ／Ｂをアサートして外部に出力する。

内部電源回路（内部電圧発生回路）１１６は、書込み、消去、ベリファイ、読み出しなどのための各種内部電圧とされる動作電源１１７を生成して、前記Ｘアドレスデコーダ１０６及びメモリセルアレイ１００等に供給する。

前記モード制御回路１１３は、入力コマンドに従ってフラッシュメモリを全体的に制御する。フラッシュメモリ９９の動作は、基本的にコマンドによって決定される。フラッシュメモリ９９のコマンドには、読み出し、消去、書込み等の各コマンドがある。例えば読み出しコマンドは、読み出しコマンドコード、読み出しＸアドレス、及び必要なＹアドレスを含む。書込みコマンドは、書込みコマンドコード、Ｘアドレス、必要なＹアドレス、及び書込みデータを含む。

フラッシュメモリ９９はその内部状態を示すためにステータスレジスタ１１８を有し、その内容は、信号／ＯＥをアサートすることによって入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出し可能にされる。

フラッシュッメモリ９９は、ＭＣ３に代表される不揮発性メモリセルを採用しているので、多数回の書き換えによっても特性劣化が著しく進行せず、永年使用によってもデータ保持の高い信頼性を実現でき、しかも、記憶容量に対するチップ占有面積の縮小を実現することができる。

《コンピュータシステム》
図２３には前記フラッシュッメモリを用いたコンピュータシステムが例示される。同図に示されるコンピュータシステムは、システムバス１２０を介して相互に接続されたホストＣＰＵ１２１と、入出力装置１２２、ＲＡＭ１２３、メモリカード１２４を備える。

前記メモリカード１２４は、特に制限されないが、システムバスインタフェース回路１２５、メモリコントローラ１２６、及び複数個のフラッシュメモリ９９がカード基板に実装されて成る。

前記システムバスインタフェース回路１２５は、特に制限されないが、ＡＴＡ（AT Attachment）システムバスなどの標準バスインターフェイスを可能とする。システムバスインタフェース回路１２５に接続されたメモリコントローラ１２６は、システムバス１２０に接続されたホストＣＰＵ１２１や入出力装置１２２のホストシステムからのアクセスコマンド及びデータを受け付ける。

例えば、前記アクセスコマンドがリード命令の場合、メモリコントローラ１２６は複数のフラッシュメモリ９９の必要な一つ又は複数個をアクセスして読み出しデータをホストＣＰＵ１２１又はホストシステムへ転送する。前記アクセスコマンドがライト命令の場合、メモリコントローラ１２６は複数のフラッシュメモリ９９の必要な一つ又は複数個をアクセスしてホストＣＰＵ１２１又はホストシステムからの書き込みデータをその内部に格納する。この格納動作は、フラッシュメモリの必要なブロックやセクターやメモリセルへの書き込み動作と書き込みベリファイ動作とを含んでいる。前記アクセスコマンドが消去命令の場合、メモリコントローラ１２６は複数のフラッシュメモリ９９の必要な一つ又は複数個をアクセスして、その内部に記憶されるデータを消去する。この消去動作は、フラッシュメモリ９９の必要なブロック、セクター又はメモリセルへの消去動作と消去ベリファイ動作とを含んでいる。

長期間に記憶されるデータはこの不揮発性の記憶装置に記憶される一方、ホストＣＰＵ１２１によって処理されて頻繁に変更されるデータは揮発性メモリとしての前記ＲＡＭ１２３に格納されて利用される。

前記メモリカード１２４は、特に制限されないが、ハードデイスク記憶装置の互換用途とされ、多数のフラッシュッメモリ９９により数十ギガバイトの大容量記憶を実現している。フラッシュッメモリ９９を採用するから、高集積密度、低消費電力、高速書き込み、高速読み出し速度、信頼性の高い記憶情報保持特性などの、ＭＣ３に代表される不揮発性メモリセルの特性に由来する優位性を備えている。

前記メモリカード１２４は厚さの比較的薄いメモリカードに限定されるものではなく、厚さが比較的厚い場合であっても、ホストバスシステムとのインタフェースとホストシステムのコマンドを解析してフラッシュ不揮発性メモリを制御することが可能なインテリジェントなコントローラとを含むどのような不揮発性記憶装置として実現できることは言うまでもない。

以上本発明者によってなされた発明を種々の形態で具体的に説明したが、本発明はそれに限定されず、その要旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。

例えば、以上説明では一つのメモリセルにディジタルデータの１ビットを記憶させるために不揮発性メモリセルに２値の閾値電圧を持たせる場合を説明した。本発明は、記憶情報の蓄積にシリコン窒化膜のような電荷トラップ性の絶縁膜を利用しているから、それに限定されず、一つの不揮発性メモリセルにディジタルデータの多ビットを記憶させるためメモリセルに４値あるいはそれ以上の多値の閾値電圧を持たせるように制御してもよい。例えば４値の閾値電圧を設定するには、ソース・ドレインを入換えてホットエレクトロン注入書き込みを行えばよい。それに応じてソース・ドレインを入換えて読み出し動作を行えば、夫々の記憶情報を別々に読み出すことができる。

また、以上各種説明したデバイス構造における膜の成分、膜厚、膜の製法などは適宜変更可能である。

また、本発明に係る不揮発性メモリセルを適用した半導体集積回路はフラッシュメモリＬＳＩに限定されない。例えば、そのようなフラッシュッメモリをデータ或はプログラム格納用にオンチップで備えたマイクロコンピュータなどのデータプロセッサとして実現してもよい。

半導体膜と窒化膜を持つ第１の基本的なメモリセル構造を例示する縦断面図である。 図１の不揮発性メモリセルの詳細な構造を例示する平面図である。 図２中のＡ−Ａ’断面図である。 図２中のＢ−Ｂ’断面図である。 半導体膜と窒化膜を持つ第２の基本的なメモリセル構造を例示する縦断面図である。 半導体膜と窒化膜を持つ第３の基本的なメモリセル構造を例示する平面図である。 図６中のＣ−Ｃ’断面図である。 図６中のＤ−Ｄ’断面図である。 第３の基本的なメモリセル構造を有する不揮発性メモリセルを用いたメモリアレイの一部を例示する回路図である。 図９の回路における不揮発性メモリセルの書込み動作の電圧印加状態を例示する回路図である。 図９の回路における不揮発性メモリセルの消去動作の電圧印加状態を例示する回路図である。 第３の基本的なメモリセル構造を有する不揮発性メモリセルを採用した半導体集積回路の製造方法の最初の製造工程中における不揮発性メモリセルの要部縦断面図である。 図１２に続く製造工程中における不揮発性メモリセルの要部縦断面図である。 図１３に続く製造工程中における不揮発性メモリセルの要部縦断面図である。 図１４に続く製造工程中における不揮発性メモリセルの要部縦断面図である。 図１５に続く製造工程中における不揮発性メモリセルの要部縦断面図である。 図１６に続く製造工程中における不揮発性メモリセルの要部縦断面図である。 図１７に続く製造工程中における不揮発性メモリセルの要部縦断面図である。 図８のＤ−Ｄ’断面に対応するメモリセル構造の別の形態としてポリシリコン膜をメモリセル単位に分割したメモリセル構造を例示する縦断面図である。 図８のＤ−Ｄ’断面に対応するメモリセル構造の更に別の形態として絶縁膜中にポリシリコン粒を離散的に配置した半導体膜を採用したメモリセル構造を例示する縦断面図である。 相対的にチャネル領域寄りがシリコンリッチとされたシリコン窒化膜を用いた不揮発性メモリセルのデバイス構造を例示する縦断面図である。 本発明に係る不揮発性メモリセルを採用した電気的に消去及び書き込み可能な不揮発性メモリとしてフラッシュメモリを例示するブロック図である。 フラッシュッメモリを用いたコンピュータシステムを例示するブロック図である。 ＯＮＯ構造のゲート酸化膜を持つ従来の不揮発性記憶素子のデバイス構造を例示する説明図である。 ＯＮＯ構造のゲート酸化膜を持つ従来の不揮発性記憶素子を用いた多値記憶技術を例示する説明図である。 ＯＮＯ構造のゲート酸化膜を持つ従来の不揮発性記憶素子に関し本発明者が見出した問題点を模式的に例示する説明図である。

符号の説明

ＭＣ１、ＭＣ２，ＭＣ３ 不揮発性メモリセル
１ 半導体領域
２ シリコン酸化膜
３ ポリシリコン膜
４ シリコン窒化膜
５ シリコン酸化膜
６ ゲート電極
７ ドレイン領域
８ ソース領域
９ チャネル領域
１０、１０Ａ ゲート絶縁膜
１１ 活性領域
１５ ビット線
３４ ドレインプラグ
４１ 半導体基板
４２ シリコン酸化膜
４３ チャネル領域
５２ サイドウォールスペーサ
５３ ソースプラグ
８８ ポリシリコン粒
９０ 一部シリコンリッチなシリコン窒化膜
９０Ａ シリコンリッチな部分
９９ フラッシュメモリ
１００ メモリアレイ

Claims (4)

1. 不揮発性記憶素子をメモリセルとして複数個有する半導体集積回路装置であって、
   半導体基板上に形成された第１絶縁膜上に半導体領域が形成され、
   前記半導体領域にソース領域、ドレイン領域、及びそれらの間のチャネル領域とが形成され、
   前記チャネル領域上に第２絶縁膜が設けられ、
   前記第２絶縁膜上に前記電荷保持膜が設けられ、
   前記電荷保持膜上にゲート電極が設けられ、
   前記第１絶縁膜の下部の前記半導体基板内に共通ソース配線領域が形成され、
   前記共通ソース配線領域は、前記第１絶縁膜および前記半導体領域に形成された接続孔を介して前記複数個のメモリセルのソース領域にそれぞれ接続され、
   前記接続孔は、前記第１絶縁膜を前記ゲート電極の側壁に形成されたサイドウォールスペーサに対して自己整合的に除去することで形成され、
   前記接続孔にプラグが形成されて、前記ソース領域と前記共通ソース配線領域とが接続されていることを特徴とする半導体集積回路装置。
2. 複数個のメモリセルを有する半導体集積回路装置であって、
   半導体基板上に形成された第１絶縁膜上に半導体領域が形成され、
   前記半導体領域にソース領域、ドレイン領域、及びそれらの間のチャネル領域とが形成され、
   前記チャネル領域上に第２絶縁膜が設けられ、
   前記第２絶縁膜上にゲート電極が設けられ、
   前記第１絶縁膜の下部の前記半導体基板内に共通ソース配線領域が形成され、
   前記共通ソース配線領域は、前記第１絶縁膜および前記半導体領域に形成された接続孔を介して前記複数個のメモリセルのソース領域にそれぞれ接続され、
   前記接続孔は、前記第１絶縁膜を前記ゲート電極の側壁に形成されたサイドウォールスペーサに対して自己整合的に除去することで形成され、
   前記接続孔にプラグが形成されて、前記ソース領域と前記共通ソース配線領域とが接続されていることを特徴とする半導体集積回路装置。
3. 請求項１または２において、
   前記第２絶縁膜と、前記電荷保持膜との間に、シリコン粒が分散されていることを特徴とする半導体集積回路装置。
4. 請求項１または２において、
   前記電荷保持膜は金属酸化膜で構成されることを特徴とする半導体集積回路装置。

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