TW201931579A - 用於在非揮發性記憶體中之字元程式化及抑制干擾減少的偏壓方式 - Google Patents

用於在非揮發性記憶體中之字元程式化及抑制干擾減少的偏壓方式 Download PDF

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Abstract

本發明揭示一種記憶體裝置，其包括非揮發性記憶體(NVM)陣列，分為快閃記憶體部分及電可抹除可程式化唯讀記憶體(EEPROM)部分。該NVM陣列包括配置成列及行之電荷俘獲記憶體單元，其中每一記憶體單元具有包括成角度輕摻雜汲極(LDD)植入物的記憶體電晶體，以及包括具有光暈植入物之共享源極區域的選擇電晶體。該快閃記憶體部分及該EEPROM部分安置在單個半導體晶粒內。本發明亦揭示其他實施例。

Description

用於在非揮發性記憶體中之字元程式化及抑制干擾減少的偏壓方式
本發明一般係關於非揮發性記憶體裝置，且更特定而言係關於用於字元/位元組程式化的偏壓方式以及用以減少抑制干擾的方法。

相關申請案交叉參考
本申請案主張在2017年11月14日提交申請的美國臨時申請案第62/585,739號及在2017年11月27日提交申請的美國臨時申請案第62/591,048號的優先權及權益，兩者皆以全文引用的方式併入本文中。
非揮發性記憶體廣泛用於將資料儲存在電腦系統中，且通常包括具有配置成列及行的大量記憶體單元的記憶體陣列。在一些實施例中，記憶體單元中之每一者可包括至少一個非揮發性元件，諸如電荷俘獲場效應電晶體(FET)，浮置閘極電晶體，其藉由在控制/記憶體閘極與基板之間施加適當極性、量值及持續時間的電壓來程式化或抹除。例如，在電荷捕獲FET中，正閘極至基板電壓導致電子自通道隧穿至電荷俘獲介電層，從而提高電晶體之臨限值電壓(VT)，且負閘極至通道電壓導致電洞自通道隧穿至電荷俘獲介質層，從而降低臨限值電壓。
一些現代系統單晶片積體電路(SOC IC)，諸如微控制器、觸摸螢幕控制器及智慧卡皆具有呈快閃記憶體及/或電可抹除可程式化唯讀記憶體(EEPROM)形式的大量嵌入式非揮發性記憶體(NVM)。快閃記憶體可在儲存較不頻繁更新的資料時可能為較佳，諸如用於碼及大資料結構儲存，而EEPROM可能更適合於更小、更頻繁更新的資料結構。在一些實施例中，諸如矽-氧化物-氮化物-氧化物-矽(SONOS)的電荷俘獲記憶體技術由於其低成本及整合至互補金屬氧化物矽(CMOS)流程的簡單性而成為嵌入式NVM的適合選項。在頁(或列)可能為一次寫入的最小區塊的快閃記憶體解決方案中通常採用SONOS。另一方面，EEPROM操作需要能夠一次寫入至較小區塊(位元組或字元)，且可採用浮置閘極記憶體技術的能力。由於其在結構及製造工藝上的差異，快閃記憶體(例如，SONOS電晶體)及EEPROM (例如，浮置閘極電晶體)記憶體可安置在單獨IC封裝或半導體晶粒上的單獨部分中，或甚至安置在系統中之單獨IC封裝或晶粒中，且單獨操作。
需要對快閃記憶體及EEPROM方案使用一種NVM技術，諸如SONOS。組合式記憶體陣列可啟用位元組及字元程式化能力，其中單個頁可經程式化多達32次或多於32次。此外，組合式陣列不需要在嵌入式系統(諸如，SOC)上使用單獨的EEPROM區域。在未抹除的情況下程式化單個SONOS頁多次可能會致使記憶體位元經歷高級別的抑制干擾。
因此，本發明之一個目的為提供經優化SONOS堆疊，摻雜方案及偏壓條件以減少由此等位元經歷的抑制干擾至實現可靠字元程式化操作的位準。
在本發明的態樣中，一種記憶體裝置，其包含：一非揮發性記憶體(NVM)陣列，其分為一快閃記憶體部分及一電可抹除可程式化唯讀記憶體(EEPROM)部分，包括配置成列及行之電荷捕獲記憶體單元，其中每一記憶體單元包括：一記憶體電晶體，其包括在源極及汲極區域中之一成角度的輕摻雜汲極(LDD)植入物，其中該成角度的輕摻雜汲極植入物至少部分地在該記憶體電晶體之一氧化物-氮化物-氧化物(ONO)堆疊下方延伸，及一選擇電晶體，其包括具有一光暈植入物之一共享源極區域，其中該共享源極區域在該非揮發性記憶體陣列之一相同列之兩個毗鄰記憶體單元之間共享，其中該快閃記憶體部分及該電可抹除可程式化唯讀記憶體部分安置在一個單獨半導體晶粒內。
在本發明的態樣中，一種記憶體陣列，其包含：一電可抹除可程式化唯讀記憶體(EEPROM)部分，其包含配置成列及行之記憶體單元，其中，在該電可抹除可程式化唯讀記憶體部分中，每一記憶體單元包括一電荷俘獲非揮發性記憶體(NVM)電晶體，其中同一列中之記憶體單元共享一SONOS字元線，同一行中之記憶體單元共享一位元線，以及兩個毗鄰行中之記憶體單元耦合至一共同源極線，且在該電可抹除可程式化唯讀記憶體部分之一選定列之字元程式化期間，使用多個程式化操作將多個字元依序地寫入至該選定列之記憶體單元，其中在該多個程式化操作中之每一者之間未執行任何抹除操作，及在將一第一字元程式化至該選定列之一第一部分期間，將一正電壓施加至與該選定列相關聯的一SONOS字元線，將在大約1.5 V至2.5 V之一範圍內之一高抑制電壓施加至與該第一部分之記憶體單元相關聯的位元線，其中一抹除狀態將經寫入，且該高抑制電壓進一步施加至與除該第一部分之外的該選定列之的部分中之記憶體單元相關聯的位元線。
在本發明的態樣中，一種嵌入式系統，其包含：一非揮發性記憶體(NVM)陣列，其分為一快閃記憶體部分及一電可抹除可程式化唯讀記憶體(EEPROM)部分，其中該快閃記憶體及電可抹除可程式化唯讀記憶體部分中之每一者包括配置成列及行之電荷捕獲記憶體單元，其中每一記憶體單元包括：一基於矽-氧化物-氮化物-氧化物-矽(SONOS)之記憶體電晶體包括在源極及汲極區域中之一成角度輕摻雜汲極(LDD)植入物，其中該汲極區域耦合至一位元線且一控制閘極耦合至一SONOS字元線，及一選擇電晶體，其包括具有一光暈植入物之一共享源極區域，其中該共享源極區域在該非揮發性記憶體陣列之一相同列之兩個毗鄰記憶體單元之間共享；及一可程式化控制電路，其耦合至該電可抹除可程式化唯讀記憶體部分，經組態以提供操作電壓以啟用該電可抹除可程式化唯讀記憶體部分之一選定列之字元程式化。
下面的描述闡述大量的具體細節，諸如特定系統、組件、方法等之實例，以便提供對標的物之若干實施例的良好理解。然而，對熟習此項技術者將顯而易見，可在無此等特定細節的情況下實踐至少一些實施例。在其他情況下，眾所周知之組件或方法未詳細地描述，或以簡單的方塊圖格式呈現以便避免不必要地模糊本文中所描述的技術。因此，下文中所闡述之特定細節僅僅為例示性。特定實施可與此等例示性細節不同，且仍然可預期在標的物之精神及範疇內。
除非另外特別說明，否則如自以下論述明顯看出，應瞭解，在整個說明書中，利用諸如「處理」、「計算」、「判定」等術語的論述係指電腦或計算系統或類似電子計算裝置之動作及/或過程，其將表示為計算系統之暫存器及/或記憶體內之實體(諸如電子)數量之資料操縱及/或轉換為類似地表示為計算系統之記憶體、暫存器或其他此資訊儲存、傳輸或顯示裝置內之實體量的其他資料。
標的物概述
根據記憶體裝置之一個實施例中，記憶體裝置包括：非揮發性記憶體(NVM)陣列，分為快閃記憶體部分及電可抹除可程式化唯讀記憶體(EEPROM)部分。NVM陣列包括以行及列配置之電荷俘獲記憶體單元，其中每一記憶體單元包括：記憶體電晶體，其包括在源極區及汲極區中之成角度的輕摻雜汲極(LDD)植入物。成角度的LDD植入至少部分地在記憶體電晶體之氧化物-氮化物-氧化物(ONO)堆疊下方延伸，且選擇電晶體包括具有光暈植入物(halo implant)之共享源極區域。共享源極區域可在NVM陣列之同一列之兩個毗鄰記憶體單元之間共享。在一個實施例中，快閃記憶體部分及EEPROM部分可安置在單個半導體晶粒內。
在一個實施例中，NVM陣列之記憶體單元可具有雙電晶體(2T)架構。
在一個實施例中，記憶體電晶體為基於矽-氧化物-氮化物-氧化物-矽(SONOS)，每一者包括電荷俘獲氮氧化物層。
在一個實施例中，記憶體電晶體之電荷俘獲氮氧化物層具有在40%至60%的大致範圍內的矽含量，且氧含量為10%-40%的大致範圍內。
在一個實施例中，光暈植入物可至少部分地圍繞兩個毗鄰記憶體單元之共享源極區域。選擇電晶體可為不對稱電晶體，其中選擇電晶體之汲極區域可不具有光暈植入物。
在一個實施例中，記憶體電晶體之成角度LDD植入物包含在大約1e12至1e14原子/cm2 範圍內之摻雜劑劑量。
在一個實施例中，記憶體單元可為n型電晶體，且至少部分地安置在p型井內。p型井可具有在大致1e12至1e14原子/m2 之範圍內之摻雜劑劑量。
在一個實施例中，p型井可圍繞記憶體電晶體之源極區域的接面摻雜有硼原子以獲得漸變接面。
在一個實施例中，選擇電晶體的共享源極區域可具有第一LDD，其中該第一LDD及光暈植入物與相反類型的摻雜劑一起植入。
在一個實施例中，記憶體裝置之EEPROM部分經組態以執行字元程式化，其中多個字元可使用多個程式化操作依序寫入至NVM陣列之一個選定列，且未在多個程式化操作中之每一者之間執行任何抹除操作。
根據標的物之一個實施例，記憶體陣列可具有電可抹除可程式化唯讀記憶體(EEPROM)部分，其包含經佈置成列及行之記憶體單元。在EEPROM部分中，每一記憶體單元包括電荷俘獲非揮發性記憶體(NVM)電晶體，同一列中之記憶體單元共享SONOS字元線，同一行中之記憶體單元共享位元線，以及兩個毗鄰行中之記憶體單元耦合至共同源極線。在EEPROM部分的所選列之字元程式化期間，使用多個程式化操作依序地將多個字元寫入至選定列之記憶體單元。可能未在多個程式化操作中之每一者之間執行任何抹除操作。在將第一字元程式化至選定列之第一部分期間，將正電壓施加至與選定列相關聯的SONOS字元線，可將在大約1.5 V至2.5 V之範圍內之高抑制電壓施加至與第一部分之記憶體單元相關聯的位元線，其中抹除狀態將經寫入，且高抑制電壓進一步施加至與除第一部分之外的選定列之的部分中之記憶體單元相關聯的位元線。
在將第二字元程式化至選定列之第二部分期間，可將高抑制電壓施加至與第二部分之記憶體單元相關聯的位元線，其中抹除狀態將經寫入，且選定列之部分中之記憶體單元而非第一及第二部分。
在一個實施例中，第一及第二部分不重疊。
在一個實施例中，記憶體陣列亦可包括快閃記憶體部分。快閃記憶體部分及EEPROM部分可安置在單個半導體晶粒內。
在一個實施例中，EEPROM部分之記憶體單元中之每一者進一步包括非對稱選擇電晶體，且非對稱選擇電晶體之源極可具有光暈植入物。
根據標的物之嵌入式系統之一個實施例，其包括非揮發性記憶體(NVM)陣列，經分成快閃記憶體部分及EEPROM部分，其中快閃記憶體及EEPROM部分中之每一者包括以列及行配置之電荷俘獲記憶體單元。每一記憶體單元可包括基於矽-氧化物-氮化物-氧化物-矽(SONOS)之記憶體電晶體，其在其源極及汲極區域中包括成角度輕摻雜汲極(LDD)植入物。汲極區可耦合至位元線，控制閘極耦合至SONOS字元線。記憶體單元可進一步包括選擇電晶體，該選擇電晶體包括具有光暈植入物之共享源極區域，其中共享源極區域可在NVM陣列之同一列之兩個毗鄰記憶體單元之間共享。嵌入式系統亦可具有耦合至EEPROM部分之可程式化控制電路。可程式化控制電路經組態以提供操作電壓以啟用EEPROM部分之一個選定列之字元程式化。
在一個實施例中，記憶體電晶體之成角度LDD植入物可具有在大約1e12至1e14原子/cm2 範圍內之摻雜劑劑量。
在一個實施例中，字元程式化包括使用多個程式化操作將多個字元依序地寫入至選定列。不在多個程式化操作中之每一者之間執行任何抹除操作。
在一個實施例中，操作電壓可包括提供至與選定列之記憶體單元相關聯的SONOS字元線的第一高電壓及提供至與欲抑制之記憶體單元相關聯的位元線的第二高電壓。第二高電壓為在大約1.5V至2.5V範圍內之抑制電壓以減少抑制干擾。
圖1A為說明非揮發性記憶體單元之剖面側視圖的方塊圖，且其對應的示意圖在圖1B中描繪。非揮發性記憶體(NVM)陣列或裝置可包括具有使用矽-氧化物-氮化物-氧化物-矽(SONOS)或浮置閘極技術實施的非揮發性記憶體電晶體或裝置的NVM單元，以及經安置彼此毗鄰或耦合之規則場效應電晶體(FET)。
在一個實施例中，在圖1A中所說明，非揮發性記憶體電晶體為SONOS型電荷俘獲非揮發性記憶體電晶體。參考圖1A，NVM單元90包括形成在基板98上方之NV電晶體94之控制閘極(CG)或記憶體閘極(MG)堆疊。NVM單元90進一步包括形成在基板98中或視情況在基板98中之井93內在NV電晶體94之任一側上之源極97/汲極88區域。在一個實施例中，源極/汲極區域藉由NV電晶體94下面之通道區域91連接。NV電晶體94包括氧化物通道介電層、氮化物或氮氧化物電荷俘獲層92、氧化物頂部或阻擋層，從而形成ONO堆疊。經安置上覆ONO層之多晶矽(多晶)或金屬層，其可用作控制閘極(CG)或記憶體閘極(MG)。如圖1A中最佳展示，NVM單元90進一步包括經安置毗鄰於NV電晶體94之FET 96。在一個實施例中，FET 96包括經安置上覆氧化物閘極介電層之金屬或多晶選擇閘極(SG)。FET 96進一步包括形成在基板98中或視情況在基板98中之井93內在FET 96之任一側上之源極/汲極區域。如圖1A中最佳展示，FET 96及NV電晶體94共享安置在其間或被稱作為內部節點97的源極/汲極區域97。SG經適當地加偏壓VSG 以打開或關閉FET 96下方的通道95。NVM單元90，如圖1A中所說明，被認為具有雙電晶體(2T)架構，其中NV電晶體94及FET 96貫穿本專利文獻可分別被認為記憶體電晶體及選擇或傳遞電晶體。
在一個實施例中，圖1B描繪具有與FET 96串聯連接之非揮發性(NV)電晶體94的雙電晶體(2T) SONOS NVM單元90。當CG經適當加偏壓VCG 時，或藉由相對於基板98或井93施加在CG上施加正脈衝來對NVM單元90進行程式化(位元值「1」)，該正脈衝藉由佛勒-諾德翰(Fowler-Nordheim)隧穿(FNT)將電子自反轉層注入至電荷俘獲層92中。在電荷俘獲層92中俘獲之電荷導致汲極88與源極97之間的能量障壁，提高接通基於SONOS之NV電晶體94所需的臨限值電壓(VT)，使裝置處於「程式化」狀態。藉由相對於基板98或井93在CG上施加相反的偏壓VCG 或在CG上施加負脈衝從而致使電洞之FNT自累積通道91至ONO堆疊來將NVM單元90抹除。經程式化及經抹除臨限值電壓分別經稱為「Vtp」及「Vte」。在一個實施例中，NV電晶體94亦可處於抑制狀態(位元值「0」)，其中藉由在NVM單元90之源極及汲極上施加正電壓來抑制先前抹除的單元(位元值「0」)經程式化(位元值「1」)，同時控制閘極(CG)相對於基板98或井93脈衝為正(如在程式化條件中)。NV電晶體94之臨限值電壓(被稱作為「Vtpi」)由於干擾垂直場而變得略微較正，但它仍然經抹除(或抑制)。在一個實施例中，Vtpi亦由ONO堆疊之電荷俘獲層92在電荷俘獲層92中保持俘獲電荷(用於抹除狀態的電洞)的能力來判定。若電荷陷井較淺，則所俘獲電荷趨於消散且NV電晶體94之Vtpi變得較正。在一個實施例中，NV電晶體94之Vtpi傾向於隨進一步抑制操作而衰減或潛變。應理解，將位元或二進位值「1」及「0」分配至NVM單元90之各別「經程式化」及「經抹除」狀態僅用於解釋目的，而不應解釋為限制性。在其他實施例中，分配可顛倒或具有其他配置。
在另一實施例中，NV電晶體94可為浮置閘極MOS場效應電晶體(FGMOS)或裝置。通常，FGMOS在結構上類似於上文所描述基於SONOS之NV電晶體94，主要區別在於FGMOS包括多晶矽(多晶)浮置閘極，其電容耦合至裝置之輸入，而非氮化物或氮氧化物電荷俘獲層92。因此，FGMOS裝置可參考圖1A及圖1B描述，且以類似方式操作。
類似於基於SONOS之NV電晶體94，FGMOS裝置可藉由在在控制閘極與源極及汲極區域之間施加適當的偏壓VCG，從而提高接通FGMOS裝置所需之臨限值電壓VT。可藉由在控制閘極上施加相反偏壓VCG來抹除FGMOS裝置。
在一個實施例中，源極/汲極區域86可被認為係NVM單元90之「源極」且耦合至VSL ，而源極/汲極區域88作為「汲極」，且耦合至VBL 。視情況，井93與VPW 耦合。如圖1A中最佳展示，FET 96及NV電晶體94皆可為n型或n通道電晶體，其中源極/汲極區86、88、97摻雜有n型材料，而井93及/或基板98摻雜有p型材料。應理解，NVM單元90亦可包括，另外或替代地，p型或p通道電晶體，其中源極/汲極區域及井可根據熟習此項技術者之慣例相反或不同地摻雜。
一種記憶體陣列係藉由製造記憶體單元(諸如NVM單元90)網格構造，該些記憶體單元經配置成列及行且藉由多個水平及垂直控制線連接至周邊電路(諸如位址解碼器及感測放大器)。每一記憶體單元包括至少一個非揮發性半導體裝置，諸如上文所描述彼等，且可具有如圖1A所描述之單電晶體(1T)或雙電晶體(2T)架構。
圖2為說明根據標的物之一個實施例的NVM陣列的示意圖。在圖2中所說明之一個實施例中，記憶體單元90具有2T架構，且除了非揮發性記憶體電晶體之外亦包括傳遞或選擇電晶體，例如，與記憶體電晶體共享共同基板連接或內部節點的習用IGFET。在一個實施例中，NVM陣列100包括以N個列或頁(水平)及M個行(垂直)配置之NVM單元90。同一列中之NVM單元90可認為在同一頁中。在一些實施例中，可將若干列或頁組合在一起以形成記憶體扇區。應理解，記憶體陣列之術語「列」及「行」用於說明的目的，而不是限制性。在一個實施例中，列經水平配置，且行經垂直配置。在另一實施例中，記憶體陣列之列及行的術語可以相反的方式反轉或使用，或以任何定向配置。
在一個實施例中，SONOS字元線(WLS)耦合至同一列之NVM單元90之所有CG，字元線(WL)耦合至同一列之NVM單元90之所有SG。在一個實施例中，位元線(BL)耦合至同一行之NVM單元90之所有汲極區域88，而共同源極線(CSL)或區域86在陣列中之所有NVM單元之間耦合或共享。在一個替換實施例中，CSL可在同一列之兩個成對NVM單元(諸如如圖3A中最佳展示之T1與T2)之間共享。CSL亦耦合至相同兩行之所有NVM對之共享源極區域。
在快閃記憶體模式中，寫入操作可包括在選定列(頁)進行大量抹除操作，然後對同一列中之個別單元執行程式化或抑制操作。可一次抹除之最小NVM單元區塊為單頁(列)。可一次程式化/抑制的最小單元區塊亦可為單頁。
參考圖2，NVM單元90可經成對配置，諸如NVM單元對200。在一個實施例中，如在圖9中最佳展示，NVM單元對200包括具有鏡像定向的兩個NVM單元90，使得每一NVM單元90之選擇電晶體經安置彼此毗鄰。相同NVM單元對200之NVM單元90亦可共享共同源極區域，接收電壓信號VCSL 。
圖3A根據本發明說明NVM陣列100之2×2陣列300以演示抹除操作的實施例。如先前所描述，NVM陣列100可採用共同源極線(CSL)組態。在一個實施例中，在NVM陣列中之所有NVM單元之間或至少在毗鄰行之NVM單元(例如，T1與T2)之間共享單個CSL (例如，CSL0)。在一個實施例中，可在毗鄰行之NVM單元90之選擇電晶體之間安置及共享CSL。在以下描述中，為了清楚且便於解釋，假設包括2×2陣列300之NVM陣列100中之所有電晶體為N型電晶體。應理解，在不失一般性的情況下，可藉由反轉所施加電壓之極性來描述P型組態，且此組態在本發明之預期實施例內。另外，為了便於解釋，選擇在以下描述中使用的電壓，且僅表示標的物之一個例示性實施例。在不同實施例中可採用其他電壓。
圖3A說明可為記憶體單元之大記憶體陣列之部分的NVM陣列100之段的例示性實施例。在圖3A中，2×2記憶體陣列300包括配置成兩列及兩行之至少四個記憶體單元T1、T2、T3及T4。雖然NVM單元T1至T4可安置在兩個毗鄰行(共同源極線CSL0)中，但其可安置在兩個毗鄰列或兩個非毗鄰列中。如上文所描述，NVM單元T1至T4中之每一者可在結構上類似於NVM單元90。
NVM單元T1至T4中之每一者可包括基於SONOS記憶體電晶體及選擇電晶體。記憶體電晶體中之每一者包括耦合至位元線(例如，BL0及BL1)的汲極，耦合至選擇電晶體之汲極的源極，以及經由選擇電晶體，耦合至單個共同源極線(例如，CSL0)。每一記憶體電晶體亦包括耦合至SONOS字元線(例如，WLS0)之控制閘極。選擇電晶體各自包括耦合至共同源極線(例如，CSL0)之源極及耦合至字元線(例如，WL0)之選擇閘極。
參考圖3A，例如，選擇頁0進行抹除，而頁1未(未選擇)進行抹除操作。如先前所闡釋，單個頁可為在一個操作中抹除之NVM單元90的最小區塊。因此，藉由將適當電壓施加至由列中之所有NVM單元共享的SONOS字元線(WLS0)、基板連接以及NVM陣列100中之所有位元線，立即抹除選定列(頁0)中之包括T1及T2之所有NVM單元。在一個實施例中，將負電壓VNEG 施加至WLS0，且經由頁0中之所有NVM單元之SPW、包括BL0和BL1之所有位元線以及包括CSL之共同源極線將正電壓VPOS 施加至基板或p井。因此，在CG與T1和T2中之記憶體電晶體的基板/P井之間外加充分抹除電壓(VNEG - VPOS )以抹除其中任何先前俘獲電荷(若有)。在一個實施例中，包括WL0及WL1之所有字元線耦合至供應電壓VPWR 。
仍參考圖3A，當未選擇頁(列)進行抹除操作(例如，頁1)時，替代地將正電壓VPOS 施加至WLS1，使得至頁1中之記憶體電晶體的基板/P井的CG包括T3且T4大約為0 V (VPOS-VPOS)。因此，頁1之NVM單元的狀態保持不變(經抹除)。
表I描繪可用於具有2T架構且包括具有N型SONOS電晶體及CSL的記憶體單元的頁0的大量抹除操作的例示性偏壓電壓，類似2×2陣列300。

表I
圖3B說明在程式化操作期間NVM陣列100之段2×2陣列300的例示性實施例。參考圖3B，例如，NVM單元T1為欲經程式化或寫入至邏輯「1」狀態(亦即，經程式化至OFF狀態)的目標單元，而已藉由如圖3A中所描繪之前一個抹除操作抹除至邏輯「0」狀態的NVM單元T2維持在邏輯「0」或接通狀態。應理解，T1及T2雖然處於說明目的經說明為兩個毗鄰的單元，但亦可為同一列上的兩個單獨NVM單元，諸如列0。此兩個目標(程式化T1及抑制T2)藉由將第一或正高電壓(VPOS )施加至NVM陣列100之頁或列0中之WLS0、第二或負高電壓(VNEG )經施加至BL0以在程式化選定記憶體單元時對T1之記憶體電晶體加偏壓，同時在抑制對未選定記憶體單元進行程式化時將抑制電壓(VINHIB )施加至BL1以對T2之記憶體電晶體加偏壓，且將共同電壓施加至所有NVM單元之共用基板或P井SPW，且字元線(WL1及WL2)耦合至第二或負高電壓(VNEG )。在一個實施例中，T1與T2之間或所有NVM單元90之間的共同源極線CSL0可處於第三高電壓或CSL電壓(VCSL )，或允許浮動。在一個實施例中，第三高電壓VCSL 可具有電壓位準或絕對值小於或VPOS 或VNEG 。在一個實施例中，VCSL 可由其自己的專用電路生成，包括記憶體裝置中之DAC(圖中未示)。VCSL 可具有與邊限電壓VMARG 大致相同的電壓位準或絕對幅度，此將在後面的章節中進一步詳細論述。當VPOS 經由WLS 0施加至T2之記憶體電晶體時，BL1上之正VINHIB 經轉移至其通道。此電壓降低T2之記憶體電晶體上的閘極至汲極/通道電壓，減小程式化場，使得來自Vte之臨限值電壓之偏移較小。可能仍然發生的電荷隧穿被稱為抑制干擾，且經量化為(Vte-Vtpi)。在一個實施例中，作為程式化操作的結果，包括T1及T2之頁0的所有NVM單元可基於NVM單元接收之位元線電壓達到「1」(經程式化Vtp)或「0」(經抑制Vtpi)的二進位狀態。未選定頁中之NVM單元(諸如頁1)可保持二進位狀態「0」(經抹除Vte)。
另外，且如在下面更詳細地描述，將選定邊限電壓(VMARG )(其具有小於VNEG 的電壓位準或絕對量值)施加至未選定列或頁(例如，頁1)中之WLS1，以由於選定T1之程式化減少或基本上消除未選定NVM單元T4中之程式化狀態位元線干擾。在一個實施例中VMARG 之絕對電壓位準或量值可與VCSL 相同。
表II描繪可用於程式化具有2T架構且包括具有N型SONOS電晶體及CSL的記憶體單元的非揮發性記憶體的例示性偏壓電壓。

表II
通常，邊限電壓(VMARG )具有與第二高電壓或VNEG 相同的極性，但比VNEG 高或較正等於至少程式化狀態位元線干擾減少之記憶體電晶體之臨限值電壓(VT)的電壓。
圖4描繪基於SONOS之NVM單元的一組脈衝寬度曲線的實施例。在一個實施例中，x軸表示施加至CG之脈衝的持續時間，而y軸表示經程式化、經抹除或經抑制狀態中之數個單元之平均VT 位準。在規律的快閃記憶體操作下，作為實例，程式化脈衝時間(Tp)= 2 ms，且抹除脈衝時間(Te)= 6 ms。為了在讀取操作期間可靠地區分「0」與「1」狀態，Vtp與Vtpi位準之間應該有足夠的間隔。Vt窗口定義為(Vtp-Vtpi)。
圖5展示例示性基於SONOS之NVM陣列(例如NVM陣列100)中之Vtp及Vtpi分佈。圖4中所描繪之Vtp及Vtpi位準將對應於此兩個分佈之峰值。最差狀況Vt窗口判定是否可可靠地讀取陣列中之所有NVM單元。因此，必須改良NVM陣列之最糟狀況Vt窗口，使得由於Vtp及Vtpi之近距離而可能錯誤地讀取最小數目NVM單元，尤其在多次寫入循環之後。
再次參考圖2，在一個實施例中，NVM陣列100可進一步分為快閃記憶體陣列150及EEPROM陣列160。快閃記憶體陣列150及EEPROM陣列160中之NVM單元90可為基於SONOS的，且在結構上類似於圖1及圖9中所描繪之實施例。在一個實施例中，快閃記憶體陣列150及EEPROM陣列160可經安置在單個記憶體陣列或單個積體電路封裝內彼此毗鄰，且由於結構特徵之相似性可同時製造。NVM陣列100可經組態以某些部分(例如，頁0至X)將用作快閃記憶體裝置，且其他部分(例如，頁X + 1-N-1)為EEPROM裝置。該組態可藉由連接至外部電路及/或操作參數來實現，包括但不限於電壓信號、信號持續時間等。應理解，可存在經組態以用作快閃記憶體或EEPROM裝置之NVM陣列100之多個部分且彼等部分可或可非彼此實體毗鄰。
在快閃記憶體操作模式中，作為實例，假設NVM陣列100之一個頁為1024位元(128個位元組)長(M = 1024)。要將小於128位元組之資料結構寫入至此頁，例如頁0，將整個頁抹除且然後進行程式化。在一個實施例中，若需要頻繁更新此特定資料結構，則此一頁可能經歷大量寫入週期。大量寫入週期可能不利地影響頁的NVM單元的性能，諸如圖5中所繪示之(Vtp-Vtpi)窗口的減小。
在一個實施例中，而非頻繁寫入至同一頁或多頁，電路緩衝器由快閃記憶體(諸如快閃記憶體陣列150)採用。在新頁每次更新時將資料結構寫入至新頁，且在所有可用新頁已經寫入時循環回至第一頁。在一個實施例中，對於與頁位元長度相比相對較短的資料結構，諸如幾個位元組/字元長，且頻繁更新，頁中之未使用位元可經驅動至抹除飽和。
在一個實施例中，快閃記憶體150可用於儲存較少頻繁更新的資料結構，及/或位元長度較長(與快閃記憶體150之頁位元長度相比)。對於頻繁更新且位元長度較短的資料，如先前所描述，替代地其可儲存在EEPROM記憶體陣列160中。
圖6說明在含有n個字元之頁(諸如EEPROM記憶體160)上之基於字元/位元組程式化之EEPROM仿真的寫入週期。通常，習用EEPROM陣列為基於浮置閘極之記憶體裝置。在一個實施例中，如先前所描述，EEPROM陣列160在結構上類似於快閃記憶體150，如替代地在基於SONOS的電荷捕獲記憶體中，且亦在圖1A及圖1B中繪示。
在一個實施例中，操作可經擴展至位元組程式化或多位元組/字元程式化。寫入至頁開始於EEPROM陣列160中之頁抹除，操作可類似於圖3A中所描繪之實施例。然後，將n個字元(第1至第n字元)依序地寫入至相同選定頁。在一個實施例中，n個字元中之每一者可具有相同的位元長度或不同的位元長度。在頁大量抹除之後，第1字元或程式化字元1經寫入至選定頁之第一部分。應理解，選定頁的第一部分及任何後續部分可實體地安置在選定頁(列)的任何行中，且不限於如圖6中所說明之前幾行。在一個實施例中，操作類似於圖3B中所繪示之實施例，其中將二進位狀態「1-經程式化」或「0-經抑制」寫入在對應於第1字元之第一部分內之每一NVM單元之記憶體電晶體中。同時，除了頁之第一部分之外的部分中之NVM單元皆經抑制以保持二進位狀態「0」。在一個實施例中，在隨後寫入操作之間的頁上無抹除操作。隨後，以類似方式將第2字元寫入至頁之第二部分，而除第一及第二部分之外的部分中之NVM單元經再次受到抑制。同時，第一部分經重新程式化以保持其內容。通常，在寫入第i個字元時，第一至第(i-1)部分經重新程式化有以前的資料，且第(i+1)至第n部分再次受到抑制。在一個替代實施例中，第一至第(i-1)部分可經抑制，而非經重新程式化為更好耐久特性。寫入週期將繼續，直到所有n個字元皆寫入至選定頁中，或使用頁之所有NVM單元。
因此，在一個寫入週期中，選定頁中之一些NVM單元，諸如如第n個部分中之彼等，可進行多達n次抑制干擾而無單個抹除操作。在一個實施例中，若每一程式化操作持續2 ms，則一些NVM單元可經受(2×n) ms之總程式化信號脈衝持續時間。參考圖4及圖7，隨著脈衝持續時間增加，NVM單元之Vtpi正向(或朝向Vtp)移動。因此，最糟狀況為Vt窗口，如圖7中所繪示，將進一步減少，此可能不利地影響讀取操作的準確性。
參考圖3B及表II中，選擇T2以經抑制，使得保留二進位狀態「0」。在一個實施例中，T2的記憶體電晶體之CG及汲極兩者分別耦合至正電壓VPOS 及VINHIB 。由於記憶體電晶體處於抹除狀態(通道打開)，VINHIB 可經轉移至該通道。結果，可減小跨越記憶體電晶體之ONO堆疊的隧穿場。在一個實施例中，若VPOS保持為大致恆定，施加在T2之汲極(經由BL1)處之更積極的(或量值更大的) VINHIB 可導致經選定以經抑制的NVM單元(例如T2)中之記憶體電晶體之抑制干擾(Vtpi朝向Vtp的移位)減小。
圖8為說明快閃記憶體操作模式及EEPROM操作模式期間的抑制臨限值電壓Vtpi與程式化脈衝寬度之間的關係的曲線圖。參考圖8，隨著程式化脈衝寬度(時間)的增加，Vtpi的正偏移(抑制干擾)增加。該問題在EEPROM操作模式中可能更明顯，諸如圖6中所繪示之字元/位元組程式化，此歸因於在單個寫入週期內可能存在多次抑制操作(因此程式化脈衝寬度較長)而在其間無抹除操作。在一個實施例中，當施加至NVM單元之汲極之VINHIB 增加時記憶體電晶體之Vtpi之增加的速率降低。使用表II中之操作信號電壓作為實例，當VPOS 在大約5.5 V範圍內時，若VINHIB 自1.1V增加至大約1.5 V至2.5 V的範圍，在EEPROM操作模式及快閃操作模式中皆可降低對記憶體電晶體之抑制干擾的影響。
圖9為說明非揮發性記憶體陣列(諸如圖2中之NVM對200或圖3B中之T1或T2)中之NVM電晶體對之一個實施例的剖面側視圖的方塊圖。在一個實施例中，作為實例，選擇T1進行程式化且T2經抑制。當記憶體電晶體經抑制時，VINHIB 經轉移至記憶體電晶體之通道且記憶體電晶體與選擇電晶體之間的內部節點。如先前所闡釋，更大的VINHIB (例如1.5至2.5 V)可能有助於減少抑制干擾。
如圖9中所最佳展示，當T2經抑制時，VINHIB 經轉移至記憶體電晶體之通道及內部節點902。在一個實施例中，內部節點902以與NVM單元之源極/汲極區類似的方式經摻雜。因此，經由位元線BL1施加增加之VINHIB (例如，1.5 V或以上)，此有助於在EEPROM操作模式中啟用位元組/字元程式化，亦可不利地增加T2之SG下的內部電場，此可能反過來增加T2之內部節點902處或附近之閘極引發的汲極洩漏(GIDL)電流(圖9中之事件-1)。繼而，GIDL電流可成為內部節點902之底部處或周圍之雪崩倍增(圖9中之事件-2)的回饋。然後，所生成的二次電子可由記憶體電晶之CG下方之垂直場加速且俘獲在在ONO堆疊之電荷俘獲層92中(圖9中之事件3)。結果，在抑制操作期間可能存在對記憶體電晶體之無意部分或軟程式化。在一個實施例中，Vtpi中之無意正偏移之此現象可藉由在抑制NVM單元中指一些中採用較高VIHBIT 來取消或更動控制抑制干擾之減少。一些NVM單元(先前經抹除或抑制)之二次碰撞電離熱電子(SIIHE)軟程式化之此機制可在Vtpi分佈中產生尾部，如圖10中最佳說明。
如先前所論述，採用較高VINHIB ，特別是當基於電荷捕獲的基於SONOS的NVM陣列經組態以在EEPROM操作模式下執行時在無單次抹除的情況下可用於減少由於多次抑制操作引起的抑制干擾。然而，需要解決如圖9及圖10中所描述的無意軟程式化。在一個實施方案中，經優化摻雜及植入物條件可經執行以減少內部節點902處或周圍之GIDL電路及導致升高VINHIB 電壓下Vtpi與內部電場GIDL電流導致Vtpi拖尾行為(如圖10中所繪示)。
圖11為說明在製造之實施例期間NVM對200之部分的剖面側視圖的方塊圖。應理解，以下摻雜方案可適用於或執行至NVM陣列(諸如NVM陣列100)中之其他NVM單元。在一個實施例中，NVM單元之選擇電晶體可為不對稱電晶體，其中其源極及汲極可能具有不同摻雜方案。如先前所論述，兩個毗鄰的NVM單元共享安置在兩個選擇電晶體之間的源極區域。在一個實施例中，共享源極區域可形成CSL之部分或耦合至該CSL。如圖11中最佳展示，在共享源極區域處或其周圍形成輕摻雜汲極區(NLDD) 1106。在一個實施例中，可藉由將n型離子植入至共享源極區域來形成NLDD 1106。NLDD 1106植入物形成可為基線製造過程之部分，且使用掩模(圖中未示)或間隔物(圖中未示)作為植入物過程之部分。隨後，NLDD植入物之掩模可用於在選擇電晶體的共享源極區域周圍形成光暈植入物1102，而不在其他區域(諸如選擇電晶體之汲極區域(內部節點1120))中形成光暈植入物。光暈植入物1102可為以一定角度執行的高傾斜光暈植入物(參見摻雜材料1104)，因此光暈植入物1102至少部分地形成在SG下方。光暈植入物1102可至少部分地囊封先前形成的NLDD 1106及選擇電晶體之共享源極區域，且為p型材料1104。光暈植入物1102可僅形成在選擇電晶體之源極區域中，使得其為不對稱選擇電晶體。
在一個實施例中，選擇電晶體之不對稱光暈植入物(諸如光暈植入物1102)可增加SG臨限值電壓並管理短通道效應。因此，降低的SG通道洩漏可能有助於抑制GIDL電流的出現或程度(圖9中之事件-1)，此將由於可能升高VINHIB 而促進注入至記憶體電晶體之ONO堆疊中之電荷載體(無意軟體程式化或抑制干擾)。
在另一實施例中，抑制干擾可藉由控制SONOS LDD植入物(SLDD) 1110在記憶體電晶體之源極及汲極區域及/或選擇電晶體之汲極區域處或周圍之劑量、能量及/或植入角度減少。在一個實施例中，選擇電晶體可在其源極側具有NLDD 1106且在其汲極側具有SLDD 1110。在一個實施例中，SLDD 1110可藉由n型材料1108之成角度植入物形成，使得SLDD 1110可至少部分地安置在記憶體電晶體之ONO及CG堆疊下方。在一個實施例中，SLDD 1110植入物係使用在大約1e12至1e14原子/cm2 範圍內之低植入劑量、在大約2 keV至20 keV範圍內之高能量及大約0至30度範圍內之傾斜角度形成。在一個實施例中，記憶體電晶體之內部節點及汲極處的較低劑量及較高能量SLDD 1110可幫助減小SG GIDL電流，SG GIDL電流為可能SIIHE的饋電電流。此外，SLDD 1110可能導致記憶體電晶體之Vtp較正且Vtpi較負，從而導致更大的最糟狀況(Vtp至Vtpi)窗口。較低劑量及高能量SLDD 1110亦可增加SG臨限值電壓，從而減小通道洩漏電流。
在一個實施例中，記憶體電晶體之抑制干擾亦可藉由在大約1e12至1e14原子/cm2 範圍內之光p井93植入物(p型)减小。較輕的p井93摻雜方案可幫助降低SG臨限值電壓。另外，在p井93及記憶體電晶體(內部節點1120)之源極區域處或周圍之漸變接面可有助於降低在升高VINHIB (諸如在1.5 V至2.5 V範圍內)下SIIHE生成。例如，p井93可以大約1e12至1e14原子/cm2 之範圍摻雜有硼或其他p型摻雜劑。在一個實施方案中，記憶體電晶體之p井93與源極區域(內部節點1120)之間的介面處或其周圍之摻雜劑(例如，較低劑量) (小於1e12至1e14原子/cm2 )及/或變化能量可形成漸變接面，因此實現自p井93 (P型摻雜)至內部節點1120 (n型摻雜)較少劇烈轉變。
記憶體電晶體之抑制干擾亦可強烈地依賴於在ONO堆疊之電荷俘獲層92之電荷陷井的性質。在一個實施例中，如圖1A中最佳展示，電荷俘獲層92可包括氮氧化矽(SixOyNz)。藉由藉助減少矽含量及/或增加電荷俘獲層92之氧含量來使淺電荷陷井之數目最小化來減少抑制干擾。在一個實施例中，矽含量可控制在大約40%至60%的範圍內且氧含量在大約10%至40%的範圍內。
圖12為說明根據標的物之一個實施例的包括快閃記憶體及EEPROM記憶體兩者器之嵌入式NVM系統的示意圖。圖12為根據實施例說明嵌入式NVM系統的方塊圖。NVM系統1200可包括經由位址匯流排1206、資料匯流排1208及控制匯流排1210耦合至NVM裝置1202之處理裝置1204。所屬領域之技術人員將瞭解，NVM系統1200已經簡化以用於說明的目的，且不旨在作為完整描述。特定而言，本文中不詳細描述處理裝置1204、列解碼器1214、行解碼器1218，感測放大器1222以及命令及控制電路1224的細節。應瞭解，NVM系統1200可包括全部、一些或比圖12中之實施例多之組件。在一個例示性實施例中，處理裝置1204可為由加利福尼亞州聖荷西之Cypress Semiconductor Corporation開發的Chip (PSoC®)處理裝置上之可程式化系統。替代地，處理裝置1204可為熟習此項技術者已知之一或多個其他處理裝置，諸如微處理器或中央處理單元(「CPU」)、控制器、專用處理器、數位信號處理器(「DSP」)、特殊應用積體電路(「ASIC」)、場可程式化門陣列(「FPGA」)等。
NVM裝置1202包括記憶體陣列1212，類似於圖2之NVM陣列200，經組織為如下文所描述之非揮發性記憶體單元之列及行(圖12中未示)。在一個實施例中，如先前更詳細論述，NVM裝置1202可包括經組態以儲存資料值之各種記憶體單元(圖中未示)。記憶體單元可用2T架構及共同源極線來實施以減少每一記憶體單元之總體佔用面積。每一記憶體單元亦可基於電荷捕獲的SONOS且與佛勒-諾德翰程式化技術相容。記憶體陣列1212可包括一或多個NVM扇區，諸如扇區A 1231至扇區N 1232，在一個實施例中，扇區之一部分，例如扇區A至E可經組態以用作快閃記憶體，且扇區之另一部分，例如扇區F至N可經組態以用作EEPROM記憶體。如先前所論述，快閃記憶體及EEPROM記憶體兩者之記憶體單元在結構上相似，基於電荷捕獲SONOS，且安置在單個積體電路封裝或半導體晶粒內。
在一個實施例中，命令及控制電路1224，包括電壓控制電路1226，可為可程式化的，且經組態以經由SONOS字元線、字元線、位元線等，提供各種操作電壓信號至記憶體陣列1212，包括但不限到VPOS 、VNEG 、VCSL 、VMARG 、VINHIB ，如圖3A及3B所描繪。在一個實施例中，命令及控制電路1224可包括選擇電路以用於取決於資料結構之性質而選擇是將資料結構寫入至具有相同記憶體陣列1212之快閃記憶體還是EEPROM記憶體。具有較長位元長度或更少頻率更新之資料結構(諸如程式碼)將儲存在快閃記憶體(諸如扇區A至E)中，且將選擇具有較短位元長度或頻繁更新之資料結構(諸如藍芽配對資訊)以儲存在EEPROM記憶體(諸如扇區F至N)中。
因此，已描述非揮發性記憶體及操作該非揮發性記憶體以減少快閃及EEPROM記憶體中之抑制干擾的方法的實施例。儘管已經參考特定例示性實施例描述本發明，但顯而易見的是，在不脫離本發明之更廣泛之精神及範圍的情況下可對長度實施例進行各種修改及改變。因此，說明書及圖式應視為說明性而非限制性。
本發明之摘要經提供以允許讀者快速地判定本技術發明之一或多個實施例。提交時的理解為，其不會用於揭示或限制申請專利範圍之範疇或含義。另外，在前述詳細實施方式中，可明白，出於簡化本發明之目的，一些特徵在單個實施例中被組合在一起。本發明之此方法不應被解釋為反映所主張實施例要求在每一實施例中明確敍述之更多特徵的意圖。確切來說，如以下申請專利範圍反映，發明性標的物在於不足單個所揭示實施例的所有特徵。因此，以下申請專利範圍特此明確併入至詳細說明中，其中每一申請專利獨自作為單獨實施例。
對「一個實施例」或「實施例」之描述意指結合實施例所描述之特定特徵、結構或特性包括於電路或方法之至少一個實施例中。因此，在本說明書中之各種地方出現之片語一個實施例未必皆係指相同實施例。
86‧‧‧源極/汲極區域
88‧‧‧源極/汲極區域
90‧‧‧非揮發性記憶體(NVM)單元
91‧‧‧通道區域
92‧‧‧氮化物或氮氧化物電荷俘獲層
93‧‧‧井
94‧‧‧非揮發性電晶體
95‧‧‧通道
96‧‧‧場效應電晶體(FET)
97‧‧‧源極
98‧‧‧基板
100‧‧‧NVM陣列
150‧‧‧快閃記憶體陣列
160‧‧‧電可抹除可程式化唯讀記憶體(EEPROM)陣列
200‧‧‧NVM單元對
300‧‧‧2×2陣列
902‧‧‧內部節點
1102‧‧‧光暈植入物
1104‧‧‧p型材料
1106‧‧‧輕摻雜汲極區(NLDD)
1108‧‧‧n型材料
1110‧‧‧矽-氧化物-氮化物-氧化物-矽(SONOS) 輕摻雜汲極(LDD)植入物(SLDD)
1120‧‧‧內部節點
1200‧‧‧NVM系統
1202‧‧‧NVM裝置
1204‧‧‧處理裝置
1206‧‧‧位址匯流排
1208‧‧‧資料匯流排
1210‧‧‧控制匯流排
1212‧‧‧記憶體陣列
1214‧‧‧列解碼器
1218‧‧‧行解碼器
1222‧‧‧感測放大器
1224‧‧‧命令及控制電路
1226‧‧‧電壓控制電路
1231‧‧‧扇區A
1232‧‧‧扇區N
BL0‧‧‧位元線
BL1‧‧‧位元線
CSL0‧‧‧共同源極線
SPW‧‧‧共用基板或P井
T1‧‧‧NVM單元/記憶體單元
T2‧‧‧NVM單元/記憶體單元
T3‧‧‧記憶體單元
T4‧‧‧記憶體單元
Vtpi‧‧‧抑制臨限值電壓
Vtp‧‧‧臨限值電壓/經程式化臨限值電壓
WL0‧‧‧字元線
WL1‧‧‧字元線
WLS0‧‧‧SONOS字元線
WLS1‧‧‧SONOS字元線
自下面的詳細描述以及下面提供的附圖及所附申請專利範圍，將更全面地理解本發明，其中：
圖1A為說明非揮發性記憶體電晶體或裝置之剖面側視圖的方塊圖；
圖1B說明圖1A中所描繪的非揮發性記憶體電晶體或裝置的對應示意圖；
圖2為說明根據本發明的一個實施例的非揮發性記憶體陣列的示意圖；
圖3A為說明根據本發明的抹除操作的實施例的非揮發性記憶體陣列的一段的示意圖；
圖3B為說明根據本發明的程式化操作的實施例的非揮發性記憶體陣列的一段的示意圖；
圖4為說明根據本發明之實施例的用以程式化/抹除非揮發性記憶體陣列中之記憶體電晶體之脈衝寬度的臨限值電壓Vtp (經程式化)、Vte (抹除)及Vtpi (抑制)的關係的曲線圖；
圖5為說明根據本發明之實施例的非揮發性記憶體陣列中之記憶體電晶體之臨限值電壓Vtp及Vtpi的分佈的曲線圖；
圖6為說明根據本發明之實施例的非揮發性記憶體陣列中之行或頁之字元/位元組寫週期的方塊圖；
圖7為說明根據本發明之實施例的非揮發性記憶體陣列中之記憶體電晶體的臨限值電壓Vtp、Vtpi (單次抑制)及Vtpi (多次抑制)的分佈的曲線圖；
圖8為說明根據本發明之實施例的非揮發性記憶體陣列中之記憶體電晶體之快閃記憶體操作模式及EEPROM操作模式期間的抑制臨限值電壓Vtpi與程式化脈衝寬度之間的關係的曲線圖；
圖9為說明根據本發明之實施例的非揮發性記憶體陣列中之非揮發性記憶體電晶體對之一個實施例之剖面側視圖的方塊圖；
圖10為說明根據本發明之另一實施例的作為EEPROM操作的非揮發性記憶體陣列中之記憶體電晶體之臨限值電壓Vtpi之分佈的曲線圖；
圖11為說明根據本發明之實施例的非揮發性記憶體電晶體對之一個實施例之一部分的剖面側視圖的方塊圖；及
圖12為說明根據標的物之一個實施例的包括快閃記憶體及EEPROM記憶體兩者之嵌入式NVM系統的示意圖。

Claims (20)

  1. 一種記憶體裝置，其包含： 非揮發性記憶體(NVM)陣列，其分為快閃記憶體部分及電可抹除可程式化唯讀記憶體(EEPROM)部分，包括配置成列及行之電荷捕獲記憶體單元，其中每一記憶體單元包括： 記憶體電晶體，其包括在源極及汲極區域中之成角度的輕摻雜汲極(LDD)植入物，其中該成角度的輕摻雜汲極植入物至少部分地在該記憶體電晶體之氧化物-氮化物-氧化物(ONO)堆疊下方延伸，及 選擇電晶體，其包括具有光暈植入物之共享源極區域，其中該共享源極區域在該非揮發性記憶體陣列之相同列之兩個毗鄰記憶體單元之間共享， 其中該快閃記憶體部分及該電可抹除可程式化唯讀記憶體部分安置在一個單獨半導體晶粒內。
  2. 如請求項1所述之記憶體裝置，其中所述記憶體單元具有雙電晶體(2T)架構。
  3. 如請求項1所述之記憶體裝置，其中所述記憶體電晶體為基於矽-氧化物-氮化物-氧化物-矽(SONOS)的，每一者包括電荷俘獲氮氧化物層。
  4. 如請求項3所述之記憶體裝置，其中該電荷俘獲氮氧化物層具有在大約40至60%之範圍內之矽含量及在大約10至40%之範圍內之氧含量。
  5. 如請求項1所述之記憶體裝置，其中該光暈植入物至少部分地圍繞該兩個毗鄰記憶體單元之該共享源極區域。
  6. 如請求項1所述之記憶體裝置，其中該選擇電晶體為不對稱電晶體，其中該選擇電晶體之汲極區域不包括該光暈植入物。
  7. 如請求項1所述之記憶體裝置，其中該記憶體電晶體之該成角度的輕摻雜汲極植入物包含在大致1e12至1e14原子/cm2 範圍內之摻雜劑劑量。
  8. 如請求項1所述之記憶體裝置，其中該記憶體單元包含n型電晶體，且至少部分地安置在p型井內，且其中該p型井包含在大約1e12至1e14原子/cm2 之範圍內的摻雜劑劑量。
  9. 如請求項8所述之記憶體裝置，其中該p型井圍繞與該記憶體電晶體之該源極區域之接面摻雜有硼原子以獲得漸變接面。
  10. 如請求項1所述之記憶體裝置，其中該選擇電晶體之該共享源極區域包括第一輕摻雜汲極，其中該第一輕摻雜汲極及該光暈植入物植入有相反類型之摻雜劑。
  11. 如請求項1所述之記憶體裝置，其中該記憶體裝置之該電可抹除可程式化唯讀記憶體部分經組態以執行字元程式化，其中使用多個程式化操作將多個字元依序地寫入至該非揮發性記憶體陣列之該電可抹除可程式化唯讀記憶體部分之一個選定列，且其中在該多個程式化操作中之每一者之間未執行任何抹除操作。
  12. 一種記憶體陣列，其包含： 電可抹除可程式化唯讀記憶體(EEPROM)部分，其包含配置成列及行之記憶體單元，其中， 在該電可抹除可程式化唯讀記憶體部分中，每一記憶體單元包括電荷俘獲非揮發性記憶體(NVM)電晶體，其中同一列中之記憶體單元共享SONOS字元線，同一行中之記憶體單元共享位元線，以及兩個毗鄰行中之記憶體單元耦合至共同源極線，且 在該電可抹除可程式化唯讀記憶體部分之一選定列之字元程式化期間，使用多個程式化操作將多個字元依序地寫入至該選定列之記憶體單元，其中在該多個程式化操作中之每一者之間未執行任何抹除操作，及 在將第一字元程式化至該選定列之第一部分期間，將正電壓施加至與該選定列相關聯的SONOS字元線，將在大約1.5 V至2.5 V之範圍內之高抑制電壓施加至與該第一部分之記憶體單元相關聯的位元線，其中抹除狀態將經寫入，且該高抑制電壓進一步施加至與除該第一部分之外的該選定列之的部分中之記憶體單元相關聯的位元線。
  13. 如請求項12所述之記憶體陣列，其中： 在將第二字元程式化至該選定列之第二部分期間，將該高抑制電壓施加至與該第二部分之記憶體單元相關聯的位元線，其中該抹除狀態將經寫入，且該選定列之部分中之記憶體單元而非該些第一及第二部分。
  14. 如請求項13所述之記憶體陣列，其中該些第一及第二部分不重疊。
  15. 如請求項12所述之記憶體陣列，其進一步包含快閃記憶體部分，其中該快閃記憶體部分及該電可抹除可程式化唯讀記憶體部分安置在單個半導體晶粒內。
  16. 如請求項12所述之記憶體陣列，其中該電可抹除可程式化唯讀記憶體部分之該些記憶體單元中之每一者進一步包括非對稱選擇電晶體，且其中該非對稱選擇電晶體之該源極包括光暈植入物。
  17. 一種嵌入式系統，其包含： 非揮發性記憶體(NVM)陣列，其分為快閃記憶體部分及電可抹除可程式化唯讀記憶體(EEPROM)部分，其中該快閃記憶體及電可抹除可程式化唯讀記憶體部分中之每一者包括配置成列及行之電荷捕獲記憶體單元，其中每一記憶體單元包括： 基於矽-氧化物-氮化物-氧化物-矽(SONOS)之記憶體電晶體包括在源極及汲極區域中之成角度輕摻雜汲極(LDD)植入物，其中該汲極區域耦合至位元線且控制閘極耦合至SONOS字元線，及 選擇電晶體，其包括具一光暈植入物之共享源極區域，其中該共享源極區域在該非揮發性記憶體陣列之相同列之兩個毗鄰記憶體單元之間共享；及 可程式化控制電路，其耦合至該電可抹除可程式化唯讀記憶體部分，經組態以提供操作電壓以啟用該電可抹除可程式化唯讀記憶體部分之選定列之字元程式化。
  18. 如請求項17所述之嵌入式系統，其中該記憶體電晶體之該成角度輕摻雜汲極植入物包含在大致1e12至1e14原子/cm2 範圍內之摻雜劑劑量。
  19. 如請求項17所述之嵌入式系統，其中該字元程式化包括使用多個程式化操作將多個字元依序地寫入至該選定列，其中在該多個程式化操作中之每一個之間不執行任何抹除操作。
  20. 如請求項19所述之嵌入式系統，其中該些操作電壓包括： 第一高電壓，其經提供至與該選定列之記憶體單元相關聯的SONOS字元線；及 第二高電壓，其經提供至與待抑制之記憶體單元相關聯的位元線，其中該第二高電壓是在大約1.5 V至2.5 V之範圍內之抑制電壓以減少抑制干擾。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI802971B (zh) * 2021-08-23 2023-05-21 旺宏電子股份有限公司 記憶體晶胞，記憶體裝置之製造方法及其操作方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
CN110707092B (zh) * 2018-07-09 2021-11-16 联华电子股份有限公司 半导体存储器元件及其制作方法
US11355185B2 (en) * 2019-11-26 2022-06-07 Cypress Semiconductor Corporation Silicon-oxide-nitride-oxide-silicon multi-level non-volatile memory device and methods of fabrication thereof
FR3113976B1 (fr) * 2020-09-07 2023-07-28 St Microelectronics Rousset Mémoire type mémoire morte électriquement programmable et effaçable
CN114649338A (zh) * 2020-12-18 2022-06-21 意法半导体(克洛尔2)公司 只读存储器

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5387534A (en) 1994-05-05 1995-02-07 Micron Semiconductor, Inc. Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells
US6252799B1 (en) * 1997-04-11 2001-06-26 Programmable Silicon Solutions Device with embedded flash and EEPROM memories
JPH1167937A (ja) * 1997-08-12 1999-03-09 Sony Corp 半導体不揮発性記憶装置およびその製造方法
US6501684B1 (en) 1999-09-24 2002-12-31 Azalea Microelectronics Corporation Integrated circuit having an EEPROM and flash EPROM
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
US8050085B2 (en) * 2002-08-29 2011-11-01 Renesas Electronics Corporation Semiconductor processing device and IC card
CN1302550C (zh) * 2002-09-03 2007-02-28 力晶半导体股份有限公司 低电压双向福乐诺汉写入/擦除闪速存储器
CN1720587A (zh) * 2002-11-14 2006-01-11 柰米闪芯集成电路有限公司 使用整合技术的组合式非易失性存储器
US7233522B2 (en) 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
KR100546692B1 (ko) 2004-05-03 2006-01-26 동부아남반도체 주식회사 플래시 메모리 소자의 제조 방법
US7151293B1 (en) 2004-08-27 2006-12-19 Spansion, Llc SONOS memory with inversion bit-lines
KR100687872B1 (ko) * 2005-05-18 2007-02-27 주식회사 하이닉스반도체 반도체소자 제조를 위한 이온주입방법 및 이를 이용한경사형 접합 형성방법
US20070278557A1 (en) 2006-05-31 2007-12-06 Texas Instruments Incorporated Novel method to form memory cells to improve programming performance of embedded memory technology
US7859904B1 (en) 2007-09-20 2010-12-28 Cypress Semiconductor Corporation Three cycle memory programming
US8289775B2 (en) 2008-06-20 2012-10-16 Aplus Flash Technology, Inc. Apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
US8125835B2 (en) * 2008-09-22 2012-02-28 Cypress Semiconductor Corporation Memory architecture having two independently controlled voltage pumps
KR20100045856A (ko) * 2008-10-24 2010-05-04 삼성전자주식회사 비휘발성 메모리 소자 및 그 구동 방법
US8228726B2 (en) * 2008-12-14 2012-07-24 Chip Memory Technology, Inc. N-channel SONOS non-volatile memory for embedded in logic
US8861273B2 (en) * 2009-04-21 2014-10-14 Macronix International Co., Ltd. Bandgap engineered charge trapping memory in two-transistor nor architecture
JP2010147491A (ja) * 2010-02-01 2010-07-01 Toshiba Corp 半導体記憶装置の製造方法
WO2011100123A1 (en) * 2010-02-12 2011-08-18 Aplus Flash Technology, Inc. A flotox-based, bit-alterable, combo flash and eeprom memory
US8559232B2 (en) * 2010-05-03 2013-10-15 Aplus Flash Technology, Inc. DRAM-like NVM memory array and sense amplifier design for high temperature and high endurance operation
WO2013075067A1 (en) * 2011-11-18 2013-05-23 Aplus Flash Technology, Inc. Low voltage page buffer for use in nonvolatile memory design
US20130294161A1 (en) 2012-05-07 2013-11-07 Aplus Flash Technology, Inc. Low-voltage fast-write nvsram cell
US9378821B1 (en) 2013-01-18 2016-06-28 Cypress Semiconductor Corporation Endurance of silicon-oxide-nitride-oxide-silicon (SONOS) memory cells
US8675405B1 (en) * 2013-03-12 2014-03-18 Cypress Semiconductor Corp. Method to reduce program disturbs in non-volatile memory cells
US8958248B2 (en) * 2013-03-14 2015-02-17 Nxp B.V. 2T and flash memory array
US20150171104A1 (en) * 2013-12-12 2015-06-18 Cypress Semiconductor Corporation Complementary sonos integration into cmos flow
US9972392B2 (en) 2015-03-21 2018-05-15 NEO Semiconductor, Inc. SONOS byte-erasable EEPROM
CN107836042A (zh) 2015-04-05 2018-03-23 Neo半导体公司 2t sonos闪速存储器
US9589652B1 (en) * 2015-09-24 2017-03-07 Cypress Semiconductor Corporation Asymmetric pass field-effect transistor for non-volatile memory
US9773567B1 (en) 2017-02-22 2017-09-26 Qualcomm Incorporated Reduced silicon-oxide-nitride-oxide-silicon (SONOS) flash memory program disturb

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI802971B (zh) * 2021-08-23 2023-05-21 旺宏電子股份有限公司 記憶體晶胞，記憶體裝置之製造方法及其操作方法

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