TWI802971B - 記憶體晶胞，記憶體裝置之製造方法及其操作方法 - Google Patents
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Abstract
本案揭露整合式記憶體晶胞，記憶體裝置之製造方法及其操作方法。整合式記憶體晶胞包括：一第一記憶體晶胞；以及一嵌入式第二記憶體晶胞，串聯至該第一記憶體晶胞，其中，該嵌入式第二記憶體晶胞形成於該第一記憶體晶胞的一第一側與一第二側之任一側。
Description
本發明係有關於一種記憶體晶胞，以及記憶體裝置之製造方法及其操作方法，且特別有關於一種整合快閃記憶體晶胞與嵌入式非揮發性記憶體晶胞之記憶體晶胞，以及記憶體裝置之製造方法及其操作方法。
NOR快閃記憶體晶胞具有隨機存取，短讀取時間與零位元錯誤率(bit error rate，BER)等優點，故而，快閃記憶體晶胞適合用於儲存資料。
嵌入式非揮發性記憶體(embedded NVM (nonvolatile memory))具有隨機存取、低製造成本與低操作功耗等優點。
快閃記憶體晶胞可為單階晶胞(single-level cell，SLC)、多階晶胞(multi-level cell，MLC)或更高階晶胞。但是偵測具有多種狀態(state)的快閃記憶體晶胞需要多個讀取操作，因而需長讀取時間。例如，讀取MLC時，需要兩個讀取時間。此外，NOR型快閃記憶體通常實現為SLC，以提高資料儲存的可靠度。
故而，如果能夠有一種多儲存狀態記憶體晶胞同時具有快閃記憶體晶胞與嵌入式非揮發性記憶體晶胞的優點，且以一次讀取操作即可讀取該記憶體晶胞的儲存狀態的話，將帶來更多好處。
根據本案一實例，提出一種整合式記憶體晶胞，包括：一第一記憶體晶胞；以及一嵌入式第二記憶體晶胞，串聯至該第一記憶體晶胞，其中，該嵌入式第二記憶體晶胞形成於該第一記憶體晶胞的一第一側與一第二側之任一側。
根據本案另一實例，提出一種記憶體裝置之製造方法，包括：形成複數個第一記憶體晶胞；形成複數個接觸；以及形成複數個嵌入式第二記憶體晶胞於該些第一記憶體晶胞之一第一側與一第二側之任一側。
根據本案更一實例，提出一種記憶體裝置之操作方法，記憶體裝置該包括複數個整合式記憶體晶胞，各整合式記憶體晶胞包括一第一記憶體晶胞與一嵌入式第二記憶體晶胞，該操作方法包括：對該第一記憶體晶胞進行一第一程式化操作時，對於一受選整合式記憶體晶胞，施加一第一程式化電壓於該整合式記憶體晶胞之一第一端；以及對該嵌入式第二記憶體晶胞進行一第二程式化操作時，對於該受選整合式記憶體晶胞，施加一第二程式化電壓於該整合式記憶體晶胞之該第一端且施加一第三程式化電壓於該整合式記憶體晶胞之一第二端。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
本說明書的技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。本揭露之各個實施例分別具有一或多個技術特徵。在可能實施的前提下，本技術領域具有通常知識者可選擇性地實施任一實施例中部分或全部的技術特徵，或者選擇性地將這些實施例中部分或全部的技術特徵加以組合。
第1圖顯示根據本案一實施例的具有多種儲存狀態的整合式記憶體晶胞。根據本案一實施例的具有多種儲存狀態的整合式記憶體晶胞100包括：第一記憶體晶胞110與嵌入式第二記憶體晶胞120。第一記憶體晶胞110與嵌入式第二記憶體晶胞120例如但不受限於，快閃記憶體晶胞與嵌入式非揮發性記憶體晶胞。快閃記憶體晶胞110具有閘極端、汲極端、源極端與本體端。嵌入式非揮發性記憶體晶胞120具有第一端與第二端。快閃記憶體晶胞110與嵌入式非揮發性記憶體晶胞120為串聯。整合式記憶體晶胞100具有四端：第一端(快閃記憶體晶胞110之閘極端)、第二端(嵌入式非揮發性記憶體晶胞120之第一端)、第三端(快閃記憶體晶胞110之源極端)與第四端(快閃記憶體晶胞110之本體端)。此外，快閃記憶體晶胞110之汲極端耦接至嵌入式非揮發性記憶體晶胞120之第二端。施加至整合式記憶體晶胞100之第一端、第二端、第三端與第四端的電壓則可稱為第一端電壓Vg(亦可稱為閘極端電壓)、第二端電壓Vd(亦可稱為汲極端電壓)、第三端電壓Vs(亦可稱為源極端電壓)與第四端電壓Vb(亦可稱為本體端電壓)。
在本案一實施例中，快閃記憶體晶胞110例如但不受限於為，電荷儲存記憶體(charge storage memory)(如浮接閘快閃記憶體(floating gate flash memory))、電荷陷阱記憶體(charge trapping memory)(如矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)記憶體)或閘極鐵電場效電晶體 (ferroelectric-gated field-effect-transistor，FeFET)記憶體等。
在本案一實施例中，嵌入式非揮發性記憶體晶胞120例如但不受限於為，可變電阻式記憶體(Resistive random-access memory，RRAM 或ReRAM)、導電橋接隨機存取記憶體(conductive-bridging random access memory，CBRAM)、相變化記憶體(phase change memory，PCM)、磁阻式隨機存取記憶體(Magnetoresistive Random Access Memory，MRAM)、與鐵電穿隧接面(ferroelectric tunnel junction，FTJ)記憶體等。
第2A圖至第2C圖顯示根據本案數個實施例的整合式記憶體晶胞100之剖面圖。在本案一實施例中，嵌入式非揮發性記憶體晶胞120可形成於快閃記憶體晶胞110的汲極側(drain side，D)與源極側(source side，S)之任一側。在底下以嵌入式非揮發性記憶體晶胞120形成於快閃記憶體晶胞110的汲極側為例做說明，由此可以推論出如何將嵌入式非揮發性記憶體晶胞120形成於快閃記憶體晶胞110的源極側。快閃記憶體晶胞110之閘極(G)包括：控制閘(control gate)、氧化層(oxide layer)、浮接閘(floating gate)與穿隧氧化層(tunnel oxide)。其中，B代表基底(substrate)，而ML代表金屬線(metal line)。
如第2A圖所示，嵌入式非揮發性記憶體晶胞120形成於接觸C之底部。如第2B圖所示，嵌入式非揮發性記憶體晶胞120形成於接觸C之頂端。如第2C圖所示，嵌入式非揮發性記憶體晶胞120形成於穿孔V之頂端。於其他實施例中，嵌入式非揮發性記憶體晶胞120形成於穿孔V之底部，此亦在本案精神範圍內。
第3A圖與第3B圖顯示根據本案一實施例之記憶體陣列之兩種架構圖。
如第3A圖所示，記憶體陣列300A為及(AND)型陣列。記憶體陣列300A包括：排列成陣列的複數個整合式記憶體晶胞100、複數條字元線(WL1~WL3…)、複數條位元線(BL1~BL3…)、複數條源極線(SL1~SL3…)與複數個感應放大器(SA1~SA3…)。
如第3B圖所示，記憶體陣列300B為NOR型陣列。記憶體陣列300B包括：排列成陣列的複數個整合式記憶體晶胞100、複數條字元線(WL1~WL3…)、複數條位元線(BL1~BL3…)、複數條源極線(SL1~SL3…)、共同源極線CSL與複數個感應放大器(SA1~SA3…)。
第4A圖與第4B圖顯示根據本案一實施例之兩種記憶體陣列。如第4A圖所示，記憶體陣列400A包括記憶體子陣列410A與記憶體子陣列420A。記憶體子陣列410A之各記憶體晶胞包括快閃記憶體晶胞110與嵌入式非揮發性記憶體晶胞120；以及，記憶體子陣列420A之各記憶體晶胞包括快閃記憶體晶胞110(但不包括嵌入式非揮發性記憶體晶胞120)。
如第4B圖所示，記憶體陣列400B之各記憶體晶胞包括快閃記憶體晶胞110與嵌入式非揮發性記憶體晶胞120。
第5圖顯示根據本案一實施例之記憶體裝置之製造方法之流程圖。於步驟510中，進行前段製程(Front End of Line，FEOL)以形成複數個快閃記憶體晶胞。於步驟520中，形成複數個接觸。於步驟530中，形成複數個嵌入式非揮發性記憶體晶胞成於該些快閃記憶體晶胞之汲極側或源極側之任一側。於步驟540中，沉積至少一金屬線。於步驟550中，進行後段製程(Back End of Line，BEOL)。
現將說明本案實施例之形成嵌入式非揮發性記憶體晶胞之細節(亦即步驟530之細節)，請參照第6A圖至第6D圖與第7A圖至第7D圖。
第6A圖至第6D圖顯示根據本案一實施例之形成嵌入式非揮發性記憶體晶胞之製程流程。在此以嵌入式非揮發性記憶體晶胞為ReRAM為例做說明，但當知本案並不受限於此。
於第6A圖中，沉積光阻(Photo Resistor，PR)層610於快閃記憶體晶胞之上。於第6B圖中，蝕刻光阻層610以露出快閃記憶體晶胞的汲極側(或源極側)之接觸區域(contact region)。於第6C圖中，進行電漿氧化(plasma oxidation)以形成嵌入式非揮發性記憶體晶胞(在此例以ReRAM為例做說明)於快閃記憶體晶胞的汲極側(或源極側)。於第6D圖中，移除光阻層610。
第7A圖至第7D圖顯示根據本案一實施例之形成嵌入式非揮發性記憶體晶胞之製程流程。在此以嵌入式非揮發性記憶體晶胞為ReRAM為例做說明，但當知本案並不受限於此。
於第7A圖中，沉積ReRAM薄膜710與頂電極層720於快閃記憶體晶胞之上。於第7B圖，沉積光阻層730於頂電極層720之上，並蝕刻光阻層730以露出快閃記憶體晶胞的汲極側(或源極側)之接觸區域。於第7C圖中，移除光阻層730並沉積保護層740(例如但不受限於，為氮化矽(SiN)或二氧化矽(SiO
2))。於第7D圖中，蝕刻保護層740以形成側壁保護(side wall protection)。
第8A圖至第8D圖顯示根據本案一實施例之記憶體裝置之操作方法，適用於記憶體陣列為及型陣列(第3A圖)。第8A圖顯示對快閃記憶體晶胞之程式化操作；第8B圖顯示對嵌入式非揮發性記憶體晶胞之程式化操作；第8C圖顯示對快閃記憶體晶胞之區塊抹除操作；以及，第8D圖顯示對嵌入式非揮發性記憶體晶胞之抹除操作。於第8A圖至第8D圖中，對快閃記憶體晶胞之程式化操作獨立於對嵌入式非揮發性記憶體晶胞之程式化操作；以及，對快閃記憶體晶胞之區塊抹除操作獨立於對嵌入式非揮發性記憶體晶胞之抹除操作。
於第8A圖中，對快閃記憶體晶胞進行程式化操作時，對於受選晶胞，閘極電壓Vg為第一程式化電壓(例如但不受限於為+18V)，汲極電壓Vd與源極電壓Vs為0V(接地)，本體電壓Vb為浮接；對於未選晶胞，閘極電壓Vg為0V，汲極電壓Vd、源極電壓Vs與本體電壓Vb為浮接。
於第8B圖中，對嵌入式非揮發性記憶體晶胞進行程式化操作時，對於受選晶胞，閘極電壓Vg為第二程式化電壓(例如但不受限於為+6V)，汲極電壓Vd為第三程式化電壓(例如但不受限於為+5V)，源極電壓Vs與本體電壓Vb為0V；對於未選晶胞，閘極電壓Vg、汲極電壓Vd、源極電壓Vs與本體電壓Vb為0V。
於第8C圖中，對快閃記憶體晶胞進行區塊抹除操作時，閘極電壓Vg為第一抹除電壓(例如但不受限於為-9V)，本體電壓Vb為第二抹除電壓(例如但不受限於為+9V)，汲極電壓Vd與源極電壓Vs為浮接。
於第8D圖中，對嵌入式非揮發性記憶體晶胞進行抹除操作時，對於受選晶胞，閘極電壓Vg為第三抹除電壓(例如但不受限於為+6V)，源極電壓Vs為第四抹除電壓(例如但不受限於為+5V)，汲極電壓Vd與本體電壓Vb為0V；對於未選晶胞，閘極電壓Vg、汲極電壓Vd、源極電壓Vs與本體電壓Vb為0V。
第9A圖至第9D圖顯示根據本案一實施例之記憶體裝置之操作方法，適用於記憶體陣列為NOR型陣列(第3B圖)。第9A圖顯示對快閃記憶體晶胞之程式化操作；第9B圖顯示對嵌入式非揮發性記憶體晶胞之程式化操作；第9C圖顯示對快閃記憶體晶胞之區塊抹除操作；以及，第9D圖顯示對嵌入式非揮發性記憶體晶胞之抹除操作。於第9A圖至第9D圖中，對快閃記憶體晶胞之程式化操作獨立於對嵌入式非揮發性記憶體晶胞之程式化操作；以及，對快閃記憶體晶胞之區塊抹除操作獨立於對嵌入式非揮發性記憶體晶胞之抹除操作。
於第9A圖中，對快閃記憶體晶胞進行程式化操作時，對於受選晶胞，閘極電壓Vg為第一程式化電壓(例如但不受限於為+18V)，汲極電壓Vd為0V，源極電壓Vs與本體電壓Vb為浮接；對於未選晶胞，閘極電壓Vg為0V，汲極電壓Vd、源極電壓Vs與本體電壓Vb為浮接。
於第9B圖中，對嵌入式非揮發性記憶體晶胞進行程式化操作時，對於受選晶胞，閘極電壓Vg為第二程式化電壓(例如但不受限於為+6V)，汲極電壓Vd為第三程式化電壓(例如但不受限於為+5V)，源極電壓Vs與本體電壓Vb為0V；對於未選晶胞，閘極電壓Vg、汲極電壓Vd、源極電壓Vs與本體電壓Vb為0V。
於第9C圖中，對快閃記憶體晶胞進行區塊抹除操作時，閘極電壓Vg為第一抹除電壓(例如但不受限於為-9V)，本體電壓Vb為第二抹除電壓(例如但不受限於為+9V)，汲極電壓Vd與源極電壓Vs為浮接。
於第9D圖中，對嵌入式非揮發性記憶體晶胞進行抹除操作時，對於受選晶胞，閘極電壓Vg為第三抹除電壓(例如但不受限於為+6V)，源極電壓Vs為第四抹除電壓(例如但不受限於為+5V)，汲極電壓Vd與本體電壓Vb為0V；對於未選晶胞，閘極電壓Vg與本體電壓Vb為0V，汲極電壓Vd為浮接，源極電壓Vs為第四抹除電壓。
第10圖顯示根據本案一實施例之記憶體裝置之讀取示意圖，其中，快閃記憶體晶胞與嵌入式非揮發性記憶體晶胞(在此以ReRAM為例做說明)皆為SLC(單階晶胞)，但整合式記憶體晶胞100可產生3階的輸出電流。在第10圖中，以「A」代表SLC快閃記憶體晶胞，以「B」代表SLC嵌入式非揮發性記憶體晶胞，以「C」代表3階輸出電流。
快閃記憶體晶胞(A)具有邏輯1與邏輯0之儲存狀態，其中，當快閃記憶體晶胞(A)被程式化為高臨界電壓時，快閃記憶體晶胞(A)儲存邏輯0；以及當快閃記憶體晶胞(A)被程式化為低臨界電壓時，快閃記憶體晶胞(A)儲存邏輯1。
ReRAM(B)具有邏輯1與邏輯0之儲存狀態，其中，當ReRAM(B)被程式化為高阻抗狀態(high resistance state，HRS)時，ReRAM(B)儲存邏輯0；以及當ReRAM(B)被程式化為低阻抗狀態(low resistance state，LRS)時，ReRAM(B)儲存邏輯1。
於讀取時，閘極電壓Vg為參考電壓Vref(介於快閃記憶體晶胞(A)的高臨界電壓與低臨界電壓之間)，源極電壓Vs為0V，汲極電壓Vd為讀取電壓Vread，與本體電壓Vb為0V。根據快閃記憶體晶胞(A)與ReRAM(B)之儲存狀態，所感應到的輸出電流有三階：低電流、高電流與無電流。
當快閃記憶體晶胞(A)被程式化為低臨界電壓時，由於閘極電壓Vg為參考電壓Vref(介於快閃記憶體晶胞(A)的高臨界電壓與低臨界電壓之間)，所以，快閃記憶體晶胞(A)為導通，輸出電流(C)取決於ReRAM(B)之阻值。當ReRAM(B)為高阻抗狀態(ReRAM(B)儲存邏輯0)時，輸出電流(C)為低電流；以及當ReRAM(B)為低阻抗狀態(ReRAM(B)儲存邏輯1)時，輸出電流(C)為高電流。
此外，當快閃記憶體晶胞(A)被程式化為高臨界電壓時，由於閘極電壓Vg為參考電壓Vref(介於快閃記憶體晶胞(A)的高臨界電壓與低臨界電壓之間)，所以，快閃記憶體晶胞(A)為關閉，無電流通過。
故而，由第10圖可以看出，於本案一實施例中，整合SLC快閃記憶體晶胞與SLC嵌入式非揮發性記憶體晶胞可產生3階的輸出電流。
此外，本案一實施例之整合式記憶體晶胞100可執行邏輯及(Logic AND)運算與邏輯NOR運算。第11A圖顯示根據本案一實施例之整合式記憶體晶胞執行邏輯及運算之示意圖。第11B圖顯示根據本案一實施例之整合式記憶體晶胞執行邏輯NOR運算之示意圖。
請參照第10圖與第11A圖。例如但不受限於，將輸出電流參考值Iref設為第10圖之低輸出電流與高輸出電流之間，以及，當輸出電流高於輸出電流參考值Iref時，輸出狀態為邏輯1，反之，當輸出電流低於輸出電流參考值Iref時，輸出狀態為邏輯0。快閃記憶體晶胞(A)與ReRAM(B)之邏輯1與邏輯0之定義如表1110所示，則輸出狀態(C)如表1120所示。
當快閃記憶體晶胞(A)為邏輯1(快閃記憶體晶胞(A)為導通)與ReRAM(B)為邏輯0(ReRAM(B)為HRS)時，輸出電流為低電流(低於輸出電流參考值Iref)，所以，輸出狀態C為邏輯0。
當快閃記憶體晶胞(A)為邏輯1(快閃記憶體晶胞(A)為導通)與ReRAM(B)為邏輯1(ReRAM(B)為LRS)時，輸出電流為高電流(高於輸出電流參考值Iref)，所以，輸出狀態C為邏輯1。
當快閃記憶體晶胞(A)為邏輯0(快閃記憶體晶胞(A)為關閉)時，不論ReRAM(B)為邏輯1或邏輯0，輸出電流為無電流(低於輸出電流參考值Iref)，所以，輸出狀態C為邏輯0。
所以，由表1120可得知，輸出狀態C為A與B之邏輯及運算結果。
請參照第10圖與第11B圖。例如但不受限於，將輸出電流參考值Iref設為第10圖之低輸出電流與高輸出電流之間，以及，當輸出電流高於輸出電流參考值Iref時，輸出狀態為邏輯1，反之，當輸出電流低於輸出電流參考值Iref時，輸出狀態為邏輯0。快閃記憶體晶胞(A)與ReRAM(B)之邏輯1與邏輯0之定義如表1130所示，則輸出狀態(C)如表1140所示。
當快閃記憶體晶胞(A)為邏輯0(快閃記憶體晶胞(A)為導通)與ReRAM(B)為邏輯0(ReRAM(B)為LRS)時，輸出電流為高電流(高於輸出電流參考值Iref)，所以，輸出狀態C為邏輯1。
當快閃記憶體晶胞(A)為邏輯0(快閃記憶體晶胞(A)為導通)與ReRAM(B)為邏輯1(ReRAM(B)為HRS)時，輸出電流為低電流(低於輸出電流參考值Iref)，所以，輸出狀態C為邏輯0。
當快閃記憶體晶胞(A)為邏輯1(快閃記憶體晶胞(A)為關閉)時，不論ReRAM(B)為邏輯1或邏輯0，輸出電流為無電流(低於輸出電流參考值Iref)，所以，輸出狀態C為邏輯0。
所以，由表1140可得知，輸出狀態C為A與B之邏輯NOR運算結果。
於本案一實施例中，整合式記憶體晶胞可具有物理不可仿製功能(Physically Unclonable Function, PUF)功能。
為執行PUF功能，可將程式化嵌入式非揮發性記憶體晶胞120以儲存隨機PUF碼；以及，程式化快閃記憶體晶胞110以決定是否要選擇嵌入式非揮發性記憶體晶胞120所儲存的隨機PUF碼。
例如，為執行PUF功能，快閃記憶體晶胞(A)與ReRAM(B)之邏輯1與邏輯0之定義如下表所示。
| 快閃記憶體晶胞(A) | ReRAM(B) | ||
| 0 | 高Vt | 0 | HRS |
| 1 | 低Vt | 1 | LRS |
輸出狀態(或輸出電流)(C)如下表所示。
| A(快閃記憶體晶胞) | B(ReRAM) | C(輸出狀態或輸出電流) |
| 1 | 0 | 0 (低電流) |
| 1 | 1 | 1(高電流) |
| 0 | 0 | 無電流 |
| 0 | 1 | 無電流 |
當不選擇嵌入式非揮發性記憶體晶胞120所儲存的隨機PUF碼時，將快閃記憶體晶胞110程式化至高臨界狀態(關閉狀態，具有高阻值)。如此，將沒有輸出電流。
當選擇嵌入式非揮發性記憶體晶胞120所儲存的隨機PUF碼時，將快閃記憶體晶胞110程式化至低臨界狀態(導通狀態，具低阻值)。如此，可偵測輸出電流為高電流或低電流，以決定儲存於嵌入式非揮發性記憶體晶胞120之隨機PUF碼為邏輯1或邏輯0。
在本案一實施例中，可利用單階或多階快閃記憶體晶胞與單階多階嵌入式非揮發性記憶體晶胞之組合來實現多階(multi-level cell, MLC)整合式記憶體晶胞或更高階的整合式記憶體晶胞。
第12圖顯示根據本案實施例之兩階整合式記憶體晶胞，其中，利用單階快閃記憶體晶胞與2階嵌入式非揮發性記憶體晶胞之組合來實現2階整合式記憶體晶胞。
於第12圖中，當單階快閃記憶體晶胞被程式化為高Vt與低Vt時，單階快閃記憶體晶胞分別具有高阻值與低阻值。當2階嵌入式非揮發性記憶體晶胞被程式化為HRS、MRS(middle resistance state)與LRS時，2階嵌入式非揮發性記憶體晶胞分別具有高阻值、中阻值與低阻值。
於讀取時，閘極電壓Vg=Vref且汲極電壓Vd=Vread。
當單階快閃記憶體晶胞被程式化為高Vt時(2階快閃記憶體晶胞具有高阻值)時，不論2階嵌入式非揮發性記憶體晶胞被程式化為HRS、MRS或LRS，輸出狀態(輸出電流)為無電流(亦即狀態0(S0))。
當單階快閃記憶體晶胞被程式化為低Vt時(單階快閃記憶體晶胞具有低阻值)且2階嵌入式非揮發性記憶體晶胞被程式化為HRS時，輸出狀態(輸出電流)為狀態1(S1)。
當單階快閃記憶體晶胞被程式化為低Vt時(單階快閃記憶體晶胞具有低阻值)且2階嵌入式非揮發性記憶體晶胞被程式化為MRS時，輸出狀態(輸出電流)為狀態2(S2)。
當單階快閃記憶體晶胞被程式化為低Vt時(單階快閃記憶體晶胞具有低阻值)且2階嵌入式非揮發性記憶體晶胞被程式化為LRS時，輸出狀態(輸出電流)為狀態3(S3)。
其中，輸出電流之高低排序為：S3＞S2＞S1＞S0。亦即，狀態3(S3)下之輸出電流高於狀態2(S2)下之輸出電流，其餘依此類推。
由上述說明可知，輸出狀態具有4個狀態，整合式記憶體晶胞為2階。亦即，整合式記憶體晶胞可用於儲存雙位元。
底下舉例說明之。本案不受限於此。
於第12圖中，當單階快閃記憶體晶胞被程式化為高Vt與低Vt時，單階快閃記憶體晶胞分別具有高阻值(100G歐姆)與低阻值(5k歐姆)。當2階嵌入式非揮發性記憶體晶胞被程式化為HRS、MRS與LRS時，2階嵌入式非揮發性記憶體晶胞分別具有高阻值(500k歐姆)、中阻值(100k歐姆)與低阻值(20k歐姆)。
快閃記憶體晶胞、嵌入式非揮發性記憶體晶胞與輸出狀態(等效阻值)之間的關係如下表所示(輸出狀態與輸出電流可根據等效阻值而決定之：
| 快閃記憶體晶胞 | 嵌入式非揮發性記憶體晶胞 | 等效阻值(輸出狀態) |
| 100G歐姆 (高Vt) | 500k歐姆 (HRS) | 100G歐姆 (S0，無輸出電流) |
| 100G歐姆 (高Vt) | 100k歐姆 (MRS) | 100G歐姆 (S0，無輸出電流) |
| 100G歐姆 (高Vt) | 20k歐姆 (LRS) | 100G歐姆 (S0，無輸出電流) |
| 5k歐姆 (低Vt) | 500k歐姆 (HRS) | 505k歐姆 (S1，低輸出電流) |
| 5k歐姆 (低Vt) | 100k歐姆 (MRS) | 105k歐姆 (S2，中輸出電流) |
| 5k歐姆 (低Vt) | 20k歐姆 (LRS) | 25k歐姆 (S3，高輸出電流) |
當單階快閃記憶體晶胞被程式化為高Vt時(單階快閃記憶體晶胞具有高阻值(100G歐姆))且2階嵌入式非揮發性記憶體晶胞被程式化為HRS(500k歐姆)時，整合式記憶體晶胞之等效阻值約為100G歐姆，故而，輸出狀態為S0(無輸出電流)。其餘可依此類推。
第13圖顯示根據本案實施例之兩階整合式記憶體晶胞，其中，利用2階快閃記憶體晶胞與單階嵌入式非揮發性記憶體晶胞之組合來實現2階整合式記憶體晶胞。
於第13圖中，當2階快閃記憶體晶胞被程式化為高Vt、中Vt與低Vt時，2階快閃記憶體晶胞分別具有高阻值、中阻值與低阻值。當單階嵌入式非揮發性記憶體晶胞被程式化為HRS與LRS時，單階嵌入式非揮發性記憶體晶胞分別具有高阻值與低阻值。
於讀取時，閘極電壓Vg=Vref且汲極電壓Vd=Vread。
當2階快閃記憶體晶胞被程式化為高Vt時(2階快閃記憶體晶胞具有高阻值)時，不論單階嵌入式非揮發性記憶體晶胞被程式化為HRS或LRS，輸出狀態(輸出電流)為無電流(亦即狀態0(S0))。
當2階快閃記憶體晶胞被程式化為中Vt時(2階快閃記憶體晶胞具有中阻值)且單階嵌入式非揮發性記憶體晶胞被程式化為HRS時，輸出狀態(輸出電流)為狀態1(S1)。
當2階快閃記憶體晶胞被程式化為中Vt時(2階快閃記憶體晶胞具有中阻值)且單階嵌入式非揮發性記憶體晶胞被程式化為LRS時，輸出狀態(輸出電流)為狀態2(S2)。
當2階快閃記憶體晶胞被程式化為低Vt時(2階快閃記憶體晶胞具有低阻值)且單階嵌入式非揮發性記憶體晶胞被程式化為HRS時，輸出狀態(輸出電流)為狀態1(S1)。
當2階快閃記憶體晶胞被程式化為低Vt時(2階快閃記憶體晶胞具有低阻值)且單階嵌入式非揮發性記憶體晶胞被程式化為LRS時，輸出狀態(輸出電流)為狀態3(S3)。
由上述說明可知，輸出狀態具有4個狀態，整合式記憶體晶胞為2階。亦即，整合式記憶體晶胞可用於儲存雙位元。
底下舉例說明之。本案並不受限於此。
於第13圖中，當2階快閃記憶體晶胞被程式化為高Vt、中Vt與低Vt時，2階快閃記憶體晶胞分別具有高阻值(100G歐姆)、中阻值(50k歐姆)與低阻值(5k歐姆)。當單階嵌入式非揮發性記憶體晶胞被程式化為HRS與LRS時，單階嵌入式非揮發性記憶體晶胞分別具有高阻值(200k歐姆)與低阻值(20k歐姆)。
快閃記憶體晶胞、嵌入式非揮發性記憶體晶胞與等效阻值(輸出狀態、輸出電流)之間的關係如下表所示(輸出狀態與輸出電流可由等效阻值決定)：
| 快閃記憶體晶胞 | 嵌入式非揮發性記憶體晶胞 | 等效阻值(輸出狀態、輸出電流) |
| 100G歐姆 (高Vt) | 200k歐姆 (HRS) | 100G歐姆 (S0，無輸出電流) |
| 100G歐姆 (高Vt) | 20k歐姆 (LRS) | 100G歐姆 (S0，無輸出電流) |
| 50k歐姆 (中Vt) | 200k歐姆 (HRS) | 250k歐姆 (S1，低輸出電流) |
| 50k歐姆 (中Vt) | 20k歐姆 (LRS) | 70k歐姆 (S2，中輸出電流) |
| 5k歐姆 (低Vt) | 200k歐姆 (HRS) | 205k歐姆 (S1，低輸出電流) |
| 5k歐姆 (低Vt) | 20k歐姆 (LRS) | 25k歐姆 (S3，高輸出電流) |
當2階快閃記憶體晶胞被程式化為高Vt時(具有高阻值(100G歐姆))且單階嵌入式非揮發性記憶體晶胞被程式化為HRS(200k歐姆)時，整合式記憶體晶胞之等效阻值約為100G歐姆，輸出狀態是S0(無輸出電流)。其餘可依此類推。
由上述實施例說明可知，本案實施例於整合快閃記憶體晶胞與嵌入式非揮發性記憶體晶胞於，其製程較為簡單。此外，整合式記憶體晶胞具有快閃記憶體晶胞與嵌入式非揮發性記憶體晶胞之兩者優點。例如但不受限於，NOR快閃記憶體晶胞具有隨機存取，短讀取時間與零位元錯誤率等優點，故而，快閃記憶體晶胞適合用於儲存資料。嵌入式非揮發性記憶體具有隨機存取、低製造成本與低操作功耗等優點。
於上述實施例說明可知，整合式記憶體裝置可為NOR型記憶體裝置或AND型記憶體裝置。
由上述實施例說明可知，整合式記憶體晶胞可執行邏輯及或邏輯NOR運算。所以，本案實施例的整合式記憶體晶胞可應用於記憶體內計算(in-memory-computing)。
由上述實施例說明可知，整合式記憶體晶胞可執行PUF功能，故而，更可應用於亂數產生器(random number generator, RNG)或當成亂數產生器的種子(seed)。
由上述實施例說明可知，單階快閃記憶體晶胞與單階嵌入式非揮發性記憶體晶胞可產生至少3個輸出狀態。
由上述實施例說明可知，單階或更高階快閃記憶體晶胞與單階或更高階嵌入式非揮發性記憶體晶胞可組合出2階或更高階(SLC、MLC、TLC(triple-level cell)、QLC(Quad-level cell)或更高階)的整合式記憶體晶胞。
此外，當讀取2階或更高階的整合式記憶體晶胞時，只需要一次讀取操作即可得到其輸出狀態，所以，讀取時間較為縮短。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:整合式記憶體晶胞
110:第一記憶體晶胞
120:嵌入式第二記憶體晶胞
C:接觸
V:穿孔
D:汲極
S:源極
G:閘極
B:基底
ML:金屬線
300A、300B:記憶體陣列
WL1~WL3:字元線
BL1~BL3:位元線
SL1~SL3:源極線
SA1~SA3:感應放大器
CSL:共同源極線
400A、400B:記憶體陣列
410A、420A:記憶體子陣列
510-550:步驟
610:光阻層
710:ReRAM薄膜
720:頂電極層
730:光阻層
740:保護層
1110~1140:表
第1圖顯示根據本案一實施例的具有多種儲存狀態的整合式記憶體晶胞。
第2A圖至第2C圖顯示根據本案數個實施例的整合式記憶體晶胞100之剖面圖。
第3A圖與第3B圖顯示根據本案一實施例之記憶體陣列之兩種架構圖。
第4A圖與第4B圖顯示根據本案一實施例之兩種記憶體陣列。
第5圖顯示根據本案一實施例之記憶體裝置之製造方法之流程圖。
第6A圖至第6D圖顯示根據本案一實施例之形成嵌入式非揮發性記憶體晶胞之製程流程。
第7A圖至第7D圖顯示根據本案一實施例之形成嵌入式非揮發性記憶體晶胞之製程流程。
第8A圖至第8D圖顯示根據本案一實施例之記憶體裝置之操作方法。
第9A圖至第9D圖顯示根據本案一實施例之記憶體裝置之操作方法。
第10圖顯示根據本案一實施例之記憶體裝置之讀取示意圖。
第11A圖顯示根據本案一實施例之整合式記憶體晶胞執行邏輯及運算之示意圖。第11B圖顯示根據本案一實施例之整合式記憶體晶胞執行邏輯NOR運算之示意圖。
第12圖顯示根據本案實施例之兩階整合式記憶體晶胞。
第13圖顯示根據本案實施例之兩階整合式記憶體晶胞。
100:整合式記憶體晶胞
110:第一記憶體晶胞
120:嵌入式第二記憶體晶胞
Claims (9)
- 一種整合式記憶體晶胞，包括：一第一記憶體晶胞；以及一嵌入式第二記憶體晶胞，串聯至該第一記憶體晶胞，其中，該嵌入式第二記憶體晶胞形成於該第一記憶體晶胞的一第一側與一第二側之任一側，該第一記憶體晶胞為一快閃記憶體晶胞，以及，該嵌入式第二記憶體晶胞為一嵌入式非揮發性記憶體晶胞。
- 如請求項1所述之整合式記憶體晶胞，其中，該嵌入式第二記憶體晶胞形成於一接觸或一穿孔之一底部或一頂端。
- 如請求項1所述之整合式記憶體晶胞，其中，該整合式記憶體晶胞執行邏輯及運算，與，邏輯NOR運算；該整合式記憶體晶胞執行物理不可仿製功能(Physically Unclonable Function,PUF)功能，以應用於一亂數產生器或當成該亂數產生器的一種子；當該第一記憶體晶胞為一單階快閃記憶體晶胞且該嵌入式第二記憶體晶胞為一單階嵌入式非揮發性記憶體晶胞時，該整合式記憶體晶胞產生至少三個輸出狀態；以及單階或更高階的該第一記憶體晶胞與單階或更高階的該嵌入式第二記憶體晶胞組合出2階或更高階的該整合式記憶體晶胞。
- 一種記憶體裝置之製造方法，包括：形成複數個第一記憶體晶胞；形成複數個接觸；以及形成複數個嵌入式第二記憶體晶胞於該些第一記憶體晶胞之一第一側與一第二側之任一側，其中，該記憶體裝置為一NOR型記憶體裝置或一AND型記憶體裝置。
- 如請求項4所述之記憶體裝置之製造方法，其中，形成該些嵌入式第二記憶體晶胞之該步驟包括：沉積一光阻層於該些第一記憶體晶胞之上；蝕刻該光阻層以露出一接觸區域；進行電漿氧化以形成該些嵌入式第二記憶體晶胞；以及移除該光阻層。
- 如請求項4所述之記憶體裝置之製造方法，其中，形成該些嵌入式第二記憶體晶胞之該步驟包括：沉積一記憶體晶胞薄膜層與一頂電極層於該些第一記憶體晶胞之上；沉積一光阻層於該頂電極層之上，並蝕刻該光阻層以露出一接觸區域；移除該光阻層並沉積一保護層；以及蝕刻該保護層以形成一側壁保護。
- 一種記憶體裝置之操作方法，記憶體裝置該包括複數個整合式記憶體晶胞，各整合式記憶體晶胞包括一第一記憶體晶胞與一嵌入式第二記憶體晶胞，該操作方法包括：對該第一記憶體晶胞進行一第一程式化操作時，對於一受選整合式記憶體晶胞，施加一第一程式化電壓於該整合式記憶體晶胞之一第一端；以及對該嵌入式第二記憶體晶胞進行一第二程式化操作時，對於該受選整合式記憶體晶胞，施加一第二程式化電壓於該整合式記憶體晶胞之該第一端且施加一第三程式化電壓於該整合式記憶體晶胞之一第二端，其中，該第一記憶體晶胞為一快閃記憶體晶胞，以及，該嵌入式第二記憶體晶胞為一嵌入式非揮發性記憶體晶胞。
- 如請求項7所述之記憶體裝置之操作方法，其中，對該第一記憶體晶胞進行該第一程式化操作時，對於該受選整合式記憶體晶胞，施加該第一程式化電壓於該整合式記憶體晶胞之該第一端，施加0V於該整合式記憶體晶胞之該第二端與一第三端，且令該整合式記憶體晶胞之一第四端為浮接；對於一未選整合式記憶體晶胞，施加0V於該第一端，且令該第二端、該第三端與該四端為浮接；對該嵌入式第二記憶體晶胞進行該第二程式化操作時，對於該受選整合式記憶體晶胞，施加該第二程式化電壓於該第一端且施加該第三程式化電壓於該第二端，施加0V於該第三端與該四端；對 於該未選整合式記憶體晶胞，施加0V於該第一端、該第二端、該第三端與該第四端；對該些第一記憶體晶胞進行一區塊抹除操作時，施加一第一抹除電壓於該些第一端，令該第些二端與該些第三端為浮接，且施加一第二抹除電壓於該些第四端；以及對該嵌入式第二記憶體晶胞進行抹除操作時，對於該受選整合式記憶體晶胞，施加一第三抹除電壓於該第一端，施加一第四抹除電壓於該第三端，施加0V至該第二端與該四端；對於該未選整合式記憶體晶胞，施加0V於該第一端、該第二端、該第三端與該第四端。
- 如請求項7所述之記憶體裝置之操作方法，其中，對該第一記憶體晶胞進行該第一程式化操作時，對於該受選整合式記憶體晶胞，施加該第一程式化電壓於該第一端，施加0V於該第二端，且令一第三端與一第四端為浮接；對於一未選整合式記憶體晶胞，施加0V於該第一端，且令該第二端、該第三端與該四端為浮接；對該嵌入式第二記憶體晶胞進行該第二程式化操作時，對於該受選整合式記憶體晶胞，施加該第二程式化電壓於該第一端且施加該第三程式化電壓於該第二端，施加0V於該第三端與該四端；對於該未選整合式記憶體晶胞，施加0V於該第一端、該第二端、該第三端與該第四端；對該些第一記憶體晶胞進行一區塊抹除操作時，施加一第一抹除電壓於該些第一端，令該些第二端與該些第三端為浮接，且施加一第二抹除電壓於該些第四端；以及 對該嵌入式第二記憶體晶胞進行抹除操作時，對於該受選整合式記憶體晶胞，施加一第三抹除電壓於該第一端，施加一第四抹除電壓於該第三端，施加0V至該第二端與該四端；對於該未選整合式記憶體晶胞，施加0V於該第一端與該第四端，令該第二端為浮接，施加該第四抹除電壓於該第三端。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060203552A1 (en) * | 2004-03-17 | 2006-09-14 | Actrans System Incorporation, Usa | Process of Fabricating Flash Memory with Enhanced Program and Erase Coupling |
| US20180019252A1 (en) * | 2016-07-14 | 2018-01-18 | Ememory Technology Inc. | Nonvolatile memory and fabrication method thereof |
| TW201931579A (zh) * | 2017-11-14 | 2019-08-01 | 愛爾蘭商經度閃存解決方案有限公司 | 用於在非揮發性記憶體中之字元程式化及抑制干擾減少的偏壓方式 |
| TWI676177B (zh) * | 2017-08-29 | 2019-11-01 | 美商賽普拉斯半導體公司 | 半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法 |
| TW202105684A (zh) * | 2019-04-08 | 2021-02-01 | 美商凱普勒運算公司 | 摻雜極性層及包含摻雜極性層的半導體器件 |
-
2021
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060203552A1 (en) * | 2004-03-17 | 2006-09-14 | Actrans System Incorporation, Usa | Process of Fabricating Flash Memory with Enhanced Program and Erase Coupling |
| US20180019252A1 (en) * | 2016-07-14 | 2018-01-18 | Ememory Technology Inc. | Nonvolatile memory and fabrication method thereof |
| TWI676177B (zh) * | 2017-08-29 | 2019-11-01 | 美商賽普拉斯半導體公司 | 半導體裝置、記憶體系統以及對具有列冗餘之嵌入式快閃記憶體進行組態之方法 |
| TW201931579A (zh) * | 2017-11-14 | 2019-08-01 | 愛爾蘭商經度閃存解決方案有限公司 | 用於在非揮發性記憶體中之字元程式化及抑制干擾減少的偏壓方式 |
| TW202105684A (zh) * | 2019-04-08 | 2021-02-01 | 美商凱普勒運算公司 | 摻雜極性層及包含摻雜極性層的半導體器件 |
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