JPH1167937A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】セル面積を増加させることなく、不要なホット
キャリアの注入とディスターブ動作の発生を抑制できる
半導体装置およびその製造方法を提供する。 【解決手段】基板表面に対して凸に設けられたチャネル
形成領域を有する半導体層１１と、半導体層の上層に形
成された電荷蓄積層ＣＡと、電荷蓄積層の上層に形成さ
れたコントロールゲート電極３０ａと、少なくとも半導
体層の凸部の側面と凸部に隣接する領域の基板の表面と
に形成されたソース・ドレイン領域１２ａ、１３ａとを
有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置およびその製造方法に関し、特にトランジスタの
ゲート電極とチャネル形成領域の間に電荷蓄積層などを
有する半導体不揮発性記憶装置およびその製造方法に関
する。

【０００２】

【従来の技術】フロッピーディスクなどの磁気記憶装置
に代わり、電気的に書き換え可能な半導体不揮発性記憶
装置（ＥＥＰＲＯＭ：Electrically Erasable and Prog
rammable ROM）が使われ始めている。ＥＥＰＲＯＭとし
ては、フローティングゲート型、ＭＮＯＳ型あるいはＭ
ＯＮＯＳ型、ＴＥＸＴＵＲＥＤ ＰＯＬＹ型など、様々
な特徴を有する構造のものが開発されている。

【０００３】ＥＥＰＲＯＭの１つにＭＯＮＯＳ型記憶装
置がある。ＭＯＮＯＳ型記憶装置は、例えば図９（ａ）
に示すような構造を持っている。図中、左側の領域にお
いて、素子分離絶縁膜２０により分離された半導体基板
１０のｐ型ウェル１１上に、例えば酸化シリコンからな
る第１絶縁膜２１ａ、その上層に例えば窒化シリコンか
らなる第２絶縁膜２２ａと、その上層に例えば酸化シリ
コンからなる第３絶縁膜２３ａが形成されている。これ
ら、第１〜第３絶縁膜を積層することで、電荷を蓄積す
ることができる電荷蓄積層ＣＡとなる。第３絶縁膜２３
ａの上層には、例えばポリシリコンからなるコントロー
ルゲート電極３０ａが形成されている。また、コントロ
ールゲート電極３０ａの両側部の半導体基板１０中に
は、ｎ型の導電性不純物を低濃度に含有するＬＤＤ（Li
ghtly Doped Drain ）拡散層１４と、高濃度に含有する
ソース・ドレイン拡散層１５が形成されている。これに
より、コントロールゲート電極３０ａと半導体基板１０
中のチャネル形成領域の間に、電荷蓄積層ＣＡを有する
ｎチャネル型の電界効果トランジスタとなる。コントロ
ールゲート電極３１ａを被覆して例えば酸化シリコンか
らなる層間絶縁膜２５が形成されており、ソース・ドレ
イン拡散層１５に達するコンタクトホールが開口され
て、ソース・ドレイン電極３１が形成されている。

【０００４】一方、図９（ａ）の右側の領域においては
周辺回路トランジスタが形成されている。素子分離絶縁
膜２０により分離された半導体基板１０のｐ型ウェル１
１上に、例えば酸化シリコンからなるゲート絶縁膜２１
ａ’が形成され、その上層には、例えばポリシリコンか
らなるゲート電極３０ａ’が形成されている。また、ゲ
ート電極３０ａ’の両側部の半導体基板１０中には、ｎ
型の導電性不純物を低濃度に含有するＬＤＤ拡散層１
４’と、高濃度に含有するソース・ドレイン拡散層１
５’が形成されている。さらに、ゲート電極３１ａ’を
被覆して例えば酸化シリコンからなる層間絶縁膜２５が
形成されており、ソース・ドレイン拡散層１５’に達す
るコンタクトホールが開口されて、ソース・ドレイン電
極３１’が形成されている。

【０００５】上記の構造のＭＯＮＯＳ型記憶装置におい
ては、電荷蓄積層ＣＡは、第２絶縁膜２２ａ中の電荷ト
ラップや、第２絶縁膜２２ａと第３絶縁膜２３ａの界面
に形成された電荷トラップなどに電荷を保持する機能を
を持つ。コントロールゲート電極３０ａ、半導体基板１
０中のソース・ドレイン拡散層１５、および半導体基板
１０に適当な電圧を印加することにより、Fowler-Nordh
eim トンネル電流が生じ、第１絶縁膜２１ａを通して半
導体基板１０から電荷蓄積層ＣＡ中に電子が注入され、
上記の電圧によって形成される電界により伝導し、トラ
ップ準位に捕獲される。あるいは逆に、第１絶縁膜２１
ａを通して電荷蓄積層ＣＡ中から半導体基板１０へ電子
が放出される。

【０００６】上記のメモリトランジスタをＮＯＲ型に接
続した半導体不揮発性記憶装置の等価回路図を図９
（ｂ）に示す。例えば、セル１のメモリトランジスタの
コントロールゲート電極はワード線ＷＬ１となり、ソー
ス・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂにそ
れぞれ接続している。このように各線に接続したメモリ
トランジスタがＮＯＲ型にマトリクス状に接続され、メ
モリアレイを構成する。

【０００７】上記の電荷蓄積層ＣＡ中に電荷が蓄積され
ると、この蓄積電荷による電界が発生するため、トラン
ジスタの閾値電圧が変化する。この変化によりデータの
記憶が可能となる。例えば、セル１の上記の電荷蓄積層
ＣＡ中に電子を蓄積した場合には、トランジスタ部分が
ｎチャネル型であるとすると閾値電圧は正の方向にシフ
トしている。読み出し時には、該当するメモリーセルの
コントロールゲート電極（ワード線ＷＬ１）に電圧を印
加するが、この電荷蓄積層ＣＡに蓄積された電荷によっ
てトランジスタの閾値電圧は印加電圧よりも高くなって
いるため、両ビットラインＢＬ１ａ、ＢＬ１ｂ間には電
流は流れない。逆に、電荷蓄積層ＣＡに正孔を蓄積した
場合には、閾値電圧は負の方向にシフトしているため、
読み出し時のゲート電圧で両ビットラインＢＬ１ａ、Ｂ
Ｌ１ｂ間に電流は流れる。この、電流が流れる、流れな
いを”０”、”１”に対応させて、データを記憶するこ
とができる。以上のことから、電荷蓄積層ＣＡを有する
電界効果型トランジスタは、データを記憶するメモリト
ランジスタとなる。

【０００８】上記のＭＯＮＯＳ構造の半導体不揮発性記
憶装置の製造方法について、図面を参照して説明する。
まず、図１０（ａ）に示すように、シリコン半導体基板
１０に対して例えばＬＯＣＯＳ法により酸化シリコンか
らなる素子分離絶縁膜２０を形成する。ここで、素子分
離絶縁膜２０により分離された図面上左側の活性領域が
メモリトランジスタ形成領域であり、一方図面上右側の
活性領域が周辺回路トランジスタ形成領域であることを
示す。

【０００９】次に、図１０（ｂ）に示すように、周辺回
路トランジスタ形成領域をレジスト膜などで保護し、メ
モリトランジスタ形成領域に閾値調整のための導電性不
純物のイオン注入、あるいはウェルなどを形成するため
のイオン注入などを行う。図面上は、例えばｐウェル１
１を形成した場合を示している。

【００１０】次に、図１０（ｃ）に示すように、例えば
熱酸化法により全面に酸化シリコン層を形成し、第１絶
縁膜２１を形成する。

【００１１】次に、図１０（ｄ）に示すように、例えば
ＣＶＤ（Chemical Vapor Deposition ）法により、活性
領域上の第１絶縁膜２１を被覆して全面に窒化シリコン
を堆積させ、第２絶縁膜２２を形成する。

【００１２】次に、図１１（ｅ）に示すように、例えば
熱酸化法により第２絶縁膜２２表面を全面に酸化して酸
化シリコン層を形成し、第３絶縁膜２３を形成する。

【００１３】次に、図１１（ｆ）に示すように、例えば
ＣＶＤ法により第３絶縁膜２３の上層にポリシリコンを
堆積させ、フォトリソグラフィー工程によりレジスト膜
をパターニングしてＲＩＥ（反応性イオンエッチング）
などのエッチングを施し、コントロールゲート電極３０
ａを形成する。このとき、第１絶縁膜２１ａ、第２絶縁
膜２２ａ、第３絶縁膜２３ａからなる積層絶縁膜である
電荷蓄積層ＣＡを同時にゲート電極パターンにパターン
加工する。

【００１４】次に、図１１（ｇ）に示すように、メモリ
トランジスタ形成領域をレジスト膜で保護してＲＩＥな
どのエッチングを施し、周辺回路トランジスタ形成領域
の第１絶縁膜２１、第２絶縁膜２２、および第３絶縁膜
２３を除去し、周辺回路トランジスタ形成領域において
半導体基板１０を露出させる。

【００１５】次に、図１１（ｈ）に示すように、メモリ
トランジスタ形成領域をレジスト膜などで保護し、周辺
回路トランジスタ形成領域に閾値調整のための導電性不
純物のイオン注入、あるいはウェルなどを形成するため
のイオン注入などを行う。図面上は、例えばｐウェル１
１’を形成した場合を示している。次に、例えば熱酸化
法により全面に酸化シリコン層を形成し、周辺回路トラ
ンジスタ用のゲート絶縁膜２１’を形成する。このと
き、メモリトランジスタ形成領域においても、コントロ
ールゲート電極３０ａの両側部のｐウェル１１表面や、
コントロールゲート電極３０ａ表面にも酸化シリコン層
が形成される。次に、例えばＣＶＤ法によりポリシリコ
ンを堆積させ、フォトリソグラフィー工程によりパター
ニングして、周辺回路トランジスタ用のゲート電極３０
ａ’を形成する。次に、コントロールゲート電極３０
ａ、ゲート電極３０ａ’をマスクとしてイオン注入し、
ｎ型の導電性不純物を低濃度に含有するＬＤＤ拡散層１
４、１４’を形成する。

【００１６】次に、例えばＣＶＤ法により酸化シリコン
を堆積し、エッチバックしてコントロールゲート電極３
０ａ、ゲート電極３０ａ’の側部にサイドウォール絶縁
膜を形成し、これをマスクとしてイオン注入し、ｎ型の
導電性不純物を高濃度に含有するソース・ドレイン拡散
層１５、１５’を形成する。以上で、メモリトランジス
タと周辺回路トランジスタが形成される。次に、例えば
ＣＶＤ法によりこれらのトランジスタを被覆して全面に
酸化シリコンを堆積させて層間絶縁膜２５を形成し、ソ
ース・ドレイン拡散層１５、１５’に達するコンタクト
ホールを開口し、例えばスパッタリング法によりアルミ
ニウムを堆積させ、パターニングしてソース・ドレイン
電極３１を形成し、図９（ａ）に示す半導体不揮発性記
憶装置に至る。

【００１７】

【発明が解決しようとする課題】しかしながら、上記の
従来の半導体不揮発性記憶装置は、チャネル形成領域と
ソース・ドレイン拡散層が同一平面上に形成されている
ために、装置の高速化、高集積化に伴って微細化するに
従い、コントロールゲート電極は微細化され、これによ
りコントロールゲート電極／電荷蓄積層の界面で電界集
中が起こり、ホットエレクトロン、ホットホールなどの
ホットキャリアが形成され、コントロールゲート電極の
形成する電界に引かれて電荷蓄積層中へ注入されるため
に、第１絶縁膜などの絶縁膜の劣化が引き起こされると
いう問題がある。

【００１８】また、従来構造のメモリトランジスタを図
９（ｂ）に示すように配置した場合、データの書き込み
／消去にもちいるコントロールゲート電極と、データの
読み出し時にアクセスするコントロールゲート電極が同
じであることから、データ読み出し時にアクセスするメ
モリトランジスタと同一のワード線に接続している非選
択のメモリトランジスタのコントロールゲート電極にも
読み出し電圧が印加される。例えば、図９（ｂ）のセル
１のデータを読みだすためにワード線ＷＬ１に読み出し
電圧を印加すると、非選択セルであるセル２のメモリト
ランジスタにもコントロールゲート電極に読み出し電圧
が印加され、コントロールゲート電極／半導体基板間に
電位差が発生し、セル２のメモリトランジスタは弱い書
き込み状態となり、セル１の読み出し動作中に非選択の
セル２のデータを破壊することとなる。以下、この現象
をディスターブと呼ぶ。

【００１９】また、コントロールゲート電極とソース・
ドレイン拡散層との間にオーバーラップ領域を設け、こ
のオーバーラップ領域から電荷を注入する方法による
と、上記のディスターブが発生しやすくなるという問題
がある。

【００２０】さらに、微細化に伴う電荷蓄積層の薄膜化
は、上記のディスターブの効果を強める方向であるとい
う問題がある。

【００２１】上記の問題点は、フローティングゲート型
の半導体不揮発性記憶装置についても共通の問題であ
り、その解決が望まれている。

【００２２】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、セル面積を増加させるこ
となく、不要なホットキャリアの注入とディスターブ動
作の発生を抑制し、安定に動作させることが可能な半導
体不揮発性記憶装置およびその製造方法を提供すること
を目的とする。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、基板表面に対
して凸に設けられたチャネル形成領域を有する半導体層
と、前記半導体層の上層に形成された電荷蓄積層と、前
記電荷蓄積層の上層に形成されたコントロールゲート電
極と、少なくとも前記半導体層の凸部の側面と凸部に隣
接する領域の前記基板に形成されたソース・ドレイン領
域とを有する。

【００２４】上記の本発明の半導体不揮発性記憶装置
は、チャネル形成領域を有する半導体層が基板表面に対
して凸に設けられており、その上層に電荷蓄積層が形成
されており、さらにその上層にコントロールゲート電極
が形成されている。また、少なくとも半導体層の凸部の
側面と凸部に隣接する領域の前記基板に形成されたソー
ス・ドレイン領域とを有しており、ソース・ドレイン領
域がコントロールゲート電極から段差を付けて形成され
ている。これにより、コントロールゲート電極と半導体
基板中のチャネル形成領域の間に、電荷蓄積層を有する
電界効果トランジスタとなり、電荷蓄積層に電荷を蓄積
してデータを記憶する半導体不揮発性記憶装置となる。

【００２５】上記の本発明の半導体不揮発性記憶装置に
よれば、コントロールゲート電極と、ソース・ドレイン
領域とを段差を付けて配置することにより、コントロー
ルゲート電極端部における電界集中を抑制することで、
セル面積を増加させることなく、不要なホットキャリア
の電荷蓄積層への注入を防止でき、絶縁膜の劣化を防止
できる。また、コントロールゲート電極と、ソース・ド
レイン領域との間の距離が大きくなるのでディスターブ
動作を抑制することができ、安定に動作させることがで
きる。

【００２６】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記半導体層の凸部の側面に形成された
ソース・ドレイン領域が、導電性不純物を低濃度に含有
する領域であり、前記凸部に隣接する領域の前記基板に
形成されたソース・ドレイン領域が、導電性不純物を高
濃度に含有する領域である。これによりＬＤＤ（Lightl
y Doped Drain ）構造のソース・ドレイン領域とするこ
とができ、不要なホットキャリアの注入とディスターブ
動作の発生をさらに抑制することができる。

【００２７】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記電荷蓄積層が、電荷トラップ準位を
有する積層絶縁膜により形成されており、さらに好適に
は、前記積層絶縁膜が、酸化膜−窒化膜−酸化膜の積層
絶縁膜であるか、あるいは前記積層絶縁膜が、窒化膜−
酸化膜の積層絶縁膜である。これによりＭＯＮＯＳ型あ
るいはＭＮＯＳ型の半導体不揮発性記憶装置とすること
ができ、積層絶縁膜中の電荷トラップ準位に電荷を蓄積
してデータを記憶することができる。

【００２８】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記電荷蓄積層が、絶縁膜に被覆された
導電層により形成されているフローティングゲートであ
る。これによりフローティングゲート型の半導体不揮発
性記憶装置とすることができ、フローティングゲート中
にに電荷を蓄積してデータを記憶することができる。

【００２９】また、上記の目的を達成するため、本発明
の半導体不揮発性記憶装置の製造方法は、チャネル形成
領域を有する半導体基板上に電荷蓄積層を形成する工程
と、前記電荷蓄積層の上層にコントロールゲート電極を
形成する工程と、前記コントロールゲート電極パターン
に沿って前記半導体基板の表面を低面化させ、前記半導
体基板に対して凸となる形状の半導体層を形成する工程
と、少なくとも前記半導体層の凸部の側面と凸部に隣接
する領域の前記基板にソース・ドレイン領域を形成する
工程とを有する。

【００３０】上記の本発明の半導体不揮発性記憶装置の
製造方法は、チャネル形成領域を有する半導体基板上に
電荷蓄積層を形成し、次に電荷蓄積層の上層にコントロ
ールゲート電極を形成する。次にコントロールゲート電
極パターンに沿って半導体基板の表面を低面化させて、
半導体基板に対して凸となる形状の半導体層を形成す
る。次に、上記のようにして形成した半導体基板に対し
て凸となる形状の半導体層の凸部の側面と凸部に隣接す
る領域の基板にソース・ドレイン領域を形成する。

【００３１】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、コントロールゲート電極と半導体基
板中のチャネル形成領域の間に、電荷蓄積層を有する電
界効果トランジスタを形成することができ、電荷蓄積層
に電荷を蓄積してデータを記憶する半導体不揮発性記憶
装置とすることができる。コントロールゲート電極と、
ソース・ドレイン領域とを段差を付けて形成することに
より、コントロールゲート電極端部における電界集中を
抑制し、セル面積を増加させることなく、不要なホット
キャリアの電荷蓄積層への注入を防止して絶縁膜の劣化
を防止でき、ディスターブ動作を抑制して安定に動作さ
せることができる半導体不揮発性記憶装置を製造するこ
とができる。

【００３２】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記ソース・ドレイン領域を形
成する工程が、前記半導体層の凸部の側面に導電性不純
物を低濃度に含有する領域を形成する工程と、前記凸部
に隣接する領域の前記基板に導電性不純物を高濃度に含
有する領域を形成する工程とを含む。これによりＬＤＤ
構造のソース・ドレイン領域を形成することができ、不
要なホットキャリアの注入とディスターブ動作の発生を
さらに抑制することができる。

【００３３】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記半導体層の凸部の側面にソ
ース・ドレイン領域を形成する工程が、基板に対して斜
めに導電性不純物をイオン注入する工程である。これに
より半導体層の凸部の側面にソース・ドレイン領域を容
易に形成することができる。

【００３４】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記半導体層の凸部の側面にソ
ース・ドレイン領域を形成する工程が、導電性不純物を
前記半導体層の凸部の側面に拡散させて形成する工程で
ある。これにより半導体層の凸部の側面にソース・ドレ
イン領域を容易に形成することができる。

【００３５】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記電荷蓄積層を形成する工程
が、電荷トラップ準位を有する積層絶縁膜を形成する工
程であり、さらに好適には、前記積層絶縁膜を形成する
工程が、前記半導体層の上層に第１酸化膜を形成する工
程と、前記第１酸化膜の上層に窒化膜を形成する工程
と、前記窒化膜の上層に第２酸化膜を形成する工程とを
含むか、あるいは、前記積層絶縁膜を形成する工程が、
前記半導体層の上層に酸化膜を形成する工程と、前記酸
化膜の上層に窒化膜を形成する工程とを含む。これによ
りＭＯＮＯＳ型あるいはＭＮＯＳ型の半導体不揮発性記
憶装置とすることができ、積層絶縁膜中の電荷トラップ
準位に電荷を蓄積してデータを記憶する半導体不揮発性
記憶装置を製造することができる。

【００３６】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記電荷蓄積層を形成する工程
が、前記半導体層の上層にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜の上層にフローティングゲートを
形成する工程と、前記フローティングゲートの上層に中
間絶縁膜を形成する工程とを含む。これによりフローテ
ィングゲート型の半導体不揮発性記憶装置とすることが
でき、フローティングゲート中にに電荷を蓄積してデー
タを記憶する半導体不揮発性記憶装置を製造することが
できる。

【００３７】

【発明の実施の形態】以下に、本発明の半導体不揮発性
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。

【００３８】第１実施形態 図１（ａ）は本実施形態のＭＯＮＯＳ型の半導体不揮発
性記憶装置の断面図である。素子分離絶縁膜２０により
分離されたシリコン半導体基板１０の例えばｐ型のウェ
ル１１に、基板に対して凸の形状を有する半導体層部分
があり、チャネル形成領域となる。その凸部の上層に例
えば酸化シリコンからなる第１絶縁膜２１ａ、その上層
に例えば窒化シリコンからなる第２絶縁膜２２ａと、そ
の上層に例えば酸化シリコンからなる第３絶縁膜２３ａ
が形成されている。これら、第１〜第３絶縁膜を積層す
ることで、電荷を蓄積することができる電荷蓄積層ＣＡ
となる。第３絶縁膜２３ａの上層には、例えばポリシリ
コンからなるコントロールゲート電極３０ａが形成され
ている。また、半導体層の凸部の側面に例えばｎ型の導
電性不純物を低濃度に含有するＬＤＤ拡散層１２ａが形
成されており、凸部に隣接する領域の半導体基板に、Ｌ
ＤＤ拡散層１２ａに接続して導電性不純物を高濃度に含
有するソース・ドレイン拡散層１３ａが形成されてい
る。これにより、コントロールゲート電極３０ａと半導
体基板１０中のチャネル形成領域の間に、電荷蓄積層Ｃ
Ａを有するＬＤＤ構造のｎチャネル型の電界効果トラン
ジスタであり、電荷蓄積層ＣＡに電荷を蓄積してデータ
を記憶するメモリトランジスタとなる。

【００３９】上記の半導体不揮発性記憶装置は、コント
ロールゲート電極３０ａと電荷蓄積層ＣＡの側面を例え
ば酸化シリコンのサイドウォール絶縁膜２４が被覆して
おり、その上層を例えば酸化シリコンからなる層間絶縁
膜２５が被覆している。層間絶縁膜２５にはソース・ド
レイン拡散層１３ａに達するコンタクトホールが開口さ
れて、ソース・ドレイン電極３１が形成されている。

【００４０】上記の構造のＭＯＮＯＳ型記憶装置におい
ては、電荷蓄積層ＣＡは、第２絶縁膜２２ａ中の電荷ト
ラップや、第２絶縁膜２２ａと第３絶縁膜２３ａの界面
に形成された電荷トラップなどに電荷を保持する機能を
を持つ。コントロールゲート電極３０ａ、半導体基板１
０中のソース・ドレイン拡散層１３ａ、および半導体基
板１０に適当な電圧を印加することにより、Fowler-Nor
dheim トンネル電流が生じ、第１絶縁膜２１ａを通して
半導体基板１０から電荷蓄積層ＣＡ中に電子が注入さ
れ、上記の電圧によって形成される電界により伝導し、
トラップ準位に捕獲される。あるいは逆に、第１絶縁膜
２１ａを通して電荷蓄積層ＣＡ中から半導体基板１０へ
電子が放出される。

【００４１】上記のメモリトランジスタをＮＯＲ型に接
続した半導体不揮発性記憶装置の等価回路図を図１
（ｂ）に示す。例えば、セル１のメモリトランジスタの
コントロールゲート電極はワード線ＷＬ１となり、ソー
ス・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂにそ
れぞれ接続している。このように各線に接続したメモリ
トランジスタがＮＯＲ型にマトリクス状に接続され、メ
モリアレイを構成する。

【００４２】上記の電荷蓄積層ＣＡ中に電荷が蓄積され
ると、この蓄積電荷による電界が発生するため、トラン
ジスタの閾値電圧が変化する。この変化によりデータの
記憶が可能となる。例えば、セル１の上記の電荷蓄積層
ＣＡ中に電子を蓄積した場合には、トランジスタ部分が
ｎチャネル型であるとすると閾値電圧は正の方向にシフ
トしている。読み出し時には、該当するメモリーセルの
コントロールゲート電極（ワード線ＷＬ１）に電圧を印
加するが、この電荷蓄積層ＣＡに蓄積された電荷によっ
てトランジスタの閾値電圧は印加電圧よりも高くなって
いるため、両ビットラインＢＬ１ａ、ＢＬ１ｂ間には電
流は流れない。逆に、電荷蓄積層ＣＡに正孔を蓄積した
場合には、閾値電圧は負の方向にシフトしているため、
読み出し時のゲート電圧で両ビットラインＢＬ１ａ、Ｂ
Ｌ１ｂ間に電流は流れる。この、電流が流れる、流れな
いを”０”、”１”に対応させて、データを記憶するこ
とが可能となる。

【００４３】ここで、上記の本実施形態の半導体不揮発
性記憶装置においては、コントロールゲート電極と、ソ
ース・ドレイン領域とを段差を付けて配置されており、
コントロールゲート電極端部における電界集中を抑制す
ることができる。このため、セル面積を増加させること
なく、不要なホットキャリアの電荷蓄積層への注入を防
止でき、絶縁膜の劣化を防止できる。また、コントロー
ルゲート電極と、ソース・ドレイン領域との間の距離が
大きくなるのでディスターブ動作を抑制することがで
き、安定に動作させることができる。さらに、半導体層
の凸部の側面に導電性不純物を低濃度に含有する拡散層
が形成され、凸部に隣接する領域の半導体基板に導電性
不純物を高濃度に含有する拡散層が形成され、ＬＤＤ構
造となっている。これにより、不要なホットキャリアの
注入とディスターブ動作の発生をさらに抑制することが
できる。

【００４４】上記の本実施形態の半導体不揮発性記憶装
置は、電荷蓄積層ＣＡとして、絶縁膜に被覆された導電
層であるフローティングゲートとすることにより、フロ
ーティングゲート型の半導体不揮発性記憶装置とするこ
とも可能である。

【００４５】上記の本実施形態のＭＯＮＯＳ構造の半導
体不揮発性記憶装置の製造方法について、図面を参照し
て説明する。まず、図２（ａ）に示すように、シリコン
半導体基板１０に対して例えばＬＯＣＯＳ法により酸化
シリコンからなる素子分離絶縁膜２０を形成する。

【００４６】次に、図２（ｂ）に示すように、閾値調整
のため、あるいはウェルなどを形成するための導電性不
純物Ｄ１のイオン注入などを行う。図面上は、例えばｐ
型のウェル１１を形成した場合を示している。

【００４７】次に、図２（ｃ）に示すように、例えば熱
酸化法により全面に酸化シリコン層を形成し、第１絶縁
膜２１を形成する。

【００４８】次に、図３（ｄ）に示すように、例えばＣ
ＶＤ（Chemical Vapor Deposition）法により、第１絶
縁膜２１を被覆して全面に窒化シリコンを堆積させ、第
２絶縁膜２２を形成する。

【００４９】次に、図３（ｅ）に示すように、例えば熱
酸化法により第２絶縁膜２２表面を全面に酸化して酸化
シリコン層を形成し、第３絶縁膜２３を形成する。

【００５０】次に、図３（ｆ）に示すように、例えばＣ
ＶＤ法により第３絶縁膜２３の上層にポリシリコンを堆
積させ、コントロールゲート電極用層３０を形成する。
次に、フォトリソグラフィー工程によりコントロールゲ
ート電極パターンのレジスト膜Ｒをコントロールゲート
電極用層３０の上層にパターニングする。

【００５１】次に、図４（ｇ）に示すように、レジスト
膜ＲをマスクとしてＲＩＥ（反応性イオンエッチング）
などのエッチングを施し、コントロールゲート電極用層
３０をコントロールゲート電極３０ａとしてパターン加
工する。このとき、第１絶縁膜２１ａ、第２絶縁膜２２
ａ、第３絶縁膜２３ａからなる積層絶縁膜である電荷蓄
積層ＣＡを同時にコントロールゲート電極パターンにパ
ターン加工する。さらに、引き続いてエッチングを施
し、コントロールゲート電極パターンに沿って半導体基
板の表面を低面化させ、半導体基板に対して凸となる形
状の半導体層を形成する。次に、例えばリンなどのｎ型
の導電性不純物Ｄ２を基板１０に対して斜めにイオン注
入し、半導体層の凸部の側面に導電性不純物を低濃度に
含有する領域１２を形成する。

【００５２】次に、図４（ｈ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、ＲＩＥなどのエ
ッチングによりエッチバックして、サイドウォール絶縁
膜２４を形成する。次に、サイドウォール絶縁膜２４を
マスクとしてリンなどのｎ型の導電性不純物Ｄ３をイオ
ン注入し、凸部に隣接する領域の半導体基板に導電性不
純物を高濃度に含有する領域１３を形成する。

【００５３】次に、アニール処理により、注入した導電
性不純物を活性化および拡散し、導電性不純物を低濃度
に含有するＬＤＤ拡散層１２ａ、および高濃度に含有す
るソース・ドレイン拡散層１３ａを形成する。次に、例
えばＣＶＤ法により酸化シリコンを堆積させ、層間絶縁
膜２５を形成する。次に、層間絶縁膜２５にソース・ド
レイン拡散層１３ａに達するコンタクトホールを開口
し、例えばスパッタリング法によりアルミニウムを堆積
させ、パターニングしてソース・ドレイン電極３１を形
成し、図１（ａ）に示す半導体不揮発性記憶装置に至
る。

【００５４】上記の本実施形態のＭＯＮＯＳ型の半導体
不揮発性記憶装置の製造方法によれば、コントロールゲ
ート電極と半導体基板中のチャネル形成領域の間に、電
荷蓄積層を有する電界効果トランジスタを形成すること
ができ、電荷蓄積層に電荷を蓄積してデータを記憶する
半導体不揮発性記憶装置とすることができる。コントロ
ールゲート電極と、ソース・ドレイン領域とを段差を付
けて形成することにより、コントロールゲート電極端部
における電界集中を抑制し、セル面積を増加させること
なく、不要なホットキャリアの電荷蓄積層への注入を防
止して絶縁膜の劣化を防止でき、ディスターブ動作を抑
制して安定に動作させることができる半導体不揮発性記
憶装置を製造することができる。さらに、ＬＤＤ構造の
ソース・ドレイン領域を形成することができ、不要なホ
ットキャリアの注入とディスターブ動作の発生をさらに
抑制することができる。

【００５５】上記の本実施形態の半導体不揮発性記憶装
置の製造方法において、半導体層の凸部の側面にソース
・ドレイン領域を形成するには、半導体基板に対して斜
めにイオン注入する方法にほか、導電性不純物を半導体
層の凸部の側面に拡散させて形成することもできる。

【００５６】また、上記の本実施形態の半導体不揮発性
記憶装置の製造方法において、電荷蓄積層ＣＡとして第
１〜第３絶縁膜を形成する代わりに、半導体層の上層に
酸化シリコンのゲート絶縁膜を形成し、その上層に例え
ばポリシリコンからなるフローティングゲートを形成
し、その上層に例えばＯＮＯ膜（酸化膜−窒化膜−酸化
膜の積層絶縁膜）である中間絶縁膜とすることにより、
フローティングゲート型の半導体不揮発性記憶装置を製
造することも可能である。

【００５７】第２実施形態 図５（ａ）は本実施形態のＭＮＯＳ型の半導体不揮発性
記憶装置の断面図である。素子分離絶縁膜２０により分
離されたシリコン半導体基板１０の例えばｐ型のウェル
１１に、基板に対して凸の形状を有する半導体層部分が
あり、チャネル形成領域となる。その凸部の上層に例え
ば酸化シリコンからなる第１絶縁膜２１ａ、その上層に
例えば窒化シリコンからなる第２絶縁膜２２ａが形成さ
れている。これら、第１絶縁膜および第２絶縁膜を積層
することで、電荷を蓄積することができる電荷蓄積層Ｃ
Ａとなる。第２絶縁膜２２ａの上層には、例えばポリシ
リコンからなるコントロールゲート電極３０ａが形成さ
れている。また、半導体層の凸部の側面に例えばｎ型の
導電性不純物を低濃度に含有するＬＤＤ拡散層１２ａが
形成されており、凸部に隣接する領域の半導体基板に、
ＬＤＤ拡散層１２ａに接続して導電性不純物を高濃度に
含有するソース・ドレイン拡散層１３ａが形成されてい
る。これにより、コントロールゲート電極３０ａと半導
体基板１０中のチャネル形成領域の間に、電荷蓄積層Ｃ
Ａを有するＬＤＤ構造のｎチャネル型の電界効果トラン
ジスタであり、電荷蓄積層ＣＡに電荷を蓄積してデータ
を記憶するメモリトランジスタとなる。

【００５８】上記の半導体不揮発性記憶装置は、コント
ロールゲート電極３０ａと電荷蓄積層ＣＡの側面を例え
ば酸化シリコンのサイドウォール絶縁膜２４が被覆して
おり、その上層を例えば酸化シリコンからなる層間絶縁
膜２５が被覆している。層間絶縁膜２５にはソース・ド
レイン拡散層１３ａに達するコンタクトホールが開口さ
れて、ソース・ドレイン電極３１が形成されている。

【００５９】上記の構造のＭＮＯＳ型記憶装置において
は、電荷蓄積層ＣＡは、第２絶縁膜２２ａ中の電荷トラ
ップなどに電荷を保持する機能をを持つ。コントロール
ゲート電極３０ａ、半導体基板１０中のソース・ドレイ
ン拡散層１３ａ、および半導体基板１０に適当な電圧を
印加することにより、Fowler-Nordheim トンネル電流が
生じ、第１絶縁膜２１ａを通して半導体基板１０から電
荷蓄積層ＣＡ中に電子が注入され、上記の電圧によって
形成される電界により伝導し、トラップ準位に捕獲され
る。あるいは逆に、第１絶縁膜２１ａを通して電荷蓄積
層ＣＡ中から半導体基板１０へ電子が放出される。

【００６０】上記のメモリトランジスタをＮＯＲ型に接
続した半導体不揮発性記憶装置の等価回路図を図５
（ｂ）に示す。例えば、セル１のメモリトランジスタの
コントロールゲート電極はワード線ＷＬ１となり、ソー
ス・ドレイン拡散層はビット線ＢＬ１ａ、ＢＬ１ｂにそ
れぞれ接続している。このように各線に接続したメモリ
トランジスタがＮＯＲ型にマトリクス状に接続され、メ
モリアレイを構成する。電荷蓄積層ＣＡ中に電荷を蓄積
することで、第１実施形態の半導体不揮発性記憶装置と
同様にして、データを記憶することができる。

【００６１】ここで、上記の本実施形態の半導体不揮発
性記憶装置においては、コントロールゲート電極と、ソ
ース・ドレイン領域とを段差を付けて配置されており、
コントロールゲート電極端部における電界集中を抑制す
ることができる。このため、セル面積を増加させること
なく、不要なホットキャリアの電荷蓄積層への注入を防
止でき、絶縁膜の劣化を防止できる。また、コントロー
ルゲート電極と、ソース・ドレイン領域との間の距離が
大きくなるのでディスターブ動作を抑制することがで
き、安定に動作させることができる。さらに、半導体層
の凸部の側面に導電性不純物を低濃度に含有する拡散層
が形成され、凸部に隣接する領域の半導体基板に導電性
不純物を高濃度に含有する拡散層が形成され、ＬＤＤ構
造となっている。これにより、不要なホットキャリアの
注入とディスターブ動作の発生をさらに抑制することが
できる。

【００６２】上記の本実施形態のＭＮＯＳ構造の半導体
不揮発性記憶装置の製造方法について、図面を参照して
説明する。まず、図６（ａ）に示すように、シリコン半
導体基板１０に対して例えばＬＯＣＯＳ法により酸化シ
リコンからなる素子分離絶縁膜２０を形成する。

【００６３】次に、図６（ｂ）に示すように、閾値調整
のため、あるいはウェルなどを形成するための導電性不
純物Ｄ１のイオン注入などを行う。図面上は、例えばｐ
型のウェル１１を形成した場合を示している。

【００６４】次に、図６（ｃ）に示すように、例えば熱
酸化法により全面に酸化シリコン層を形成し、第１絶縁
膜２１を形成する。

【００６５】次に、図７（ｄ）に示すように、例えばＣ
ＶＤ（Chemical Vapor Deposition）法により、第１絶
縁膜２１を被覆して全面に窒化シリコンを堆積させ、第
２絶縁膜２２を形成する。

【００６６】次に、図７（ｅ）に示すように、例えばＣ
ＶＤ法により第２絶縁膜２２の上層にポリシリコンを堆
積させ、コントロールゲート電極用層３０を形成する。
次に、フォトリソグラフィー工程によりコントロールゲ
ート電極パターンのレジスト膜Ｒをコントロールゲート
電極用層３０の上層にパターニングする。

【００６７】次に、図８（ｆ）に示すように、レジスト
膜ＲをマスクとしてＲＩＥ（反応性イオンエッチング）
などのエッチングを施し、コントロールゲート電極用層
３０をコントロールゲート電極３０ａとしてパターン加
工する。このとき、第１絶縁膜２１ａおよび第２絶縁膜
２２ａからなる積層絶縁膜である電荷蓄積層ＣＡを同時
にコントロールゲート電極パターンにパターン加工す
る。さらに、引き続いてエッチングを施し、コントロー
ルゲート電極パターンに沿って半導体基板の表面を低面
化させ、半導体基板に対して凸となる形状の半導体層を
形成する。次に、例えばリンなどのｎ型の導電性不純物
Ｄ２を基板１０に対して斜めにイオン注入し、半導体層
の凸部の側面に導電性不純物を低濃度に含有する領域１
２を形成する。

【００６８】次に、図８（ｇ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、ＲＩＥなどのエ
ッチングによりエッチバックして、サイドウォール絶縁
膜２４を形成する。次に、サイドウォール絶縁膜２４を
マスクとしてリンなどのｎ型の導電性不純物Ｄ３をイオ
ン注入し、凸部に隣接する領域の半導体基板に導電性不
純物を高濃度に含有する領域１３を形成する。

【００６９】次に、アニール処理により、注入した導電
性不純物を活性化および拡散し、導電性不純物を低濃度
に含有するＬＤＤ拡散層１２ａ、および高濃度に含有す
るソース・ドレイン拡散層１３ａを形成する。次に、例
えばＣＶＤ法により酸化シリコンを堆積させ、層間絶縁
膜２５を形成する。次に、層間絶縁膜２５にソース・ド
レイン拡散層１３ａに達するコンタクトホールを開口
し、例えばスパッタリング法によりアルミニウムを堆積
させ、パターニングしてソース・ドレイン電極３１を形
成し、図５（ａ）に示す半導体不揮発性記憶装置に至
る。

【００７０】上記の本実施形態のＭＮＯＳ型の半導体不
揮発性記憶装置の製造方法によれば、コントロールゲー
ト電極と半導体基板中のチャネル形成領域の間に、電荷
蓄積層を有する電界効果トランジスタを形成することが
でき、電荷蓄積層に電荷を蓄積してデータを記憶する半
導体不揮発性記憶装置とすることができる。コントロー
ルゲート電極と、ソース・ドレイン領域とを段差を付け
て形成することにより、コントロールゲート電極端部に
おける電界集中を抑制し、セル面積を増加させることな
く、不要なホットキャリアの電荷蓄積層への注入を防止
して絶縁膜の劣化を防止でき、ディスターブ動作を抑制
して安定に動作させることができる半導体不揮発性記憶
装置を製造することができる。さらに、ＬＤＤ構造のソ
ース・ドレイン領域を形成することができ、不要なホッ
トキャリアの注入とディスターブ動作の発生をさらに抑
制することができる。

【００７１】上記の本実施形態の半導体不揮発性記憶装
置の製造方法において、半導体層の凸部の側面にソース
・ドレイン領域を形成するには、半導体基板に対して斜
めにイオン注入する方法にほか、導電性不純物を半導体
層の凸部の側面に拡散させて形成することもできる。

【００７２】本発明の半導体不揮発性記憶装置およびそ
の製造方法は、上記の実施の形態に限定されない。例え
ば、コントロールゲート電極は１層としているが、ポリ
サイドなどの多層構成としてよい。電荷蓄積層として
は、積層絶縁膜の他に絶縁膜に被覆された導電層である
フローティングゲートとしてもよく、フローティングゲ
ートは多層構成としてよい。また、ソース・ドレイン拡
散層は、ＬＤＤ構造以外の構造としてもよい。半導体記
憶装置としてはＮＯＲ型、ＤＩＮＯＲ型、ＮＡＮＤ型な
ど、限定されない。電荷の電荷蓄積層への注入は、デー
タの書き込み、消去のどちらに相当する場合でも構わな
い。その他、本発明の要旨を逸脱しない範囲で種々の変
更が可能である。

【００７３】

【発明の効果】本発明の半導体不揮発性記憶装置によれ
ば、セル面積を増加させることなく、不要なホットキャ
リアの注入とディスターブ動作の発生を抑制し、安定に
動作させることが可能な半導体不揮発性記憶装置とする
ことができる。

【００７４】本発明の半導体不揮発性記憶装置の製造方
法によれば、本発明の半導体不揮発性記憶装置を容易に
製造することができ、セル面積を増加させることなく、
不要なホットキャリアの注入とディスターブ動作の発生
を抑制し、安定に動作させることが可能な半導体不揮発
性記憶装置を製造することができる。

【図面の簡単な説明】

【図１】図１（ａ）は本発明の第１実施形態に係る半導
体不揮発性記憶装置の断面図であり、図１（ｂ）はその
半導体不揮発性記憶装置の等価回路図である。

【図２】図２は本発明の半導体不揮発性記憶装置の製造
方法の製造工程を示す断面図であり、（ａ）は素子分離
絶縁膜用層の形成工程まで、（ｂ）はウェルの形成工程
まで、（ｃ）は第１絶縁膜の形成工程までを示す。

【図３】図３は図２の続きの工程を示す断面図であり、
（ｄ）は第２絶縁膜の形成工程まで、（ｅ）は第３絶縁
膜の形成工程まで、（ｆ）はレジスト膜のパターニング
形成工程までを示す。

【図４】図４は図３の続きの工程を示す断面図であり、
（ｇ）はＬＤＤ拡散層形成のための斜めのイオン注入工
程まで、（ｈ）はソース・ドレイン拡散層形成のための
イオン注入工程までを示す。

【図５】図５（ａ）は本発明の第２実施形態に係る半導
体不揮発性記憶装置の断面図であり、図５（ｂ）はその
半導体不揮発性記憶装置の等価回路図である。

【図６】図６は本発明の半導体不揮発性記憶装置の製造
方法の製造工程を示す断面図であり、（ａ）は素子分離
絶縁膜用層の形成工程まで、（ｂ）はウェルの形成工程
まで、（ｃ）は第１絶縁膜の形成工程までを示す。

【図７】図７は図６の続きの工程を示す断面図であり、
（ｄ）は第２絶縁膜の形成工程まで、（ｅ）はレジスト
膜のパターニング形成工程までを示す。

【図８】図８は図７の続きの工程を示す断面図であり、
（ｆ）はＬＤＤ拡散層形成のための斜めのイオン注入工
程まで、（ｇ）はソース・ドレイン拡散層形成のための
イオン注入工程までを示す。

【図９】図９（ａ）は従来例の半導体不揮発性記憶装置
の断面図であり、図９（ｂ）はその半導体不揮発性記憶
装置の等価回路図である。

【図１０】図１０は従来例の半導体不揮発性記憶装置の
製造方法の製造工程を示す断面図であり、（ａ）は素子
分離絶縁膜用層の形成工程まで、（ｂ）はウェルの形成
工程まで、（ｃ）は第１絶縁膜の形成工程まで、（ｄ）
は第２絶縁膜の形成工程までを示す。

【図１１】図１１は図１０の続きの工程を示す断面図で
あり、（ｅ）は第３絶縁膜の形成工程まで、（ｆ）はコ
ントロールゲート電極パターンの形成工程まで、（ｇ）
は周辺回路トランジスタ形成領域の積層絶縁膜の除去工
程まで、（ｈ）はＬＤＤ拡散層の形成工程までを示す。

【符号の説明】

１０…半導体基板、１１…ｐウェル、１２…低濃度導電
性不純物導入領域、１２ａ、１４…ＬＤＤ拡散層、１３
…高濃度導電性不純物導入領域、１３ａ、１５…ソース
・ドレイン拡散層、２０…素子分離絶縁膜、２１、２１
ａ…第１絶縁膜、２２、２２ａ…第２絶縁膜、２３、２
３ａ…第３絶縁膜、２４…サイドウォール絶縁膜、２５
…層間絶縁膜、３０…コントロールゲート電極用層、３
０ａ…コントロールゲート電極、３１…ソース・ドレイ
ン電極、ＣＡ…電荷蓄積層、Ｒ…レジスト膜、Ｄ１、Ｄ
２、Ｄ３…導電性不純物イオン。

Claims (14)

【特許請求の範囲】
1. 【請求項１】基板表面に対して凸に設けられたチャネル
   形成領域を有する半導体層と、 前記半導体層の上層に形成された電荷蓄積層と、 前記電荷蓄積層の上層に形成されたコントロールゲート
   電極と、 少なくとも前記半導体層の凸部の側面と凸部に隣接する
   領域の前記基板に形成されたソース・ドレイン領域とを
   有する半導体不揮発性記憶装置。
2. 【請求項２】前記半導体層の凸部の側面に形成されたソ
   ース・ドレイン領域が、導電性不純物を低濃度に含有す
   る領域であり、 前記凸部に隣接する領域の前記基板に形成されたソース
   ・ドレイン領域が、導電性不純物を高濃度に含有する領
   域である請求項１記載の半導体不揮発性記憶装置。
3. 【請求項３】前記電荷蓄積層が、電荷トラップ準位を有
   する積層絶縁膜により形成されている請求項１記載の半
   導体不揮発性記憶装置。
4. 【請求項４】前記積層絶縁膜が、酸化膜−窒化膜−酸化
   膜の積層絶縁膜である請求項３記載の半導体不揮発性記
   憶装置。
5. 【請求項５】前記積層絶縁膜が、窒化膜−酸化膜の積層
   絶縁膜である請求項３記載の半導体不揮発性記憶装置。
6. 【請求項６】前記電荷蓄積層が、絶縁膜に被覆された導
   電層により形成されているフローティングゲートである
   請求項１記載の半導体不揮発性記憶装置。
7. 【請求項７】チャネル形成領域を有する半導体基板上に
   電荷蓄積層を形成する工程と、 前記電荷蓄積層の上層にコントロールゲート電極を形成
   する工程と、 前記コントロールゲート電極パターンに沿って前記半導
   体基板の表面を低面化させ、前記半導体基板に対して凸
   となる形状の半導体層を形成する工程と、 少なくとも前記半導体層の凸部の側面と凸部に隣接する
   領域の前記基板にソース・ドレイン領域を形成する工程
   とを有する半導体不揮発性記憶装置の製造方法。
8. 【請求項８】前記ソース・ドレイン領域を形成する工程
   が、前記半導体層の凸部の側面に導電性不純物を低濃度
   に含有する領域を形成する工程と、前記凸部に隣接する
   領域の前記基板に導電性不純物を高濃度に含有する領域
   を形成する工程とを含む請求項７記載の半導体不揮発性
   記憶装置の製造方法。
9. 【請求項９】前記半導体層の凸部の側面にソース・ドレ
   イン領域を形成する工程が、基板に対して斜めに導電性
   不純物をイオン注入する工程である請求項７記載の半導
   体不揮発性記憶装置の製造方法。
10. 【請求項１０】前記半導体層の凸部の側面にソース・ド
    レイン領域を形成する工程が、導電性不純物を前記半導
    体層の凸部の側面に拡散させて形成する工程である請求
    項７記載の半導体不揮発性記憶装置の製造方法。
11. 【請求項１１】前記電荷蓄積層を形成する工程が、電荷
    トラップ準位を有する積層絶縁膜を形成する工程である
    請求項７記載の半導体不揮発性記憶装置の製造方法。
12. 【請求項１２】前記積層絶縁膜を形成する工程が、前記
    半導体層の上層に第１酸化膜を形成する工程と、前記第
    １酸化膜の上層に窒化膜を形成する工程と、前記窒化膜
    の上層に第２酸化膜を形成する工程とを含む請求項１１
    記載の半導体不揮発性記憶装置の製造方法。
13. 【請求項１３】前記積層絶縁膜を形成する工程が、前記
    半導体層の上層に酸化膜を形成する工程と、前記酸化膜
    の上層に窒化膜を形成する工程とを含む請求項１１記載
    の半導体不揮発性記憶装置の製造方法。
14. 【請求項１４】前記電荷蓄積層を形成する工程が、前記
    半導体層の上層にゲート絶縁膜を形成する工程と、前記
    ゲート絶縁膜の上層にフローティングゲートを形成する
    工程と、前記フローティングゲートの上層に中間絶縁膜
    を形成する工程とを含む請求項７記載の半導体不揮発性
    記憶装置の製造方法。