JP2001230332A - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
不揮発性半導体記憶装置およびその動作方法Info
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】ＭＯＮＯＳ型メモリトランジスタにおいて、注
入効率を上げ、また電荷蓄積手段の分布領域の一部に電
荷を局所的に注入して複数ビットを記憶する。 【解決手段】第１導電型のチャネル形成領域と、第２導
電型のソース・ドレイン領域（ビット線ＢＬｉ，ＢＬｉ
＋１）と、チャネル形成領域上のゲート絶縁膜１０ａと
１０ｂ（または１０）および１７、ゲート電極１５ａと
１５ｂ（または１８）およびＣＧと、チャネル形成領域
に対向した面内および膜厚方向に離散化されてゲート絶
縁膜内に形成され、動作時に、たとえばバンド間トンネ
ル電流に起因したホットエレクトロンがソース・ドレイ
ン領域から注入される電荷蓄積手段（電荷トラップ）と
を有する。ゲート絶縁膜内で、局所的にホットエレクト
ロンが注入される第１記憶領域１０ａ（Ｒ１）と第２記
憶領域１０ｂ（Ｒ２）に挟まれて、電荷蓄積手段を有し
ない第３の領域１７（Ｒ３）が存在する。
入効率を上げ、また電荷蓄積手段の分布領域の一部に電
荷を局所的に注入して複数ビットを記憶する。 【解決手段】第１導電型のチャネル形成領域と、第２導
電型のソース・ドレイン領域（ビット線ＢＬｉ，ＢＬｉ
＋１）と、チャネル形成領域上のゲート絶縁膜１０ａと
１０ｂ（または１０）および１７、ゲート電極１５ａと
１５ｂ（または１８）およびＣＧと、チャネル形成領域
に対向した面内および膜厚方向に離散化されてゲート絶
縁膜内に形成され、動作時に、たとえばバンド間トンネ
ル電流に起因したホットエレクトロンがソース・ドレイ
ン領域から注入される電荷蓄積手段（電荷トラップ）と
を有する。ゲート絶縁膜内で、局所的にホットエレクト
ロンが注入される第１記憶領域１０ａ（Ｒ１）と第２記
憶領域１０ｂ（Ｒ２）に挟まれて、電荷蓄積手段を有し
ない第３の領域１７（Ｒ３）が存在する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に、平面的に離散化された電荷蓄積手段（例え
ば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷
トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷ト
ラップ、或いは小粒径導電体等）を有し、当該電荷蓄積
手段に対し電荷を電気的に注入して蓄積し又は引き抜く
ことを基本動作とする不揮発性半導体記憶装置と、その
動作方法とに関する。
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に、平面的に離散化された電荷蓄積手段（例え
ば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷
トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷ト
ラップ、或いは小粒径導電体等）を有し、当該電荷蓄積
手段に対し電荷を電気的に注入して蓄積し又は引き抜く
ことを基本動作とする不揮発性半導体記憶装置と、その
動作方法とに関する。
【０００２】
【従来の技術】不揮発性半導体メモリは、大容量で小型
の情報記録媒体として期待されているが、近年、情報ネ
ットワークの広帯域化とともにネットワークの伝送速度
（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き
込み速度が要求されるようになってきている。このた
め、不揮発性半導体メモリに対し、スケーリング性が良
好で従来の１００μｓ／セルの書き込み速度より１桁ま
たはそれ以上の書き込み速度の向上が要求されている。
の情報記録媒体として期待されているが、近年、情報ネ
ットワークの広帯域化とともにネットワークの伝送速度
（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き
込み速度が要求されるようになってきている。このた
め、不揮発性半導体メモリに対し、スケーリング性が良
好で従来の１００μｓ／セルの書き込み速度より１桁ま
たはそれ以上の書き込み速度の向上が要求されている。
【０００３】不揮発性半導体メモリは、電荷を保持する
電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(F
loating Gate) 型のほかに、電荷蓄積手段が平面的に離
散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型などがある。
電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(F
loating Gate) 型のほかに、電荷蓄積手段が平面的に離
散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-O
xide Semiconductor) 型などがある。
【０００４】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜（ボトム絶縁膜）
厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲
される電荷のエネルギー的および空間的な分布に依存す
る。
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜（ボトム絶縁膜）
厚のほかに、Ｓｉx Ｎy 膜中のキャリアトラップに捕獲
される電荷のエネルギー的および空間的な分布に依存す
る。
【０００５】このトンネル絶縁膜に局所的にリーク電流
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。し
たがって、ゲート長が極めて短い微細メモリトランジス
タにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮ
ＯＳ型の方がＦＧ型よりも優れている。また、平面的に
離散化したキャリアトラップの分布平面に対し電荷が局
所的に注入された場合、その電荷はＦＧ型のように平面
内および膜厚方向に拡散することなく保持される。
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。し
たがって、ゲート長が極めて短い微細メモリトランジス
タにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮ
ＯＳ型の方がＦＧ型よりも優れている。また、平面的に
離散化したキャリアトラップの分布平面に対し電荷が局
所的に注入された場合、その電荷はＦＧ型のように平面
内および膜厚方向に拡散することなく保持される。
【０００６】ＭＯＮＯＳ型不揮発性メモリで微細メモリ
セルを実現するにはディスターブ特性の改善が重要であ
り、そのためにはトンネル絶縁膜を通常の膜厚（１．６
ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じてい
る。トンネル絶縁膜を比較的厚膜化した場合、書き込み
速度は０．１〜１０ｍｓ程度で未だ十分でない。つま
り、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼
性（たとえば、データ保持特性、リードディスターブ特
性あるいはデータ書換え特性など）を十分に満足させた
場合、書き込み速度は１００μｓが限界である。
セルを実現するにはディスターブ特性の改善が重要であ
り、そのためにはトンネル絶縁膜を通常の膜厚（１．６
ｎｍ〜２．０ｎｍ）より厚く設定する必要が生じてい
る。トンネル絶縁膜を比較的厚膜化した場合、書き込み
速度は０．１〜１０ｍｓ程度で未だ十分でない。つま
り、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼
性（たとえば、データ保持特性、リードディスターブ特
性あるいはデータ書換え特性など）を十分に満足させた
場合、書き込み速度は１００μｓが限界である。
【０００７】書き込み速度だけを考えると高速化も可能
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。
【０００８】その一方、従来のＣＨＥ注入方式によって
電荷を離散的なトラップの一部に注入できることに着目
して、電荷蓄積手段のソース側とドレイン側に独立に２
値情報を書き込むことにより１メモリセルあたり２ビッ
トを記録可能な技術が報告された。たとえば“Extended
Abstract of the 1999 International Conference on
Solid State Devices and Materials, Tokyo, 1999, p
p.522-523”では、ソースとドレイン間の電圧印加方向
を入れ換えて２ビット情報をＣＨＥ注入により書き込
み、読み出し時には、書き込み時と逆方向に所定電圧を
ソースとドレイン間に印加する、いわゆる“リバースリ
ード”方法によって書き込み時間が短く蓄積電荷量が少
ない場合でも２ビット情報を確実に読み出すことを可能
としている。また、消去はホットホール注入によって行
っている。この技術によって、書き込み時間の高速化と
ビットコストの大幅な低減が可能となった。
電荷を離散的なトラップの一部に注入できることに着目
して、電荷蓄積手段のソース側とドレイン側に独立に２
値情報を書き込むことにより１メモリセルあたり２ビッ
トを記録可能な技術が報告された。たとえば“Extended
Abstract of the 1999 International Conference on
Solid State Devices and Materials, Tokyo, 1999, p
p.522-523”では、ソースとドレイン間の電圧印加方向
を入れ換えて２ビット情報をＣＨＥ注入により書き込
み、読み出し時には、書き込み時と逆方向に所定電圧を
ソースとドレイン間に印加する、いわゆる“リバースリ
ード”方法によって書き込み時間が短く蓄積電荷量が少
ない場合でも２ビット情報を確実に読み出すことを可能
としている。また、消去はホットホール注入によって行
っている。この技術によって、書き込み時間の高速化と
ビットコストの大幅な低減が可能となった。
【０００９】さらに、最近になって、２ビット／セルの
記憶が可能なスプリットゲート型のＭＯＮＯＳ型不揮発
性メモリが提案された（“Twin MONOS Cell with Dual
Control Gates ”,2000 Symposium on VLSI Technology
Digest of Technical Papers, pp122-123）。このＭＯ
ＮＯＳ型不揮発性メモリでは、スプリットゲート構造を
採用することにより、ゲート電極以外にコントロールゲ
ート電極を設け、書き込みの高速化等を試みている。こ
の書き込みの原理は、基本的にチャネルホットエレクト
ロン（ＣＨＥ）注入であり、ドレイン周辺の不純物濃度
をチャネル中央部と比較して相対的に高くすることによ
り、ホットエレクトロンの注入効率を大幅に改善してい
る。
記憶が可能なスプリットゲート型のＭＯＮＯＳ型不揮発
性メモリが提案された（“Twin MONOS Cell with Dual
Control Gates ”,2000 Symposium on VLSI Technology
Digest of Technical Papers, pp122-123）。このＭＯ
ＮＯＳ型不揮発性メモリでは、スプリットゲート構造を
採用することにより、ゲート電極以外にコントロールゲ
ート電極を設け、書き込みの高速化等を試みている。こ
の書き込みの原理は、基本的にチャネルホットエレクト
ロン（ＣＨＥ）注入であり、ドレイン周辺の不純物濃度
をチャネル中央部と比較して相対的に高くすることによ
り、ホットエレクトロンの注入効率を大幅に改善してい
る。
【００１０】
【発明が解決しようとする課題】ところが、この従来の
ＣＨＥ注入タイプのＭＯＮＯＳ型または２ビット／セル
記憶が可能なＭＯＮＯＳ型不揮発性メモリでは、チャネ
ル内を電子を加速して高エネルギー電子（ホットエレク
トロン）を発生させることから、ソースとドレイン間に
酸化膜のバリア３．２ｅＶより大きな電圧、実際には
４．５Ｖ程度の電圧印加が必要であり、このソース・ド
レイン間電圧を低減することは困難である。このため、
書き込み時におけるパンチスルー効果が制限となってゲ
ート長のスケーリングが難しいという課題がある。
ＣＨＥ注入タイプのＭＯＮＯＳ型または２ビット／セル
記憶が可能なＭＯＮＯＳ型不揮発性メモリでは、チャネ
ル内を電子を加速して高エネルギー電子（ホットエレク
トロン）を発生させることから、ソースとドレイン間に
酸化膜のバリア３．２ｅＶより大きな電圧、実際には
４．５Ｖ程度の電圧印加が必要であり、このソース・ド
レイン間電圧を低減することは困難である。このため、
書き込み時におけるパンチスルー効果が制限となってゲ
ート長のスケーリングが難しいという課題がある。
【００１１】また、ＣＨＥ注入方式では、電荷蓄積手段
への電荷注入効率が１×１０- 6 〜１×１０- 5 程度と
低いため、書き込み時に数百μＡの電流を必要とし、そ
の結果、一括して並列書き込み可能なメモリセル数を大
きくできないという課題もある。これに対し、最近発表
されたスプリットゲート型のセルでは、書き込み時の電
流を１０μＡ／セルと低減しているが、周辺部のチャー
ジポンプ回路の電流制限により１ｋビット以上のメモリ
セルを並列に書き込むことは難しい。
への電荷注入効率が１×１０- 6 〜１×１０- 5 程度と
低いため、書き込み時に数百μＡの電流を必要とし、そ
の結果、一括して並列書き込み可能なメモリセル数を大
きくできないという課題もある。これに対し、最近発表
されたスプリットゲート型のセルでは、書き込み時の電
流を１０μＡ／セルと低減しているが、周辺部のチャー
ジポンプ回路の電流制限により１ｋビット以上のメモリ
セルを並列に書き込むことは難しい。
【００１２】また、これら３つのＣＨＥ注入方式のセル
では、メモリトランジスタのチャネルに電流を流して書
き込みを行うため、前記した２ビット記録を目的として
ドレイン側とソース側に同時に書き込みを行うことがで
きないという課題がある。
では、メモリトランジスタのチャネルに電流を流して書
き込みを行うため、前記した２ビット記録を目的として
ドレイン側とソース側に同時に書き込みを行うことがで
きないという課題がある。
【００１３】さらに、前記した２ビット記録可能なメモ
リセルおよびスプリットゲート型のメモリセルでは、局
部的な消去を行う必要性からソースまたはドレイン側か
らホットホールを、ＦＮトンネルリングまたはバンド間
トンネル電流を利用して注入する消去方法が採用されて
いる。この消去方法では、ホットホールの通過による酸
化膜質の劣化が懸念されるため、信頼性、とくにデータ
書き換え特性の低下は避けられない。このため、従来の
ＭＯＮＯＳ型の不揮発性メモリでは、ホットホールを用
いた消去を行う限り、ボトム酸化膜厚の最適化による性
能向上は望めない。
リセルおよびスプリットゲート型のメモリセルでは、局
部的な消去を行う必要性からソースまたはドレイン側か
らホットホールを、ＦＮトンネルリングまたはバンド間
トンネル電流を利用して注入する消去方法が採用されて
いる。この消去方法では、ホットホールの通過による酸
化膜質の劣化が懸念されるため、信頼性、とくにデータ
書き換え特性の低下は避けられない。このため、従来の
ＭＯＮＯＳ型の不揮発性メモリでは、ホットホールを用
いた消去を行う限り、ボトム酸化膜厚の最適化による性
能向上は望めない。
【００１４】本発明の目的は、ＭＯＮＯＳ型など平面的
に離散化されたキャリアトラップ等の電荷蓄積手段に電
荷を蓄積させて基本動作するメモリトランジスタにおい
て、とくに電荷蓄積手段の分布領域の一部に対し電荷を
注入して複数ビットを記憶する際に、パンチスルーを抑
制しながら少ない電流で極めて高速に書き込みができ、
かつ、ゲート長およびゲート絶縁膜厚のスケーリング性
が良好な不揮発性半導体記憶装置と、その動作方法を提
供することである。
に離散化されたキャリアトラップ等の電荷蓄積手段に電
荷を蓄積させて基本動作するメモリトランジスタにおい
て、とくに電荷蓄積手段の分布領域の一部に対し電荷を
注入して複数ビットを記憶する際に、パンチスルーを抑
制しながら少ない電流で極めて高速に書き込みができ、
かつ、ゲート長およびゲート絶縁膜厚のスケーリング性
が良好な不揮発性半導体記憶装置と、その動作方法を提
供することである。
【００１５】
【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置は、第１導電型半導体からな
るチャネル形成領域と、第２導電型半導体からなり上記
チャネル形成領域を挟む２つのソース・ドレイン領域
と、上記チャネル形成領域上に設けられたゲート絶縁膜
と、上記ゲート絶縁膜上に設けられたゲート電極と、上
記チャネル形成領域に対向した面内および膜厚方向に離
散化されて上記ゲート絶縁膜内に形成され、動作時にホ
ットエレクトロンが上記ソース・ドレイン領から注入さ
れる電荷蓄積手段とを有する。上記ホットエレクトロン
は、バンド間トンネル電流に起因したホットエレクトロ
ンである。
る不揮発性半導体記憶装置は、第１導電型半導体からな
るチャネル形成領域と、第２導電型半導体からなり上記
チャネル形成領域を挟む２つのソース・ドレイン領域
と、上記チャネル形成領域上に設けられたゲート絶縁膜
と、上記ゲート絶縁膜上に設けられたゲート電極と、上
記チャネル形成領域に対向した面内および膜厚方向に離
散化されて上記ゲート絶縁膜内に形成され、動作時にホ
ットエレクトロンが上記ソース・ドレイン領から注入さ
れる電荷蓄積手段とを有する。上記ホットエレクトロン
は、バンド間トンネル電流に起因したホットエレクトロ
ンである。
【００１６】本発明では１メモリセル当たりの記憶ビッ
ト数は、２ビット／セル、１ビット／セルの何れでもよ
い。前者の場合、上記ゲート絶縁膜は、好適に、上記ソ
ース・ドレイン領域からホットエレクトロンが注入され
保持される記憶領域と、ホットエレクトロンが注入され
ない他の領域とを有する。
ト数は、２ビット／セル、１ビット／セルの何れでもよ
い。前者の場合、上記ゲート絶縁膜は、好適に、上記ソ
ース・ドレイン領域からホットエレクトロンが注入され
保持される記憶領域と、ホットエレクトロンが注入され
ない他の領域とを有する。
【００１７】あるいは、上記ゲート絶縁膜は、上記ソー
ス・ドレイン領域の一方からホットエレクトロンが注入
される第１記憶領域と、上記ソース・ドレイン領域の他
方からホットエレクトロンが注入される第２記憶領域
と、上記第１，第２領域間に挟まれ、ホットエレクトロ
ンが注入されない第３の領域とを有する。この場合、好
適に、上記電荷蓄積手段が上記第１，第２記憶領域に形
成され、上記電荷蓄積手段の分布領域が上記第３の領域
を介して空間的に分離されている。また、好適に、上記
第１，第２記憶領域が複数の膜を積層した積層膜構造を
有し、上記第３の領域が単一材料の絶縁膜からなる。
ス・ドレイン領域の一方からホットエレクトロンが注入
される第１記憶領域と、上記ソース・ドレイン領域の他
方からホットエレクトロンが注入される第２記憶領域
と、上記第１，第２領域間に挟まれ、ホットエレクトロ
ンが注入されない第３の領域とを有する。この場合、好
適に、上記電荷蓄積手段が上記第１，第２記憶領域に形
成され、上記電荷蓄積手段の分布領域が上記第３の領域
を介して空間的に分離されている。また、好適に、上記
第１，第２記憶領域が複数の膜を積層した積層膜構造を
有し、上記第３の領域が単一材料の絶縁膜からなる。
【００１８】この場合、ゲート電極は、単一のゲート電
極でもよいが、たとえば、上記ゲート電極が、上記第１
記憶領域上に形成された第１ゲート電極と、上記第２記
憶領域上に形成された第２ゲート電極と、上記第３の領
域上に形成された第３ゲート電極とを有し、上記第１，
第２および第３ゲート電極が空間的に分離されている。
なお、製造プロセスを簡略化するために、第３のゲート
電極を単一の絶縁膜上に形成し、第３のゲート電極の表
面および第３のゲート電極両側のチャネル形成領域部分
に接して複数の膜からなる電荷保持膜を形成し、この電
荷保持膜上にゲート電極を形成することにより、第１，
第２のゲート電極を単一のゲート電極から構成してもよ
い。何れの場合でも、上記チャネル形成領域は、２つの
メモリトランジスタのチャネル形成領域と、その間の１
つのコントロールトランジスタのチャネル形成領域とが
連結してなる。具体的に、上記チャネル形成領域、上記
ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲ
ート電極を有するメモリトランジスタがワード方向とビ
ット方向に複数配置され、ワード方向の上記複数のメモ
リトランジスタ内で、上記第１，第２ゲート電極がワー
ド線により共通接続され、ビット方向の上記複数のメモ
リトランジスタ内で、上記第３ゲート電極が共通接続さ
れている。上記第１，第２記憶領域および上記第３の領
域上に単一のゲート電極を有した構成でもよい。この場
合、ゲート電極に対しそれぞれ空間的に分離した、上記
第１記憶領域外側のゲート電極および上記第２記憶領域
外側のゲート電極をさらに有する。
極でもよいが、たとえば、上記ゲート電極が、上記第１
記憶領域上に形成された第１ゲート電極と、上記第２記
憶領域上に形成された第２ゲート電極と、上記第３の領
域上に形成された第３ゲート電極とを有し、上記第１，
第２および第３ゲート電極が空間的に分離されている。
なお、製造プロセスを簡略化するために、第３のゲート
電極を単一の絶縁膜上に形成し、第３のゲート電極の表
面および第３のゲート電極両側のチャネル形成領域部分
に接して複数の膜からなる電荷保持膜を形成し、この電
荷保持膜上にゲート電極を形成することにより、第１，
第２のゲート電極を単一のゲート電極から構成してもよ
い。何れの場合でも、上記チャネル形成領域は、２つの
メモリトランジスタのチャネル形成領域と、その間の１
つのコントロールトランジスタのチャネル形成領域とが
連結してなる。具体的に、上記チャネル形成領域、上記
ソース・ドレイン領域、上記ゲート絶縁膜および上記ゲ
ート電極を有するメモリトランジスタがワード方向とビ
ット方向に複数配置され、ワード方向の上記複数のメモ
リトランジスタ内で、上記第１，第２ゲート電極がワー
ド線により共通接続され、ビット方向の上記複数のメモ
リトランジスタ内で、上記第３ゲート電極が共通接続さ
れている。上記第１，第２記憶領域および上記第３の領
域上に単一のゲート電極を有した構成でもよい。この場
合、ゲート電極に対しそれぞれ空間的に分離した、上記
第１記憶領域外側のゲート電極および上記第２記憶領域
外側のゲート電極をさらに有する。
【００１９】１ビット／セル記憶の場合、好適に、上記
チャネル形成領域、上記ソース・ドレイン領域、上記ゲ
ート絶縁膜および上記ゲート電極を有するメモリトラン
ジスタのゲート長が、上記ソース・ドレイン領域双方か
らホットエレクトロンを注入したとき、一方の上記ソー
ス・ドレイン領域から注入されたホットエレクトロンの
保持領域と他方の上記ソース・ドレイン領域から注入さ
れたホットエレクトロンの保持領域との少なくとも一部
が上記ゲート絶縁膜内で合体するゲート長以下である。
チャネル形成領域、上記ソース・ドレイン領域、上記ゲ
ート絶縁膜および上記ゲート電極を有するメモリトラン
ジスタのゲート長が、上記ソース・ドレイン領域双方か
らホットエレクトロンを注入したとき、一方の上記ソー
ス・ドレイン領域から注入されたホットエレクトロンの
保持領域と他方の上記ソース・ドレイン領域から注入さ
れたホットエレクトロンの保持領域との少なくとも一部
が上記ゲート絶縁膜内で合体するゲート長以下である。
【００２０】この不揮発性半導体記憶装置では、分離ソ
ース線型、仮想接地線型など、ソース・ドレイン領域の
一方に接続された共通線と、ソース・ドレイン領域の他
方に接続された共通線とが独立に制御可能なＮＯＲ型メ
モリセル方式が好適である。分離ソース線型では、ソー
ス・ドレイン領域の一方が接続された共通線を第１共通
線、ソース・ドレイン領域の他方が接続された共通線を
第２共通線という。その場合、第１および第２共通線が
それぞれ階層化されていてもよい。いわゆるＡＮＤ型で
は、メモリブロック内の内部接続線としての第１および
第２副線に対しメモリトランジスタが並列接続されてい
る。
ース線型、仮想接地線型など、ソース・ドレイン領域の
一方に接続された共通線と、ソース・ドレイン領域の他
方に接続された共通線とが独立に制御可能なＮＯＲ型メ
モリセル方式が好適である。分離ソース線型では、ソー
ス・ドレイン領域の一方が接続された共通線を第１共通
線、ソース・ドレイン領域の他方が接続された共通線を
第２共通線という。その場合、第１および第２共通線が
それぞれ階層化されていてもよい。いわゆるＡＮＤ型で
は、メモリブロック内の内部接続線としての第１および
第２副線に対しメモリトランジスタが並列接続されてい
る。
【００２１】本発明の第２の観点に係る不揮発性半導体
記憶装置の動作方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟む２つのソース・ドレイン領域と、上記
チャネル形成領域上に設けられ、上記チャネル形成領域
に対向した面内および膜厚方向に離散化された電荷蓄積
手段を内部に含むゲート絶縁膜と、当該ゲート絶縁膜上
に設けられたゲート電極とを有する不揮発性半導体記憶
装置の動作方法であって、書き込み時に、ホットエレク
トロンを上記ソース・ドレイン領域から上記電荷蓄積手
段に注入する。書き込み時に、好適に、バンド間トンネ
ル電流に起因したホットエレクトロンを上記ソース・ド
レイン領域から上記電荷蓄積手段に注入する。
記憶装置の動作方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟む２つのソース・ドレイン領域と、上記
チャネル形成領域上に設けられ、上記チャネル形成領域
に対向した面内および膜厚方向に離散化された電荷蓄積
手段を内部に含むゲート絶縁膜と、当該ゲート絶縁膜上
に設けられたゲート電極とを有する不揮発性半導体記憶
装置の動作方法であって、書き込み時に、ホットエレク
トロンを上記ソース・ドレイン領域から上記電荷蓄積手
段に注入する。書き込み時に、好適に、バンド間トンネ
ル電流に起因したホットエレクトロンを上記ソース・ド
レイン領域から上記電荷蓄積手段に注入する。
【００２２】この動作方法においても、２ビット／セル
記憶の場合と、１ビット／セル記憶の場合がある。２ビ
ット／セル記憶の場合、好適に、書き込み時に、上記ゲ
ート絶縁膜内における上記電荷蓄積手段の分布領域の一
部にホットエレクトロンを注入する。すなわち、一方の
上記ソース・ドレイン領域から上記ゲート絶縁膜の第１
記憶領域に上記ホットエレクトロンを注入し、上記第１
記憶領域へのホットエレクトロン注入と独立に、他方の
上記ソース・ドレイン領域から上記ゲート絶縁膜内で上
記第１記憶領域と離れた第２記憶領域にホットエレクト
ロンを注入する。このとき、好適に、上記ゲート絶縁膜
は、上記第１，第２記憶領域間にホットエレクトロンが
注入されない第３の領域を有し、この第３の領域を介し
て、上記電荷蓄積手段の分布領域が上記空間的に分離さ
れている。１ビット／セル記憶の場合、上記一方のソー
ス・ドレイン領域から注入されたホットエレクトロンの
保持領域と、上記他方のソース・ドレイン領域から注入
されたホットエレクトロンの保持領域との少なくとも一
部が、上記ゲート絶縁膜内で合体する。具体的に、たと
えば、上記チャネル形成領域、上記ソース・ドレイン領
域、上記ゲート絶縁膜および上記ゲート電極を有するメ
モリトランジスタのゲート長が、上記２つのホットエレ
クトロンの保持領域の少なくとも一部で合体が起こるゲ
ート長以下である。
記憶の場合と、１ビット／セル記憶の場合がある。２ビ
ット／セル記憶の場合、好適に、書き込み時に、上記ゲ
ート絶縁膜内における上記電荷蓄積手段の分布領域の一
部にホットエレクトロンを注入する。すなわち、一方の
上記ソース・ドレイン領域から上記ゲート絶縁膜の第１
記憶領域に上記ホットエレクトロンを注入し、上記第１
記憶領域へのホットエレクトロン注入と独立に、他方の
上記ソース・ドレイン領域から上記ゲート絶縁膜内で上
記第１記憶領域と離れた第２記憶領域にホットエレクト
ロンを注入する。このとき、好適に、上記ゲート絶縁膜
は、上記第１，第２記憶領域間にホットエレクトロンが
注入されない第３の領域を有し、この第３の領域を介し
て、上記電荷蓄積手段の分布領域が上記空間的に分離さ
れている。１ビット／セル記憶の場合、上記一方のソー
ス・ドレイン領域から注入されたホットエレクトロンの
保持領域と、上記他方のソース・ドレイン領域から注入
されたホットエレクトロンの保持領域との少なくとも一
部が、上記ゲート絶縁膜内で合体する。具体的に、たと
えば、上記チャネル形成領域、上記ソース・ドレイン領
域、上記ゲート絶縁膜および上記ゲート電極を有するメ
モリトランジスタのゲート長が、上記２つのホットエレ
クトロンの保持領域の少なくとも一部で合体が起こるゲ
ート長以下である。
【００２３】本発明では、書き込み時に、上記ソース・
ドレイン領域と上記ゲート電極との間に所定の書き込み
電圧を印加する。前記したようにゲート電極が第１〜第
３ゲート電極からなる場合、上記メモリトランジスタが
ワード方向とビット方向とに複数配置されているメモリ
セルアレイに対する書き込みにおいて、好適に、上記第
１，第２記憶領域の一方に書き込むときは、他方側の上
記第１，第２ゲート電極を電気的にフローティング状態
とするか、または上記チャネル形成領域に対し０Ｖある
いは逆極性の電圧を上記他方側の第１または第２ゲート
電極に印加する。また、上記チャネル形成領域、上記ソ
ース・ドレイン領域、上記ゲート絶縁膜および上記ゲー
ト電極を有したメモリトランジスタがワード方向とビッ
ト方向とに複数配置され、ワード方向の複数のメモリト
ランジスタごとに上記ゲート電極がワード線により共通
に接続されているメモリセルアレイに対する書き込みに
おいて、好適に、動作対象のメモリトランジスタが接続
されていない非選択ワード線に０Ｖ、あるいは上記チャ
ネル形成領域に対し逆極性のバイアス電圧を印加する。
ドレイン領域と上記ゲート電極との間に所定の書き込み
電圧を印加する。前記したようにゲート電極が第１〜第
３ゲート電極からなる場合、上記メモリトランジスタが
ワード方向とビット方向とに複数配置されているメモリ
セルアレイに対する書き込みにおいて、好適に、上記第
１，第２記憶領域の一方に書き込むときは、他方側の上
記第１，第２ゲート電極を電気的にフローティング状態
とするか、または上記チャネル形成領域に対し０Ｖある
いは逆極性の電圧を上記他方側の第１または第２ゲート
電極に印加する。また、上記チャネル形成領域、上記ソ
ース・ドレイン領域、上記ゲート絶縁膜および上記ゲー
ト電極を有したメモリトランジスタがワード方向とビッ
ト方向とに複数配置され、ワード方向の複数のメモリト
ランジスタごとに上記ゲート電極がワード線により共通
に接続されているメモリセルアレイに対する書き込みに
おいて、好適に、動作対象のメモリトランジスタが接続
されていない非選択ワード線に０Ｖ、あるいは上記チャ
ネル形成領域に対し逆極性のバイアス電圧を印加する。
【００２４】一方、上記チャネル形成領域、上記ソース
・ドレイン領域、上記ゲート絶縁膜および上記ゲート電
極を有したメモリトランジスタがワード方向とビット方
向とに複数配置され、ビット方向の複数のメモリトラン
ジスタごとに上記ソース・ドレイン領域の一方が第１共
通線により接続され、上記ソース・ドレイン領域の他方
が第２共通線により接続されているメモリセルアレイに
対する書き込みにおいて、好適に、動作対象のメモリト
ランジスタが接続されている第１および／または第２共
通線に所定の電圧を印加し、動作対象のメモリトランジ
スタが接続されていない第１および第２共通線に０Ｖま
たは上記所定電圧と逆極性の電圧を印加する。
・ドレイン領域、上記ゲート絶縁膜および上記ゲート電
極を有したメモリトランジスタがワード方向とビット方
向とに複数配置され、ビット方向の複数のメモリトラン
ジスタごとに上記ソース・ドレイン領域の一方が第１共
通線により接続され、上記ソース・ドレイン領域の他方
が第２共通線により接続されているメモリセルアレイに
対する書き込みにおいて、好適に、動作対象のメモリト
ランジスタが接続されている第１および／または第２共
通線に所定の電圧を印加し、動作対象のメモリトランジ
スタが接続されていない第１および第２共通線に０Ｖま
たは上記所定電圧と逆極性の電圧を印加する。
【００２５】本発明では、上記ソース・ドレイン領域が
ワード方向のセル間で分離している場合（分離ソース線
ＮＯＲ型）、あるいは、上記ソース・ドレイン領域がワ
ード方向のセル間で共通の場合（バーチャルグランド
（ＶＧ）型）でも第１記憶領域上の第１ゲート電極と第
２領域上の第２ゲート電極が分離している場合に、同一
ワード線に接続されたメモリセルを１回の動作で一括し
て書き込みできる。すなわち、上記チャネル形成領域、
上記ソース・ドレイン領域、上記ゲート絶縁膜および上
記ゲート電極を有したメモリトランジスタがワード方向
とビット方向とに複数配置され、ワード方向の複数のメ
モリトランジスタごとに上記ゲート電極がワード線によ
り共通に接続されているメモリセルアレイに対する書き
込みにおいて、好適に、同一ワード線に接続した全ての
メモリトランジスタについて、ホットエレクトロンを注
入する上記第１，第２記憶領域に対応した全ての上記ソ
ース・ドレイン領域に所定の電圧を印加し、ホットエレ
クトロンの注入を行わない他の上記第１，第２記憶領域
に対応した上記ソース・ドレイン領域を電気的フローテ
ィング状態とし、上記同一ワード線に、上記ソース・ド
レイン領域に印加する上記所定電圧との差が所定の書き
込み電圧となる電圧を印加し、上記同一ワード線に接続
した全てのメモリトランジスタについての書き込みを１
回の動作で並列に行う。この場合、書き込みに要する電
流は１ｎＡ／セルと、従来のＣＨＥ注入書き込み方法に
対して十分に低くなるため、１０ｋビット以上の書き込
みを並列に行うことができる。
ワード方向のセル間で分離している場合（分離ソース線
ＮＯＲ型）、あるいは、上記ソース・ドレイン領域がワ
ード方向のセル間で共通の場合（バーチャルグランド
（ＶＧ）型）でも第１記憶領域上の第１ゲート電極と第
２領域上の第２ゲート電極が分離している場合に、同一
ワード線に接続されたメモリセルを１回の動作で一括し
て書き込みできる。すなわち、上記チャネル形成領域、
上記ソース・ドレイン領域、上記ゲート絶縁膜および上
記ゲート電極を有したメモリトランジスタがワード方向
とビット方向とに複数配置され、ワード方向の複数のメ
モリトランジスタごとに上記ゲート電極がワード線によ
り共通に接続されているメモリセルアレイに対する書き
込みにおいて、好適に、同一ワード線に接続した全ての
メモリトランジスタについて、ホットエレクトロンを注
入する上記第１，第２記憶領域に対応した全ての上記ソ
ース・ドレイン領域に所定の電圧を印加し、ホットエレ
クトロンの注入を行わない他の上記第１，第２記憶領域
に対応した上記ソース・ドレイン領域を電気的フローテ
ィング状態とし、上記同一ワード線に、上記ソース・ド
レイン領域に印加する上記所定電圧との差が所定の書き
込み電圧となる電圧を印加し、上記同一ワード線に接続
した全てのメモリトランジスタについての書き込みを１
回の動作で並列に行う。この場合、書き込みに要する電
流は１ｎＡ／セルと、従来のＣＨＥ注入書き込み方法に
対して十分に低くなるため、１０ｋビット以上の書き込
みを並列に行うことができる。
【００２６】前記したゲート電極が第１〜第３ゲート電
極からなる場合の読み出しでは、好適に、読み出し対象
の記憶領域側がソースとなるように上記２つのソース・
ドレイン領域間に所定の読み出しドレイン電圧を印加
し、上記第３ゲート電極に所定の電圧を印加し、上記第
１ゲート電極および／または上記第２ゲート電極に、上
記第３ゲート電極の印加電圧と同じ極性の所定の読み出
しゲート電圧を印加する。
極からなる場合の読み出しでは、好適に、読み出し対象
の記憶領域側がソースとなるように上記２つのソース・
ドレイン領域間に所定の読み出しドレイン電圧を印加
し、上記第３ゲート電極に所定の電圧を印加し、上記第
１ゲート電極および／または上記第２ゲート電極に、上
記第３ゲート電極の印加電圧と同じ極性の所定の読み出
しゲート電圧を印加する。
【００２７】消去時に、好適に、上記ソース・ドレイン
領域から注入され上記電荷蓄積手段に保持されているエ
レクトロンを、直接トンネル効果またはＦＮトンネル効
果を用いて上記ソース・ドレイン領域側に引き抜く。あ
るいは、上記ソース・ドレイン領域から注入され上記電
荷蓄積手段にチャネル方向の両側に離れて保持されてい
るエレクトロンを、直接トンネル効果またはＦＮトンネ
ル効果を用いて個別にあるいは一括して基板側に引き抜
く。
領域から注入され上記電荷蓄積手段に保持されているエ
レクトロンを、直接トンネル効果またはＦＮトンネル効
果を用いて上記ソース・ドレイン領域側に引き抜く。あ
るいは、上記ソース・ドレイン領域から注入され上記電
荷蓄積手段にチャネル方向の両側に離れて保持されてい
るエレクトロンを、直接トンネル効果またはＦＮトンネ
ル効果を用いて個別にあるいは一括して基板側に引き抜
く。
【００２８】この不揮発性半導体記憶装置およびその動
作方法は、電荷蓄積手段がチャネル形成領域に対向した
面内および膜厚方向に離散化された、たとえばＭＯＮＯ
Ｓ型、いわゆるナノ結晶などの小粒径導電体を有する微
細粒子型などに好適である。
作方法は、電荷蓄積手段がチャネル形成領域に対向した
面内および膜厚方向に離散化された、たとえばＭＯＮＯ
Ｓ型、いわゆるナノ結晶などの小粒径導電体を有する微
細粒子型などに好適である。
【００２９】この不揮発性半導体記憶装置およびその動
作方法では、２ビット／セルの書き込みでは、たとえば
バンド間トンネル電流に起因したホットエレクトロン
を、ソース・ドレイン領域から電荷蓄積手段に注入す
る。より詳しくは、ソース・ドレイン領域がｐ型不純物
領域からなるとすると、ゲート電極（第１，第２ゲート
電極）への正バイアスの印加によって、ソース・ドレイ
ン領域の表面部がｎ化して反転層が形成される。したが
って、ｐｎ接合に高いバイアス電圧が印加され、これに
より反転層部分でエネルギーバンドの曲がりが急峻とな
る。ｐ型不純物領域表面の深い空乏化が進むと、その部
分では実効的なバンドギャップが減少しているため、価
電子帯と伝導帯間でバンド間トンネル電流が発生する。
バンド間トンネルした電子は、電界加速によりホットエ
レクトロンとなるが、その運動量（大きさと方向）が維
持されて酸化膜のエネルギー障壁より高いエネルギーを
持つために、当該エネルギー障壁を越えて電荷蓄積手段
に局所的に注入される。すなわち、一方のソース・ドレ
イン領域と第１ゲート電極間の電圧を大きくするとホッ
トエレクトロンが電荷蓄積手段の第１記憶領域に注入さ
れて保持され、他方のソース・ドレイン領域と第２ゲー
ト電極間の電圧を大きくするとホットエレクトロンが電
荷蓄積手段の第２記憶領域に注入されて保持される。電
荷蓄積手段の第１，第２記憶領域間には、ホットエレク
トロンが注入されない第３の領域が介在するので、この
２ビット情報に対応した電荷は確実に峻別される。この
とき、バンド間トンネル電流に起因したホットエレクト
ロンは、たとえば１×１０-2〜１×１０-3程度の高い効
率で電荷蓄積手段に注入される。このため、１ビット当
たりの書き込み電流が、従来のＣＨＥ注入方式の１／１
０4 以下に低減できる。この場合、１０ｋ個以上のメモ
リトランジスタに並列書き込みが可能となり、一括して
書き込み可能なメモリセル数（書き込みのバンド幅）が
増大する。また、同一ワード線に接続されたメモリトラ
ンジスタ（１ページ）を１回の動作で書き込み可能とな
る。前記した２ビット／セルの書き込み方法では、２つ
のソース・ドレイン領域のうちオープンとしないで書き
込み電圧を印加した側に書き込みが行われる。したがっ
て、読み出し時には、この書き込み電圧を印加した側の
ソース・ドレイン領域がソースとなるように読み出しド
レイン電圧を印加する。このとき、２つのソース・ドレ
イン領域のうち高電圧側の蓄積電荷の有無はピンチオフ
効果によりチャネル電界に殆ど影響せず、低電圧側の蓄
積電荷の有無の影響をうけてチャネル電界が変化する。
このため、当該メモリトランジスタのしきい値電圧は、
低電圧側の蓄積電荷の有無を反映したものとなる。
作方法では、２ビット／セルの書き込みでは、たとえば
バンド間トンネル電流に起因したホットエレクトロン
を、ソース・ドレイン領域から電荷蓄積手段に注入す
る。より詳しくは、ソース・ドレイン領域がｐ型不純物
領域からなるとすると、ゲート電極（第１，第２ゲート
電極）への正バイアスの印加によって、ソース・ドレイ
ン領域の表面部がｎ化して反転層が形成される。したが
って、ｐｎ接合に高いバイアス電圧が印加され、これに
より反転層部分でエネルギーバンドの曲がりが急峻とな
る。ｐ型不純物領域表面の深い空乏化が進むと、その部
分では実効的なバンドギャップが減少しているため、価
電子帯と伝導帯間でバンド間トンネル電流が発生する。
バンド間トンネルした電子は、電界加速によりホットエ
レクトロンとなるが、その運動量（大きさと方向）が維
持されて酸化膜のエネルギー障壁より高いエネルギーを
持つために、当該エネルギー障壁を越えて電荷蓄積手段
に局所的に注入される。すなわち、一方のソース・ドレ
イン領域と第１ゲート電極間の電圧を大きくするとホッ
トエレクトロンが電荷蓄積手段の第１記憶領域に注入さ
れて保持され、他方のソース・ドレイン領域と第２ゲー
ト電極間の電圧を大きくするとホットエレクトロンが電
荷蓄積手段の第２記憶領域に注入されて保持される。電
荷蓄積手段の第１，第２記憶領域間には、ホットエレク
トロンが注入されない第３の領域が介在するので、この
２ビット情報に対応した電荷は確実に峻別される。この
とき、バンド間トンネル電流に起因したホットエレクト
ロンは、たとえば１×１０-2〜１×１０-3程度の高い効
率で電荷蓄積手段に注入される。このため、１ビット当
たりの書き込み電流が、従来のＣＨＥ注入方式の１／１
０4 以下に低減できる。この場合、１０ｋ個以上のメモ
リトランジスタに並列書き込みが可能となり、一括して
書き込み可能なメモリセル数（書き込みのバンド幅）が
増大する。また、同一ワード線に接続されたメモリトラ
ンジスタ（１ページ）を１回の動作で書き込み可能とな
る。前記した２ビット／セルの書き込み方法では、２つ
のソース・ドレイン領域のうちオープンとしないで書き
込み電圧を印加した側に書き込みが行われる。したがっ
て、読み出し時には、この書き込み電圧を印加した側の
ソース・ドレイン領域がソースとなるように読み出しド
レイン電圧を印加する。このとき、２つのソース・ドレ
イン領域のうち高電圧側の蓄積電荷の有無はピンチオフ
効果によりチャネル電界に殆ど影響せず、低電圧側の蓄
積電荷の有無の影響をうけてチャネル電界が変化する。
このため、当該メモリトランジスタのしきい値電圧は、
低電圧側の蓄積電荷の有無を反映したものとなる。
【００３０】また、２ビット／セル書き込みに最適なメ
モリトランジスタ構造としては、たとえば電荷蓄積手段
（キャリアトラップ等）を含むゲート絶縁膜をチャネル
方向両側に第１，第２記憶領域に分離して、その間の第
３の領域には電荷蓄積手段を含まない単一材料の絶縁膜
とする。この場合、中央の第３の領域部分がＭＯＳ構造
のコントロールトランジスタとして機能する。この構造
では、コントロールトランジスタのしきい値電圧を予め
一定の範囲に制御しておくことで、一定の電流で読み出
しが行える。すなわち、ｐチャネル型のメモリセルを仮
定すると、コントロールトランジスタがない場合、書き
込み時にエレクトロンの注入が過剰に行われメモリトラ
ンジスタのしきい値電圧が大きく低下すると、読み出し
時の電流量がばらつく上、電流消費も無駄が多い。とこ
ろが、本発明ではＭＯＳ構造のコントロールトランジス
タが存在するため、メモリトランジスタのしきい値電圧
が大きく低下し読み出し電流が増大しようとすると、コ
ントロールトランジスタがカットオフし、リミッタとし
て機能する。このため、このメモリセルではコントロー
ルトランジスタのしきい値電圧により読み出し電流の上
限が制御でき、無駄な電流消費がない。
モリトランジスタ構造としては、たとえば電荷蓄積手段
（キャリアトラップ等）を含むゲート絶縁膜をチャネル
方向両側に第１，第２記憶領域に分離して、その間の第
３の領域には電荷蓄積手段を含まない単一材料の絶縁膜
とする。この場合、中央の第３の領域部分がＭＯＳ構造
のコントロールトランジスタとして機能する。この構造
では、コントロールトランジスタのしきい値電圧を予め
一定の範囲に制御しておくことで、一定の電流で読み出
しが行える。すなわち、ｐチャネル型のメモリセルを仮
定すると、コントロールトランジスタがない場合、書き
込み時にエレクトロンの注入が過剰に行われメモリトラ
ンジスタのしきい値電圧が大きく低下すると、読み出し
時の電流量がばらつく上、電流消費も無駄が多い。とこ
ろが、本発明ではＭＯＳ構造のコントロールトランジス
タが存在するため、メモリトランジスタのしきい値電圧
が大きく低下し読み出し電流が増大しようとすると、コ
ントロールトランジスタがカットオフし、リミッタとし
て機能する。このため、このメモリセルではコントロー
ルトランジスタのしきい値電圧により読み出し電流の上
限が制御でき、無駄な電流消費がない。
【００３１】また、１ビット／セルの書き込みでは、２
つのソース・ドレイン領域双方から書き込みを行うこと
ができる。その場合、ソース・ドレイン領域からの電荷
注入箇所はそれそれ局所的であるが、ソース・ドレイン
領域の設計において注入部分の面積を大きくなるように
最適化することにより、ゲート長がたとえば１００ｎｍ
以下と短い場合、電荷蓄積手段の分布面内で、一方のソ
ース・ドレイン領域側からの電荷注入領域と、他方のソ
ース・ドレイン領域側からの電荷注入領域が中央で少な
くとも一部が合体し、ほぼ全面に対し電荷注入が行われ
る。このため、当該メモリトランジスタのしきい値電圧
が大きく低下する。このような書き込みでは、電荷蓄積
手段分布面内のほぼ全域に電荷が注入されることから、
必要なしきい値電圧変化を得るための書き込み時間は、
たとえば１０μｓ以下と、従来の並列書き込みが可能な
メモリセルと比較して１桁以上短くなる。
つのソース・ドレイン領域双方から書き込みを行うこと
ができる。その場合、ソース・ドレイン領域からの電荷
注入箇所はそれそれ局所的であるが、ソース・ドレイン
領域の設計において注入部分の面積を大きくなるように
最適化することにより、ゲート長がたとえば１００ｎｍ
以下と短い場合、電荷蓄積手段の分布面内で、一方のソ
ース・ドレイン領域側からの電荷注入領域と、他方のソ
ース・ドレイン領域側からの電荷注入領域が中央で少な
くとも一部が合体し、ほぼ全面に対し電荷注入が行われ
る。このため、当該メモリトランジスタのしきい値電圧
が大きく低下する。このような書き込みでは、電荷蓄積
手段分布面内のほぼ全域に電荷が注入されることから、
必要なしきい値電圧変化を得るための書き込み時間は、
たとえば１０μｓ以下と、従来の並列書き込みが可能な
メモリセルと比較して１桁以上短くなる。
【００３２】消去時には、たとえばソース・ドレイン領
域に正電圧を印加し、ソース側またはドレイン側の蓄積
電荷を直接トンネル効果またはＦＮトンネル効果を用い
て基板側に引く抜く。何れのトンネル効果を用いても、
ブロック一括消去が可能である。本発明では、基本的に
スプリットゲート型のメモリセルと同様のオペレーショ
ンが可能であるため、過剰消去または過剰書き込みがさ
れ難い。
域に正電圧を印加し、ソース側またはドレイン側の蓄積
電荷を直接トンネル効果またはＦＮトンネル効果を用い
て基板側に引く抜く。何れのトンネル効果を用いても、
ブロック一括消去が可能である。本発明では、基本的に
スプリットゲート型のメモリセルと同様のオペレーショ
ンが可能であるため、過剰消去または過剰書き込みがさ
れ難い。
【００３３】
【発明の実施の形態】第１実施形態 図１に、第１実施形態に係る不揮発性メモリ装置の要部
回路構成を示す。図２に、ＮＯＲ型メモリセルアレイの
平面図を、図３に図２のＢ−Ｂ’線に沿った断面側から
見た鳥瞰図を示す。
回路構成を示す。図２に、ＮＯＲ型メモリセルアレイの
平面図を、図３に図２のＢ−Ｂ’線に沿った断面側から
見た鳥瞰図を示す。
【００３４】この不揮発性メモリ装置では、ビット線
（第１共通線）が主ビット線（第１主線）と副ビット線
（第１副線）に階層化され、ソース線（第２共通線）が
主ソース線（第２主線）と副ソース線（第２副線）に階
層化されている。主ビット線ＭＢＬ１にセレクトトラン
ジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、
主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介
して副ビット線ＳＢＬ２が接続されている。また、主ソ
ース線ＭＳＬ１にセレクトトランジスタＳ１２を介して
副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２に
セレクトトランジスタＳ２２を介して副ソース線ＳＳＬ
２が接続されている。
（第１共通線）が主ビット線（第１主線）と副ビット線
（第１副線）に階層化され、ソース線（第２共通線）が
主ソース線（第２主線）と副ソース線（第２副線）に階
層化されている。主ビット線ＭＢＬ１にセレクトトラン
ジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、
主ビット線ＭＢＬ２にセレクトトランジスタＳ２１を介
して副ビット線ＳＢＬ２が接続されている。また、主ソ
ース線ＭＳＬ１にセレクトトランジスタＳ１２を介して
副ソース線ＳＳＬ１が接続され、主ソース線ＭＳＬ２に
セレクトトランジスタＳ２２を介して副ソース線ＳＳＬ
２が接続されている。
【００３５】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と
副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２
１〜Ｍ２ｎが並列接続されている。この互いに並列に接
続されたｎ個のメモリトランジスタと、２つのセレクト
トランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２
２）とにより、メモリセルアレイを構成する単位ブロッ
クが構成される。
との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえ
ば、ｎ＝６４）が並列接続され、副ビット線ＳＢＬ２と
副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２
１〜Ｍ２ｎが並列接続されている。この互いに並列に接
続されたｎ個のメモリトランジスタと、２つのセレクト
トランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２
２）とにより、メモリセルアレイを構成する単位ブロッ
クが構成される。
【００３６】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
セレクトトランジスタＳ１１，…は選択線ＳＧ１１によ
り制御され、セレクトトランジスタＳ２１，…は選択線
ＳＧ２１により制御される。同様に、ワード方向に隣接
するセレクトトランジスタＳ１２，…は選択線ＳＧ１２
により制御され、セレクトトランジスタＳ２２，…は選
択線ＳＧ２２により制御される。
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
セレクトトランジスタＳ１１，…は選択線ＳＧ１１によ
り制御され、セレクトトランジスタＳ２１，…は選択線
ＳＧ２１により制御される。同様に、ワード方向に隣接
するセレクトトランジスタＳ１２，…は選択線ＳＧ１２
により制御され、セレクトトランジスタＳ２２，…は選
択線ＳＧ２２により制御される。
【００３７】この微細ＮＯＲ型セルアレイでは、図３に
示すように、半導体基板ＳＵＢの表面にｎウエルＷが形
成されている。ｎウエルＷは、トレンチに絶縁物を埋め
込んでなり平行ストライプ状に配置された素子分離絶縁
層ＩＳＯにより、ワード方向に絶縁分離されている。
示すように、半導体基板ＳＵＢの表面にｎウエルＷが形
成されている。ｎウエルＷは、トレンチに絶縁物を埋め
込んでなり平行ストライプ状に配置された素子分離絶縁
層ＩＳＯにより、ワード方向に絶縁分離されている。
【００３８】素子分離絶縁層ＩＳＯにより分離された各
ｎウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｐ型不純物が高濃度に導入され、これ
により、本発明の“ソース・ドレイン領域”をなす副ビ
ット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）およ
び副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表
記）が形成されている。副ビット線ＳＢＬおよび副ソー
ス線ＳＳＬ上に絶縁膜を介して直交して、各ワード線Ｗ
Ｌ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表
記）が等間隔に配線されている。これらのワード線ＷＬ
は、内部に電荷蓄積手段を含む絶縁膜を介してｐウエル
Ｗ上および素子分離絶縁層ＩＳＯ上に接している。副ビ
ット線ＳＢＬと副ソース線ＳＳＬとの間のｎウエルＷの
部分と、各ワード線ＷＬとの交差部分がメモリトランジ
スタのチャネル形成領域となり、そのチャネル形成領域
に接する副ビット線部分がドレイン、副ソース線部分が
ソースとして機能する。
ｎウエル部分が、メモリトランジスタの能動領域とな
る。能動領域内の幅方向両側で、互いの距離をおいた平
行ストライプ状にｐ型不純物が高濃度に導入され、これ
により、本発明の“ソース・ドレイン領域”をなす副ビ
ット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）およ
び副ソース線ＳＳＬ１，ＳＳＬ２（以下、ＳＳＬと表
記）が形成されている。副ビット線ＳＢＬおよび副ソー
ス線ＳＳＬ上に絶縁膜を介して直交して、各ワード線Ｗ
Ｌ１，ＷＬ２，ＷＬ３，ＷＬ４，…（以下、ＷＬと表
記）が等間隔に配線されている。これらのワード線ＷＬ
は、内部に電荷蓄積手段を含む絶縁膜を介してｐウエル
Ｗ上および素子分離絶縁層ＩＳＯ上に接している。副ビ
ット線ＳＢＬと副ソース線ＳＳＬとの間のｎウエルＷの
部分と、各ワード線ＷＬとの交差部分がメモリトランジ
スタのチャネル形成領域となり、そのチャネル形成領域
に接する副ビット線部分がドレイン、副ソース線部分が
ソースとして機能する。
【００３９】ワード線ＷＬの上面および側壁は、オフセ
ット絶縁層およびサイドウォール絶縁層（本例では、通
常の層間絶縁層でも可）により覆われている。これら絶
縁層には、所定間隔で副ビット線ＳＢＬに達するビット
コンタクトＢＣと、副ソース線ＳＳＬに達するソースコ
ンタクトＳＣとが形成されている。これらのコンタクト
ＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジ
スタ６４個ごとに設けられている。また、絶縁層上を、
ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ
１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコ
ンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＭＳＬ
２，…（以下、ＭＳＬと表記）が交互に、平行ストライ
プ状に形成されている。
ット絶縁層およびサイドウォール絶縁層（本例では、通
常の層間絶縁層でも可）により覆われている。これら絶
縁層には、所定間隔で副ビット線ＳＢＬに達するビット
コンタクトＢＣと、副ソース線ＳＳＬに達するソースコ
ンタクトＳＣとが形成されている。これらのコンタクト
ＢＣ，ＳＣは、たとえば、ビット方向のメモリトランジ
スタ６４個ごとに設けられている。また、絶縁層上を、
ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ
１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ソースコ
ンタクトＳＣ上に接触する主ソース線ＭＳＬ１，ＭＳＬ
２，…（以下、ＭＳＬと表記）が交互に、平行ストライ
プ状に形成されている。
【００４０】この微細ＮＯＲ型セルアレイは、第１共通
線（ビット線）および第２共通線（ソース線）が階層化
され、メモリセルごとにビットコンタクトＢＣおよびソ
ースコンタクトＳＣを形成する必要がない。したがっ
て、コンタクト抵抗自体のバラツキは基本的にない。ビ
ットコンタクトＢＣおよびソースコンタクトＳＣは、た
とえば６４個のメモリセルごとに設けられるが、このプ
ラグ形成を自己整合的に行わないときは、オフセット絶
縁層およびサイドウォール絶縁層は必要ない。すなわ
ち、通常の層間絶縁膜を厚く堆積してメモリトランジス
タを埋め込んだ後、通常のフォトリソグラフィとエッチ
ングによりコンタクトを開口する。
線（ビット線）および第２共通線（ソース線）が階層化
され、メモリセルごとにビットコンタクトＢＣおよびソ
ースコンタクトＳＣを形成する必要がない。したがっ
て、コンタクト抵抗自体のバラツキは基本的にない。ビ
ットコンタクトＢＣおよびソースコンタクトＳＣは、た
とえば６４個のメモリセルごとに設けられるが、このプ
ラグ形成を自己整合的に行わないときは、オフセット絶
縁層およびサイドウォール絶縁層は必要ない。すなわ
ち、通常の層間絶縁膜を厚く堆積してメモリトランジス
タを埋め込んだ後、通常のフォトリソグラフィとエッチ
ングによりコンタクトを開口する。
【００４１】副線（副ビット線，副ソース線）を不純物
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さ
いセル面積で製造できる。さらに、ビット線とソース線
が階層化されており、セレクトトランジスタＳ１１又は
Ｓ２１が非選択の単位ブロックにおける並列メモリトラ
ンジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切
り離すため、主ビット線の容量が著しく低減され、高速
化、低消費電力化に有利である。また、セレクトトラン
ジスタＳ１２またはＳ２２の働きで、副ソース線を主ソ
ース線から切り離して、低容量化することができる。な
お、更なる高速化のためには、副ビット線ＳＢＬおよび
副ソース線ＳＳＬをシリサイドを張りつけた不純物領域
で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬを
メタル配線とするとよい。
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さ
いセル面積で製造できる。さらに、ビット線とソース線
が階層化されており、セレクトトランジスタＳ１１又は
Ｓ２１が非選択の単位ブロックにおける並列メモリトラ
ンジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切
り離すため、主ビット線の容量が著しく低減され、高速
化、低消費電力化に有利である。また、セレクトトラン
ジスタＳ１２またはＳ２２の働きで、副ソース線を主ソ
ース線から切り離して、低容量化することができる。な
お、更なる高速化のためには、副ビット線ＳＢＬおよび
副ソース線ＳＳＬをシリサイドを張りつけた不純物領域
で形成し、主ビット線ＭＢＬおよび主ソース線ＭＳＬを
メタル配線とするとよい。
【００４２】図４に、メモリトランジスタのワード方向
の拡大断面図を示す。図４において、副ビット線ＳＢＬ
と副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交
差する部分が、当該メモリトランジスタのチャネル形成
領域となる。
の拡大断面図を示す。図４において、副ビット線ＳＢＬ
と副ソース線ＳＳＬとの間に挟まれ、ワード線ＷＬが交
差する部分が、当該メモリトランジスタのチャネル形成
領域となる。
【００４３】チャネル形成領域上には、ゲート絶縁膜１
０を介してメモリトランジスタのゲート電極（ワード線
ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ
型またはｎ型の不純物が高濃度に導入されて導電化され
たポリシリコン(doped poly-Si) 、又はdoped poly-Si
と高融点金属シリサイドとの積層膜からなる。このワー
ド線ＷＬの実効部分、すなわちソース・ドレイン間距離
に相当するチャネル方向の長さ（ゲート長）は、０．１
μｍ以下、たとえば８０ｎｍ〜９０ｎｍ程度である。
０を介してメモリトランジスタのゲート電極（ワード線
ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ
型またはｎ型の不純物が高濃度に導入されて導電化され
たポリシリコン(doped poly-Si) 、又はdoped poly-Si
と高融点金属シリサイドとの積層膜からなる。このワー
ド線ＷＬの実効部分、すなわちソース・ドレイン間距離
に相当するチャネル方向の長さ（ゲート長）は、０．１
μｍ以下、たとえば８０ｎｍ〜９０ｎｍ程度である。
【００４４】本実施形態におけるゲート絶縁膜１０は、
下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ
絶縁膜１３から構成されている。ボトム絶縁膜１１は、
たとえば、酸化膜を形成し、これを窒化処理して用い
る。ボトム絶縁膜１１の膜厚は、使用用途に応じて２．
５ｎｍから６．０ｎｍの範囲内で決めることができ、こ
こでは２．７ｎｍ〜３．５ｎｍに設定されている。
下層から順に、ボトム絶縁膜１１，窒化膜１２，トップ
絶縁膜１３から構成されている。ボトム絶縁膜１１は、
たとえば、酸化膜を形成し、これを窒化処理して用い
る。ボトム絶縁膜１１の膜厚は、使用用途に応じて２．
５ｎｍから６．０ｎｍの範囲内で決めることができ、こ
こでは２．７ｎｍ〜３．５ｎｍに設定されている。
【００４５】窒化膜１２は、たとえば６．０ｎｍの窒化
シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜
から構成されている。この窒化膜１２は、たとえば減圧
ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリ
アトラップが多く含まれている。窒化膜１２は、フレン
ケルプール型（ＦＰ型）の電気伝導特性を示す。
シリコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜
から構成されている。この窒化膜１２は、たとえば減圧
ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリ
アトラップが多く含まれている。窒化膜１２は、フレン
ケルプール型（ＦＰ型）の電気伝導特性を示す。
【００４６】トップ絶縁膜１３は、窒化膜１２との界面
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１３をＨＴＯ（High Temperatu
re chemical vapor deposited Oxide)法により形成した
ＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線
ＷＬ）からのホールの注入を有効に阻止してデータ書換
可能な回数の低下防止を図るために、最低でも３．０ｎ
ｍ、好ましくは３．５ｎｍ以上が必要である。
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１３をＨＴＯ（High Temperatu
re chemical vapor deposited Oxide)法により形成した
ＳｉＯ2 膜としてもよい。トップ絶縁膜１３がＣＶＤで
形成された場合は熱処理によりこのトラップが形成され
る。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線
ＷＬ）からのホールの注入を有効に阻止してデータ書換
可能な回数の低下防止を図るために、最低でも３．０ｎ
ｍ、好ましくは３．５ｎｍ以上が必要である。
【００４７】このような構成のメモリトランジスタの製
造においては、まず、用意した半導体基板ＳＵＢに対し
素子分離絶縁層ＩＳＯおよびｎウエルＷを形成した後
に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不
純物領域をイオン注入法により形成する。また、しきい
値電圧調整用のイオン注入等を必要に応じて行う。
造においては、まず、用意した半導体基板ＳＵＢに対し
素子分離絶縁層ＩＳＯおよびｎウエルＷを形成した後
に、副ビット線ＳＢＬおよび副ソース線ＳＳＬとなる不
純物領域をイオン注入法により形成する。また、しきい
値電圧調整用のイオン注入等を必要に応じて行う。
【００４８】つぎに、半導体基板ＳＵＢ上にゲート絶縁
膜１０を成膜する。具体的に、たとえば、短時間高温熱
処理法（ＲＴＯ法）により１０００℃，１０ｓの熱処理
を行い、酸化シリコン膜（ボトム絶縁膜１１）を形成す
る。つぎに、ボトム絶縁膜１１上にＬＰ−ＣＶＤ法によ
り窒化シリコン膜（窒化膜１２）を、最終膜厚が６ｎｍ
となるように、これより厚めに堆積する。このＣＶＤ
は、たとえば、ジクロロシラン（ＤＣＳ）とアンモニア
を混合したガスを用い、基板温度７３０℃で行う。形成
した窒化シリコン膜表面を熱酸化法により酸化して、た
とえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１
３）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気
中で炉温度９５０℃で４０分程度行う。これにより、ト
ラップレベル（窒化シリコン膜の伝導帯からのエネルギ
ー差）が２．０ｅＶ以下の程度の深いキャリアトラップ
が約１〜２×１０13／ｃｍ2 の密度で形成される。ま
た、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トッ
プ絶縁膜１３）が１．５ｎｍ形成され、この割合で下地
の窒化膜厚が減少し、窒化膜１２の最終膜厚が６ｎｍと
なる。
膜１０を成膜する。具体的に、たとえば、短時間高温熱
処理法（ＲＴＯ法）により１０００℃，１０ｓの熱処理
を行い、酸化シリコン膜（ボトム絶縁膜１１）を形成す
る。つぎに、ボトム絶縁膜１１上にＬＰ−ＣＶＤ法によ
り窒化シリコン膜（窒化膜１２）を、最終膜厚が６ｎｍ
となるように、これより厚めに堆積する。このＣＶＤ
は、たとえば、ジクロロシラン（ＤＣＳ）とアンモニア
を混合したガスを用い、基板温度７３０℃で行う。形成
した窒化シリコン膜表面を熱酸化法により酸化して、た
とえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１
３）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰囲気
中で炉温度９５０℃で４０分程度行う。これにより、ト
ラップレベル（窒化シリコン膜の伝導帯からのエネルギ
ー差）が２．０ｅＶ以下の程度の深いキャリアトラップ
が約１〜２×１０13／ｃｍ2 の密度で形成される。ま
た、窒化膜１２が１ｎｍに対し熱酸化シリコン膜（トッ
プ絶縁膜１３）が１．５ｎｍ形成され、この割合で下地
の窒化膜厚が減少し、窒化膜１２の最終膜厚が６ｎｍと
なる。
【００４９】ゲート電極（ワード線ＷＬ）となる導電膜
とオフセット絶縁層（不図示）との積層膜を積層させ、
この積層膜を一括して同一パターンにて加工する。続い
て、サイドウォール絶縁層とともに自己整合コンタクト
を形成し、自己整合コンタクトにより表出する副ビット
線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタク
トＢＣおよびソースコンタクトＳＣを形成する。その
後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶
縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形
成した後、必要に応じて行う層間絶縁層を介した上層配
線の形成およびオーバーコート成膜とパッド開口工程等
を経て、当該不揮発性メモリセルアレイを完成させる。
とオフセット絶縁層（不図示）との積層膜を積層させ、
この積層膜を一括して同一パターンにて加工する。続い
て、サイドウォール絶縁層とともに自己整合コンタクト
を形成し、自己整合コンタクトにより表出する副ビット
線ＳＢＬおよび副ソース線ＳＳＬ上に、ビットコンタク
トＢＣおよびソースコンタクトＳＣを形成する。その
後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶
縁膜上に主ビット線ＭＢＬおよび主ソース線ＭＳＬを形
成した後、必要に応じて行う層間絶縁層を介した上層配
線の形成およびオーバーコート成膜とパッド開口工程等
を経て、当該不揮発性メモリセルアレイを完成させる。
【００５０】つぎに、このような構成の不揮発性メモリ
のバイアス設定例および動作について、メモリトランジ
スタＭ１１にデータを書き込む場合を例に説明する。図
５は、書き込み時のバイアス設定条件を示す回路図、図
６は読み出し時のバイアス設定条件を示す回路図、図７
は消去時のバイアス設定条件を示す回路図である。ま
た、図８は書き込み動作を示す素子断面図、図９は消去
動作を示す素子断面図である。
のバイアス設定例および動作について、メモリトランジ
スタＭ１１にデータを書き込む場合を例に説明する。図
５は、書き込み時のバイアス設定条件を示す回路図、図
６は読み出し時のバイアス設定条件を示す回路図、図７
は消去時のバイアス設定条件を示す回路図である。ま
た、図８は書き込み動作を示す素子断面図、図９は消去
動作を示す素子断面図である。
【００５１】書き込み時に、図５に示すように、選択ワ
ード線ＷＬ１に所定の正電圧、例えば６．０Ｖを印加す
る。選択主ビット線ＭＢＬ１，選択主ソース線ＭＳＬ１
および選択線ＳＧ１１，ＳＧ１２に所定の正電圧、たと
えば−５．０Ｖを印加する。また、非選択ワード線ＷＬ
２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを
印加し、非選択主ビット線ＭＢＬ２，非選択主ソース線
ＭＳＬ２および基板（ｎウエルＷ）に０Ｖを印加する。
このとき、選択線ＳＧ２１，ＳＧ２２を、電源電圧ＶCC
で保持する。これにより、選択副ビット線ＳＢＬ１およ
び選択副ソース線ＳＳＬ１に−５Ｖが伝達され、非選択
副ビット線ＳＢＬ２および非選択副ソース線ＳＳＬ２に
０Ｖが伝達される。
ード線ＷＬ１に所定の正電圧、例えば６．０Ｖを印加す
る。選択主ビット線ＭＢＬ１，選択主ソース線ＭＳＬ１
および選択線ＳＧ１１，ＳＧ１２に所定の正電圧、たと
えば−５．０Ｖを印加する。また、非選択ワード線ＷＬ
２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを
印加し、非選択主ビット線ＭＢＬ２，非選択主ソース線
ＭＳＬ２および基板（ｎウエルＷ）に０Ｖを印加する。
このとき、選択線ＳＧ２１，ＳＧ２２を、電源電圧ＶCC
で保持する。これにより、選択副ビット線ＳＢＬ１およ
び選択副ソース線ＳＳＬ１に−５Ｖが伝達され、非選択
副ビット線ＳＢＬ２および非選択副ソース線ＳＳＬ２に
０Ｖが伝達される。
【００５２】この書き込み条件下、書き込み対象のメモ
リトランジスタＭ１１において、選択ワード線ＷＬ１に
印加された正電圧により、副ビット線ＳＢＬ１および副
ソース線ＳＳＬ１をなすｐ型不純物領域の表面が深い空
乏状態となり、エネルギーバンドの曲がりが急峻とな
る。このときバンド間トンネル効果により電子が価電子
帯より伝導帯にトンネルし、ｐ型不純物領域側に流れ
る。発生したエレクトロンは、チャネル形成領域の中央
部側に若干ドリフトして、そこで電界加速され、その一
部がホットエレクトロンとなる。このｐ型不純物領域端
で発生した高エネルギー電荷（ホットエレクトロン）
は、その運動量（方向と大きさ）を維持しながら殆ど運
動エネルギーを失うことなく効率よく、しかも高速に電
荷蓄積手段であるキャリアトラップに注入される。
リトランジスタＭ１１において、選択ワード線ＷＬ１に
印加された正電圧により、副ビット線ＳＢＬ１および副
ソース線ＳＳＬ１をなすｐ型不純物領域の表面が深い空
乏状態となり、エネルギーバンドの曲がりが急峻とな
る。このときバンド間トンネル効果により電子が価電子
帯より伝導帯にトンネルし、ｐ型不純物領域側に流れ
る。発生したエレクトロンは、チャネル形成領域の中央
部側に若干ドリフトして、そこで電界加速され、その一
部がホットエレクトロンとなる。このｐ型不純物領域端
で発生した高エネルギー電荷（ホットエレクトロン）
は、その運動量（方向と大きさ）を維持しながら殆ど運
動エネルギーを失うことなく効率よく、しかも高速に電
荷蓄積手段であるキャリアトラップに注入される。
【００５３】副ビット線ＳＢＬ１をなすｐ型不純物領域
からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純物
領域からの電荷注入は、それぞれ局所的である。ところ
が、本実施形態におけるメモリトランジスタのゲート長
が１００ｎｍ以下と短いため、図８に示すように、電荷
蓄積手段の分布面内で、ＳＢＬ側からの電荷注入領域１
４ａと、ＳＳＬ側からの電荷注入領域１４ｂが中央で合
体し、ほぼチャネル形成領域全面に対しエレクトロン注
入が行われる。このため、当該メモリトランジスタＭ１
１のしきい値電圧が大きく低下し、書き込みがなされ
る。すなわち、本実施形態では、ゲート長が短いほど、
電荷蓄積手段のチャネルに対向した全面に効率的にエレ
クトロンが注入される。
からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純物
領域からの電荷注入は、それぞれ局所的である。ところ
が、本実施形態におけるメモリトランジスタのゲート長
が１００ｎｍ以下と短いため、図８に示すように、電荷
蓄積手段の分布面内で、ＳＢＬ側からの電荷注入領域１
４ａと、ＳＳＬ側からの電荷注入領域１４ｂが中央で合
体し、ほぼチャネル形成領域全面に対しエレクトロン注
入が行われる。このため、当該メモリトランジスタＭ１
１のしきい値電圧が大きく低下し、書き込みがなされ
る。すなわち、本実施形態では、ゲート長が短いほど、
電荷蓄積手段のチャネルに対向した全面に効率的にエレ
クトロンが注入される。
【００５４】一方、同じブロック内の非選択メモリトラ
ンジスタＭ１２，…では、ゲートとソースまたはドレイ
ンとの間に５Ｖしか電圧がかからない。また、他のブロ
ック内の非選択メモリトランジスタＭ２１，Ｍ２２，…
では、ゲートとソースまたはドレインとの間に０Ｖまた
は６Ｖ程度しか電圧がかからない。したがって、電荷蓄
積手段にエレクトロンが注入されず、有効に書き込みが
禁止される。
ンジスタＭ１２，…では、ゲートとソースまたはドレイ
ンとの間に５Ｖしか電圧がかからない。また、他のブロ
ック内の非選択メモリトランジスタＭ２１，Ｍ２２，…
では、ゲートとソースまたはドレインとの間に０Ｖまた
は６Ｖ程度しか電圧がかからない。したがって、電荷蓄
積手段にエレクトロンが注入されず、有効に書き込みが
禁止される。
【００５５】この書き込み方法では、電荷の電界加速方
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。ホール電流自体は小さいが、このように電荷蓄積手
段分布面内のほぼ全域に電荷が注入されることから、必
要なしきい値電圧変化を得るための書き込み時間は、た
とえば１０μｓ以下と従来より１桁以上短くなる。
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。ホール電流自体は小さいが、このように電荷蓄積手
段分布面内のほぼ全域に電荷が注入されることから、必
要なしきい値電圧変化を得るための書き込み時間は、た
とえば１０μｓ以下と従来より１桁以上短くなる。
【００５６】以上の書き込み動作では、書き込みをすべ
き選択セルを含むブロックと、書き込みを禁止すべきブ
ロックをバイアス条件により設定した。本実施形態で
は、全てのブロックを選択し、ワード線ＷＬ１に連なる
セルを一括してページ書き込みすることができる。その
際、上記した注入効率の改善によってビット当たりの書
き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方
式では１バイト（Ｂ）程度であった一括並列書き込み可
能なセル数が、本実施形態では１キロバイト（ｋＢ）以
上と格段に大きくなる。
き選択セルを含むブロックと、書き込みを禁止すべきブ
ロックをバイアス条件により設定した。本実施形態で
は、全てのブロックを選択し、ワード線ＷＬ１に連なる
セルを一括してページ書き込みすることができる。その
際、上記した注入効率の改善によってビット当たりの書
き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方
式では１バイト（Ｂ）程度であった一括並列書き込み可
能なセル数が、本実施形態では１キロバイト（ｋＢ）以
上と格段に大きくなる。
【００５７】読み出しでは、ページ読み出しを基本とす
る。図６に示すように、主ビット線ＭＢＬ１，ＭＢＬ１
２，…を接地した状態で、主ソース線に所定の負電圧、
たとえば−１．０Ｖを印加する。また、非選択ワード線
ＷＬ２，ＷＬ３，…に所定の読み出し禁止電圧、たとえ
ば０Ｖを印加し、主ビット線ＭＢＬ１，ＭＢＬ２，およ
び基板（ｎウエルＷ）に０Ｖを印加する。また、全ての
選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源
電圧ＶCCで保持する。この状態で、読み出し対象のワー
ド線ＷＬ１に所定の読み出しワード線電圧、たとえば−
２．０Ｖを印加する。これにより、ワード線ＷＬ１に接
続されたメモリトランジスタＭ１１，Ｍ２１，…が書き
込み状態に応じてオンまたはオフする。すなわち、電荷
蓄積手段に電子が蓄積されていない消去状態のメモリト
ランジスタはチャネルが形成され、電荷蓄積手段に電子
が蓄積された書き込み状態のメモリトランジスタではチ
ャネルが形成されない。そして、メモリトランジスタが
オンした場合のみ主ビット線電圧が変化する。この電圧
変化を図示しないセンスアンプ等で増幅して読み出す。
る。図６に示すように、主ビット線ＭＢＬ１，ＭＢＬ１
２，…を接地した状態で、主ソース線に所定の負電圧、
たとえば−１．０Ｖを印加する。また、非選択ワード線
ＷＬ２，ＷＬ３，…に所定の読み出し禁止電圧、たとえ
ば０Ｖを印加し、主ビット線ＭＢＬ１，ＭＢＬ２，およ
び基板（ｎウエルＷ）に０Ｖを印加する。また、全ての
選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ２２を電源
電圧ＶCCで保持する。この状態で、読み出し対象のワー
ド線ＷＬ１に所定の読み出しワード線電圧、たとえば−
２．０Ｖを印加する。これにより、ワード線ＷＬ１に接
続されたメモリトランジスタＭ１１，Ｍ２１，…が書き
込み状態に応じてオンまたはオフする。すなわち、電荷
蓄積手段に電子が蓄積されていない消去状態のメモリト
ランジスタはチャネルが形成され、電荷蓄積手段に電子
が蓄積された書き込み状態のメモリトランジスタではチ
ャネルが形成されない。そして、メモリトランジスタが
オンした場合のみ主ビット線電圧が変化する。この電圧
変化を図示しないセンスアンプ等で増幅して読み出す。
【００５８】消去は、チャネル全面から、ＦＮトンネリ
ングまたは直接トンネリングを用いて電子を注入するこ
とにより行う。たとえば電荷蓄積手段に保持された電子
をチャネル全面から直接トンネリングを用て全ブロック
を一括消去する場合、図７に示すように、全てのワード
線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての主ビット線ＭＢ
Ｌ１，ＭＢＬ２、全ての主ソース線ＭＳＬ１，ＭＳＬ２
および基板（ｎウエルＷ）に５Ｖを印加する。このと
き、全ての選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ
２２を電源電圧ＶCCで保持する。
ングまたは直接トンネリングを用いて電子を注入するこ
とにより行う。たとえば電荷蓄積手段に保持された電子
をチャネル全面から直接トンネリングを用て全ブロック
を一括消去する場合、図７に示すように、全てのワード
線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての主ビット線ＭＢ
Ｌ１，ＭＢＬ２、全ての主ソース線ＭＳＬ１，ＭＳＬ２
および基板（ｎウエルＷ）に５Ｖを印加する。このと
き、全ての選択線ＳＧ１１，ＳＧ２１，ＳＧ１２，ＳＧ
２２を電源電圧ＶCCで保持する。
【００５９】これにより、図９に示すように、電荷蓄積
手段であるキャリアトラップに保持されていた電子が基
板側にチャネル全面から引き抜かれ、しきい値電圧が上
昇して消去が行われる。この電子引き抜きによる消去は
１０ｍｓ程度まで低減でき、従来の直接トンネル効果に
よるホール注入消去時間の典型値１００ｍｓに比べ１桁
以上改善された。また、従来のホール注入による消去で
は、書き込みに比べ電荷がボトム絶縁膜を通過する時間
が長いため絶縁膜質の劣化が懸念されるが、本発明で
は、消去はとくに電子引き抜きを用いるため、信頼性が
高い。
手段であるキャリアトラップに保持されていた電子が基
板側にチャネル全面から引き抜かれ、しきい値電圧が上
昇して消去が行われる。この電子引き抜きによる消去は
１０ｍｓ程度まで低減でき、従来の直接トンネル効果に
よるホール注入消去時間の典型値１００ｍｓに比べ１桁
以上改善された。また、従来のホール注入による消去で
は、書き込みに比べ電荷がボトム絶縁膜を通過する時間
が長いため絶縁膜質の劣化が懸念されるが、本発明で
は、消去はとくに電子引き抜きを用いるため、信頼性が
高い。
【００６０】第１実施形態に係りゲート長が９０ｎｍ程
度と短いメモリトランジスタに対し、ソース・ドレイン
両側からホットエレクトロンの局所注入を行った場合、
十分なしきい値電圧の低下が得られることが分かった。
このため、ゲート長を９０ｎｍと短くすることでエレク
トロン注入領域が電荷蓄積手段のチャネル対向面全域に
及ぶことが、しきい値電圧の低下に大きく寄与している
と推測される。以上より、ゲート長が９０ｎｍのＭＯＮ
ＯＳトランジスタで、書き込み速度１０μｓが達成され
た。
度と短いメモリトランジスタに対し、ソース・ドレイン
両側からホットエレクトロンの局所注入を行った場合、
十分なしきい値電圧の低下が得られることが分かった。
このため、ゲート長を９０ｎｍと短くすることでエレク
トロン注入領域が電荷蓄積手段のチャネル対向面全域に
及ぶことが、しきい値電圧の低下に大きく寄与している
と推測される。以上より、ゲート長が９０ｎｍのＭＯＮ
ＯＳトランジスタで、書き込み速度１０μｓが達成され
た。
【００６１】書き込み状態、消去状態のメモリトランジ
スタの電流−電圧特性について検討した。この結果、ド
レイン電圧−１. ０Ｖでの非選択セルからのオフリーク
電流値は、約１ｎＡと小さかった。この場合の読み出し
電流は１０μＡ以上であるため、非選択セルの誤読み出
しが生じることはない。したがって、ゲート長９０ｎｍ
のＭＯＮＯＳ型メモリトランジスタにおいて読み出し時
のパンチスルー耐圧のマージンは十分あることが分かっ
た。また、リードディスターブ特性も評価したが、３×
１０8 ｓ以上時間経過後でも読み出しが可能であること
が分かった。
スタの電流−電圧特性について検討した。この結果、ド
レイン電圧−１. ０Ｖでの非選択セルからのオフリーク
電流値は、約１ｎＡと小さかった。この場合の読み出し
電流は１０μＡ以上であるため、非選択セルの誤読み出
しが生じることはない。したがって、ゲート長９０ｎｍ
のＭＯＮＯＳ型メモリトランジスタにおいて読み出し時
のパンチスルー耐圧のマージンは十分あることが分かっ
た。また、リードディスターブ特性も評価したが、３×
１０8 ｓ以上時間経過後でも読み出しが可能であること
が分かった。
【００６２】データ書き換え回数は、キャリアトラップ
が離散化されているため良好で、１×１０6 回を満足す
ることが分かった。また、データ保持特性は、１×１０
6 回のデータ書き換え後で８５℃，１０年を満足した。
以上より、ゲート長９０ｎｍのＭＯＮＯＳ型不揮発性メ
モリトランジスタとして十分な特性が得られていること
を確かめることができた。
が離散化されているため良好で、１×１０6 回を満足す
ることが分かった。また、データ保持特性は、１×１０
6 回のデータ書き換え後で８５℃，１０年を満足した。
以上より、ゲート長９０ｎｍのＭＯＮＯＳ型不揮発性メ
モリトランジスタとして十分な特性が得られていること
を確かめることができた。
【００６３】第１実施形態に係る不揮発性メモリ装置で
は、前記したように、バンド間トンネル起因ホットエレ
クトロン電流による書き込みを行うため注入効率がＣＨ
Ｅ注入と比較して２〜３桁改善され、高速書き込みが可
能である。また、ホットホール注入ではなく、電子の引
き抜きにより消去を行うため、ホール注入消去による絶
縁膜質の劣化が抑制される。
は、前記したように、バンド間トンネル起因ホットエレ
クトロン電流による書き込みを行うため注入効率がＣＨ
Ｅ注入と比較して２〜３桁改善され、高速書き込みが可
能である。また、ホットホール注入ではなく、電子の引
き抜きにより消去を行うため、ホール注入消去による絶
縁膜質の劣化が抑制される。
【００６４】第２実施形態 第２実施形態では、ゲート絶縁膜内の電荷蓄積手段の分
布領域の一部に書き込みを行う場合、また、書き込み時
にビット線および／またはソース線を選択することによ
り１回で２ビット／セルの書き込みを行う場合に関す
る。第２実施形態に係る不揮発性メモリ装置は、メモリ
セルアレイ構造および素子構造は第１実施形態と同様で
あり、本実施形態においても図１〜図４が適用される。
ただし、本実施形態においては、図４に示す構造のメモ
リトランジスタのゲート長が、第１実施形態の場合より
長く、０．２５μｍ以下、たとえば０．１８μｍであ
る。また、図５〜図７のバイアス条件を示す図も、下記
のように一部の設定条件の変更があるが、基本的には適
用される。
布領域の一部に書き込みを行う場合、また、書き込み時
にビット線および／またはソース線を選択することによ
り１回で２ビット／セルの書き込みを行う場合に関す
る。第２実施形態に係る不揮発性メモリ装置は、メモリ
セルアレイ構造および素子構造は第１実施形態と同様で
あり、本実施形態においても図１〜図４が適用される。
ただし、本実施形態においては、図４に示す構造のメモ
リトランジスタのゲート長が、第１実施形態の場合より
長く、０．２５μｍ以下、たとえば０．１８μｍであ
る。また、図５〜図７のバイアス条件を示す図も、下記
のように一部の設定条件の変更があるが、基本的には適
用される。
【００６５】図１０に、本実施形態に係るＭＯＮＯＳ型
メモリトランジスタにおいて、副ソース線ＳＳＬ側に書
き込みを行った様子を示す。図５のメモリトランジスタ
Ｍ１１に書き込みを行う場合、制御線ＳＧ１１をたとえ
ば０Ｖに変更し、ｐチャネル型のセレクトトランジスタ
Ｓ１１をカットオフさせる。他のバイアス条件は図５と
同じとする。この結果、メモリトランジスタＭ１１が接
続された副ビット線ＳＢＬ１が電気的にフローティング
状態となり、その電位が上昇するため副ビット線ＳＢＬ
１とゲート電極（選択ワード線ＷＬ１）との間に有効な
電圧が印加されない。一方、副ソース線ＳＳＬ１と選択
ワード線ＷＬ１との間には、前記したように１１Ｖ程度
の書き込み電圧が印加され、これにより、ゲート絶縁膜
１０の副ソース線ＳＳＬ１側の領域（第１記憶領域）に
局所的にバンド間トンネル電流に起因したホットエレク
トロンが注入され、この第１記憶領域に局所的に保持さ
れる。
メモリトランジスタにおいて、副ソース線ＳＳＬ側に書
き込みを行った様子を示す。図５のメモリトランジスタ
Ｍ１１に書き込みを行う場合、制御線ＳＧ１１をたとえ
ば０Ｖに変更し、ｐチャネル型のセレクトトランジスタ
Ｓ１１をカットオフさせる。他のバイアス条件は図５と
同じとする。この結果、メモリトランジスタＭ１１が接
続された副ビット線ＳＢＬ１が電気的にフローティング
状態となり、その電位が上昇するため副ビット線ＳＢＬ
１とゲート電極（選択ワード線ＷＬ１）との間に有効な
電圧が印加されない。一方、副ソース線ＳＳＬ１と選択
ワード線ＷＬ１との間には、前記したように１１Ｖ程度
の書き込み電圧が印加され、これにより、ゲート絶縁膜
１０の副ソース線ＳＳＬ１側の領域（第１記憶領域）に
局所的にバンド間トンネル電流に起因したホットエレク
トロンが注入され、この第１記憶領域に局所的に保持さ
れる。
【００６６】逆に、副ビット線ＳＢＬ１側の領域に書き
込みを行いたい場合は、セレクトトランジスタＳ１１は
オンさせ、制御線ＳＧ１２の印加電圧をハイレベルにし
てｐチャネル型のセレクトトランジスタＳ１２をカット
オフさせ、これにより副ソース線ＳＳＬ１をフローティ
ング状態とする。これにより、ゲート絶縁膜１０の副ビ
ット線ＳＢＬ１側の領域（第２記憶領域）に局所的にバ
ンド間トンネル電流に起因したホットエレクトロンが注
入され、この第２記憶領域に局所的に保持される。図１
１に、第１，第２記憶領域に独立にデータを書き込んだ
状態のメモリトランジスタを示す。第１，第２記憶領域
間に、ホットエレクトロンが注入されない第３の領域が
存在し、これにより２ビットのデータが確実に峻別され
る。
込みを行いたい場合は、セレクトトランジスタＳ１１は
オンさせ、制御線ＳＧ１２の印加電圧をハイレベルにし
てｐチャネル型のセレクトトランジスタＳ１２をカット
オフさせ、これにより副ソース線ＳＳＬ１をフローティ
ング状態とする。これにより、ゲート絶縁膜１０の副ビ
ット線ＳＢＬ１側の領域（第２記憶領域）に局所的にバ
ンド間トンネル電流に起因したホットエレクトロンが注
入され、この第２記憶領域に局所的に保持される。図１
１に、第１，第２記憶領域に独立にデータを書き込んだ
状態のメモリトランジスタを示す。第１，第２記憶領域
間に、ホットエレクトロンが注入されない第３の領域が
存在し、これにより２ビットのデータが確実に峻別され
る。
【００６７】読み出しでは、読み出し対象の電荷が蓄積
された第１または第２記憶領域がホール供給側（ソース
側）となるように、ソース・ドレイン電圧（主ビット線
ＭＢＬ１および出力ソース線ＭＳＬ１の電圧）の印加方
向を決める。たとえば図６に示すバイアス条件におい
て、主ソース線ＭＳＬ１の印加電圧を−１．５Ｖに変更
し、ソース側、すなわち副ビット線ＳＢＬ１側の第２記
憶領域のデータを読み出すことができる。逆に、副ソー
ス線ＳＳＬ１側の第１記憶領域のデータを読み出すとき
は、主ビット線ＭＢＬ１を低い電圧、たとえば−１．５
Ｖとし、主ソース線ＭＳＬ１を高い電圧、たとえば接地
電圧にする。このようにソース・ドレイン電圧方向を、
第１，第２記憶領域の何れの保持データを読み出すかに
応じて切り換えることにより、２ビット／セルの記憶デ
ータを独立に読み出すことが可能となる。なお、２ビッ
トセルを微細化した場合、ドレイン電圧−１．０Ｖで、
ゲート電圧等はゲート長が０．２μｍの場合とほぼ同一
となる。消去は、第１実施形態と同様である。
された第１または第２記憶領域がホール供給側（ソース
側）となるように、ソース・ドレイン電圧（主ビット線
ＭＢＬ１および出力ソース線ＭＳＬ１の電圧）の印加方
向を決める。たとえば図６に示すバイアス条件におい
て、主ソース線ＭＳＬ１の印加電圧を−１．５Ｖに変更
し、ソース側、すなわち副ビット線ＳＢＬ１側の第２記
憶領域のデータを読み出すことができる。逆に、副ソー
ス線ＳＳＬ１側の第１記憶領域のデータを読み出すとき
は、主ビット線ＭＢＬ１を低い電圧、たとえば−１．５
Ｖとし、主ソース線ＭＳＬ１を高い電圧、たとえば接地
電圧にする。このようにソース・ドレイン電圧方向を、
第１，第２記憶領域の何れの保持データを読み出すかに
応じて切り換えることにより、２ビット／セルの記憶デ
ータを独立に読み出すことが可能となる。なお、２ビッ
トセルを微細化した場合、ドレイン電圧−１．０Ｖで、
ゲート電圧等はゲート長が０．２μｍの場合とほぼ同一
となる。消去は、第１実施形態と同様である。
【００６８】第２実施形態では、第１実施形態と同様に
バンド間トンネル電流に起因したホットエレクトロン電
流により書き込みを行うため、通常のＣＨＥ注入の場合
と比較して注入効率が３桁以上改善され、高速書き込み
が可能となった。また、第１実施形態よりゲート長をあ
る程度長くすることにより、ゲート絶縁膜１０のチャネ
ル方向領域端の第１，第２記憶領域に独立に２ビットの
記憶データ保持が可能となった。さらに、読み出しで
は、ソースとドレイン間の印加電圧方向を切り換えるこ
とにより、１つのメモリセル当たり２ビットの記憶デー
タを確実に読み出すことができる。また、本構造の２ビ
ット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造の
コントロールトランジスタのゲート長を短くする場合、
トランジスタの形状、実効ゲート長あるいは不純物プロ
ファイルを最適化することにより、ゲート長は０．１μ
ｍまたはそれ以下まで微細化が可能である。
バンド間トンネル電流に起因したホットエレクトロン電
流により書き込みを行うため、通常のＣＨＥ注入の場合
と比較して注入効率が３桁以上改善され、高速書き込み
が可能となった。また、第１実施形態よりゲート長をあ
る程度長くすることにより、ゲート絶縁膜１０のチャネ
ル方向領域端の第１，第２記憶領域に独立に２ビットの
記憶データ保持が可能となった。さらに、読み出しで
は、ソースとドレイン間の印加電圧方向を切り換えるこ
とにより、１つのメモリセル当たり２ビットの記憶デー
タを確実に読み出すことができる。また、本構造の２ビ
ット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造の
コントロールトランジスタのゲート長を短くする場合、
トランジスタの形状、実効ゲート長あるいは不純物プロ
ファイルを最適化することにより、ゲート長は０．１μ
ｍまたはそれ以下まで微細化が可能である。
【００６９】以下、第３〜第６実施形態に、第１，第２
実施形態のメモリセルアレイの構成およびパターンの変
更例について説明する。
実施形態のメモリセルアレイの構成およびパターンの変
更例について説明する。
【００７０】第３実施形態 図１２は、第３実施形態に係る分離ソース線ＮＯＲ型の
不揮発性半導体メモリのメモリセルアレイの概略構成を
示す回路図である。
不揮発性半導体メモリのメモリセルアレイの概略構成を
示す回路図である。
【００７１】この不揮発性メモリ装置では、ＮＯＲ型メ
モリセルアレイの各メモリセルがメモリトランジスタ１
個で構成されている。図１２に示すように、メモリトラ
ンジスタＭ１１〜Ｍ２２が行列状に配置され、これらト
ランジスタ間がワード線、ビット線および分離型ソース
線によって配線されている。すなわち、ビット方向に隣
接するメモリトランジスタＭ１１およびＭ１２の各ドレ
インがビット線ＢＬ１に接続され、各ソースがソース線
ＳＬ１に接続されている。同様に、ビット方向に隣接す
るメモリトランジスタＭ２１およびＭ２２の各ドレイン
がビット線ＢＬ２に接続され、各ソースがソース線ＳＬ
２に接続されている。また、ワード方向に隣接するメモ
リトランジスタＭ１１とＭ２１の各ゲートがワード線Ｗ
Ｌ１に接続され、同様に、ワード方向に隣接するメモリ
トランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ
２に接続されている。メモリセルアレイ全体では、この
ようなセル配置およびセル間接続が繰り返されている。
モリセルアレイの各メモリセルがメモリトランジスタ１
個で構成されている。図１２に示すように、メモリトラ
ンジスタＭ１１〜Ｍ２２が行列状に配置され、これらト
ランジスタ間がワード線、ビット線および分離型ソース
線によって配線されている。すなわち、ビット方向に隣
接するメモリトランジスタＭ１１およびＭ１２の各ドレ
インがビット線ＢＬ１に接続され、各ソースがソース線
ＳＬ１に接続されている。同様に、ビット方向に隣接す
るメモリトランジスタＭ２１およびＭ２２の各ドレイン
がビット線ＢＬ２に接続され、各ソースがソース線ＳＬ
２に接続されている。また、ワード方向に隣接するメモ
リトランジスタＭ１１とＭ２１の各ゲートがワード線Ｗ
Ｌ１に接続され、同様に、ワード方向に隣接するメモリ
トランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ
２に接続されている。メモリセルアレイ全体では、この
ようなセル配置およびセル間接続が繰り返されている。
【００７２】図１３は、第３実施形態に係る微細ＮＯＲ
型セルアレイの概略平面図である。また、図１４は、図
１３のＡ−Ａ’線に沿った断面側から見た鳥瞰図であ
る。
型セルアレイの概略平面図である。また、図１４は、図
１３のＡ−Ａ’線に沿った断面側から見た鳥瞰図であ
る。
【００７３】この微細ＮＯＲ型メモリセルアレイでは、
図１４に示すように、ｎ型半導体基板ＳＵＢ（ｎウエル
でも可）の表面にトレンチまたはＬＯＣＯＳなどから素
子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層
ＩＳＯは、図１３に示すように、ビット方向（図１２の
縦方向）に長い平行ストライプ状に配置されている。素
子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されて
いる。このワード線は、第１実施形態と同様、ボトム絶
縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜上に
積層したポリシリコン等のゲート電極から構成されてい
る。
図１４に示すように、ｎ型半導体基板ＳＵＢ（ｎウエル
でも可）の表面にトレンチまたはＬＯＣＯＳなどから素
子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層
ＩＳＯは、図１３に示すように、ビット方向（図１２の
縦方向）に長い平行ストライプ状に配置されている。素
子分離絶縁層ＩＳＯにほぼ直交して、各ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されて
いる。このワード線は、第１実施形態と同様、ボトム絶
縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜上に
積層したポリシリコン等のゲート電極から構成されてい
る。
【００７４】各素子分離絶縁層ＩＳＯの間隔内の能動領
域において、各ワード線の離間スペースに、基板ＳＵＢ
と逆導電型の不純物が高濃度に導入されてソース不純物
領域Ｓとドレイン不純物領域Ｄとが交互に形成されてい
る。このソース不純物領域Ｓとドレイン不純物領域Ｄ
は、その大きさがワード方向（図１２の横方向）には素
子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向
にはワード線間隔のみで規定される。したがって、ソー
ス不純物領域Ｓとドレイン不純物領域Ｄは、その大きさ
と配置のばらつきに関しマスク合わせの誤差が殆ど導入
されないことから、極めて均一に形成されている。
域において、各ワード線の離間スペースに、基板ＳＵＢ
と逆導電型の不純物が高濃度に導入されてソース不純物
領域Ｓとドレイン不純物領域Ｄとが交互に形成されてい
る。このソース不純物領域Ｓとドレイン不純物領域Ｄ
は、その大きさがワード方向（図１２の横方向）には素
子分離絶縁層ＩＳＯの間隔のみで規定され、ビット方向
にはワード線間隔のみで規定される。したがって、ソー
ス不純物領域Ｓとドレイン不純物領域Ｄは、その大きさ
と配置のばらつきに関しマスク合わせの誤差が殆ど導入
されないことから、極めて均一に形成されている。
【００７５】ワード線の上部および側壁は、絶縁層で覆
われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の
上部に同じパターンにてオフセット絶縁層が配置され、
オフセット絶縁層、その下のゲート電極（ワード線）お
よびゲート絶縁膜からなる積層パターンの両側壁に、サ
イドウォール絶縁層が形成されている。このオフセット
絶縁層およびサイドウォール絶縁層により、各ワード線
同士のスペース部分に、ワード線に沿って細長い自己整
合コンタクトホールが開口されている。
われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の
上部に同じパターンにてオフセット絶縁層が配置され、
オフセット絶縁層、その下のゲート電極（ワード線）お
よびゲート絶縁膜からなる積層パターンの両側壁に、サ
イドウォール絶縁層が形成されている。このオフセット
絶縁層およびサイドウォール絶縁層により、各ワード線
同士のスペース部分に、ワード線に沿って細長い自己整
合コンタクトホールが開口されている。
【００７６】ソース不純物領域Ｓまたはドレイン不純物
領域Ｄに一部重なるように、自己整合コンタクトホール
内に導電性材料が互い違いに埋め込まれ、これによりビ
ットコンタクトＢＣおよびソースコンタクトＳＣが形成
されている。これらコンタクトＢＣ，ＳＣの形成では、
自己整合コンタクトホール全域を埋め込むように導電材
料を堆積し、その上に、エッチングマスク用のレジスト
パターンを形成する。このとき、レジストパターンを自
己整合コンタクトホールの幅より一回り大きくし、ま
た、一部を素子分離絶縁層ＩＳＯに重ねる。そして、こ
のレジストパターンをマスクとしてレジストパターン周
囲の導電材料をエッチングにより除去する。これによ
り、２種類のコンタクトＢＣ，ＳＣが同時に形成され
る。
領域Ｄに一部重なるように、自己整合コンタクトホール
内に導電性材料が互い違いに埋め込まれ、これによりビ
ットコンタクトＢＣおよびソースコンタクトＳＣが形成
されている。これらコンタクトＢＣ，ＳＣの形成では、
自己整合コンタクトホール全域を埋め込むように導電材
料を堆積し、その上に、エッチングマスク用のレジスト
パターンを形成する。このとき、レジストパターンを自
己整合コンタクトホールの幅より一回り大きくし、ま
た、一部を素子分離絶縁層ＩＳＯに重ねる。そして、こ
のレジストパターンをマスクとしてレジストパターン周
囲の導電材料をエッチングにより除去する。これによ
り、２種類のコンタクトＢＣ，ＳＣが同時に形成され
る。
【００７７】図示しない絶縁膜でコンタクト周囲の凹部
が埋め込まれている。この絶縁膜上を、ビットコンタク
トＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソ
ースコンタクトＳＣ上に接触するソース線ＳＬ１，…が
交互に、平行ストライプ状に形成されている。
が埋め込まれている。この絶縁膜上を、ビットコンタク
トＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソ
ースコンタクトＳＣ上に接触するソース線ＳＬ１，…が
交互に、平行ストライプ状に形成されている。
【００７８】この微細ＮＯＲ型セルアレイは、そのビッ
ト線またはソース線に対するコンタクト形成が、自己整
合コンタクトホールの形成と、プラグの形成により達成
される。自己整合コンタクトホールの形成では、ワード
線との絶縁分離が達成されるとともに、ソース不純物領
域Ｓまたはドレイン不純物領域Ｄの表出面が均一に形成
される。そして、ビットコンタクトＢＣおよびソースコ
ンタクトＳＣの形成は、この自己整合コンタクトホール
内のソース不純物領域Ｓまたはドレイン不純物領域Ｄの
表出面に対して行う。したがって、各プラグの基板接触
面は、そのビット方向のサイズがほぼ自己整合コンタク
トホールの形成により決められ、その分、コンタクト面
積のバラツキは小さい。
ト線またはソース線に対するコンタクト形成が、自己整
合コンタクトホールの形成と、プラグの形成により達成
される。自己整合コンタクトホールの形成では、ワード
線との絶縁分離が達成されるとともに、ソース不純物領
域Ｓまたはドレイン不純物領域Ｄの表出面が均一に形成
される。そして、ビットコンタクトＢＣおよびソースコ
ンタクトＳＣの形成は、この自己整合コンタクトホール
内のソース不純物領域Ｓまたはドレイン不純物領域Ｄの
表出面に対して行う。したがって、各プラグの基板接触
面は、そのビット方向のサイズがほぼ自己整合コンタク
トホールの形成により決められ、その分、コンタクト面
積のバラツキは小さい。
【００７９】ビットコンタクトＢＣまたはソースコンタ
クトＳＣと、ワード線との絶縁分離が容易である。すな
わち、ワード線形成時に一括してオフセット絶縁層を形
成しておき、その後、絶縁膜の成膜と、全面エッチング
（エッチバック）を行うだけでサイドウォール絶縁層が
形成される。また、ビットコンタクトＢＣとソースコン
タクトＳＣ、さらに、ビット線とソース線が同一階層の
導電層をパターンニングして形成されるため、配線構造
が極めて簡素であり、工程数も少なく、製造コストを低
く抑えるのに有利な構造となっている。しかも、無駄な
空間が殆どないことから、各層の形成をウエハプロセス
限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小
さいセル面積で製造できる。
クトＳＣと、ワード線との絶縁分離が容易である。すな
わち、ワード線形成時に一括してオフセット絶縁層を形
成しておき、その後、絶縁膜の成膜と、全面エッチング
（エッチバック）を行うだけでサイドウォール絶縁層が
形成される。また、ビットコンタクトＢＣとソースコン
タクトＳＣ、さらに、ビット線とソース線が同一階層の
導電層をパターンニングして形成されるため、配線構造
が極めて簡素であり、工程数も少なく、製造コストを低
く抑えるのに有利な構造となっている。しかも、無駄な
空間が殆どないことから、各層の形成をウエハプロセス
限界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小
さいセル面積で製造できる。
【００８０】第３実施形態に係るＭＯＮＯＳ型メモリト
ランジスタの素子構造は、基本的な構造は第１，第２実
施形態と同様である。ただし、この第３実施形態におけ
るメモリトランジスタでは、ソース不純物領域Ｓとドレ
イン不純物領域Ｄとの対向方向（チャネル方向）とワー
ド線ＷＬの配線方向が直交する。したがって、ゲート長
は、ほぼワード線幅で決まる。
ランジスタの素子構造は、基本的な構造は第１，第２実
施形態と同様である。ただし、この第３実施形態におけ
るメモリトランジスタでは、ソース不純物領域Ｓとドレ
イン不純物領域Ｄとの対向方向（チャネル方向）とワー
ド線ＷＬの配線方向が直交する。したがって、ゲート長
は、ほぼワード線幅で決まる。
【００８１】このような構成のメモリトランジスタの製
造においては、ソースとドレインとなる不純物領域Ｓ，
Ｄの形成をワード線の形成後に行うことが、第１実施形
態と大きく異なる。すなわち、第１実施形態と同様に、
素子分離絶縁層ＩＳＯ，ゲート絶縁膜１０およびゲート
電極膜の成膜と加工を行った後に、形成したパターンと
自己整合的にソース不純物領域Ｓおよびドレイン不純物
領域Ｄを、イオン注入法により形成する。
造においては、ソースとドレインとなる不純物領域Ｓ，
Ｄの形成をワード線の形成後に行うことが、第１実施形
態と大きく異なる。すなわち、第１実施形態と同様に、
素子分離絶縁層ＩＳＯ，ゲート絶縁膜１０およびゲート
電極膜の成膜と加工を行った後に、形成したパターンと
自己整合的にソース不純物領域Ｓおよびドレイン不純物
領域Ｄを、イオン注入法により形成する。
【００８２】続いて、図１４のメモリセルアレイ構造と
するために、サイドウォール絶縁層とともに自己整合コ
ンタクトホールを形成し、自己整合コンタクトホールに
より表出するソースおよびドレイン不純物領域Ｓ，Ｄ上
にビットコンタクトＢＣおよびソースコンタクトＳＣを
形成する。その後、これらコンタクト周囲を層間絶縁膜
で埋め込み、層間絶縁膜上にビット線およびソース線を
形成した後、必要に応じて行う層間絶縁層を介した上層
配線の形成およびオーバーコート成膜とパッド開口工程
等を経て、当該不揮発性メモリセルアレイを完成させ
る。
するために、サイドウォール絶縁層とともに自己整合コ
ンタクトホールを形成し、自己整合コンタクトホールに
より表出するソースおよびドレイン不純物領域Ｓ，Ｄ上
にビットコンタクトＢＣおよびソースコンタクトＳＣを
形成する。その後、これらコンタクト周囲を層間絶縁膜
で埋め込み、層間絶縁膜上にビット線およびソース線を
形成した後、必要に応じて行う層間絶縁層を介した上層
配線の形成およびオーバーコート成膜とパッド開口工程
等を経て、当該不揮発性メモリセルアレイを完成させ
る。
【００８３】第１，第２実施形態では、副ビット線ＳＢ
Ｌおよび副ソース線ＳＳＬにセレクトトランジスタを介
してトランジスタのソース・ドレイン不純物領域に伝達
した。本実施形態では、第１，第２実施形態で副ビット
線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、ビ
ット線ＢＬおよびソース線ＳＬに直に印加する。これに
より、第１，第２実施形態と同様な動作、すなわち書き
込み，読み出しおよび消去が可能となる。各トランジス
タにおける電荷の注入等のされ方は第１，第２実施形態
と同様であり、ここでの説明は省略する。
Ｌおよび副ソース線ＳＳＬにセレクトトランジスタを介
してトランジスタのソース・ドレイン不純物領域に伝達
した。本実施形態では、第１，第２実施形態で副ビット
線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧を、ビ
ット線ＢＬおよびソース線ＳＬに直に印加する。これに
より、第１，第２実施形態と同様な動作、すなわち書き
込み，読み出しおよび消去が可能となる。各トランジス
タにおける電荷の注入等のされ方は第１，第２実施形態
と同様であり、ここでの説明は省略する。
【００８４】なお、本実施形態の変形として、ソース線
および／またはビット線を第１実施形態と同様にして半
導体不純物領域から構成し、３２〜１２８個のメモリセ
ルごとにコンタクトを介して、この不純物領域をそれぞ
れメタル配線に接続させた場合でも、第１，第２実施形
態と同様な効果が得られる。
および／またはビット線を第１実施形態と同様にして半
導体不純物領域から構成し、３２〜１２８個のメモリセ
ルごとにコンタクトを介して、この不純物領域をそれぞ
れメタル配線に接続させた場合でも、第１，第２実施形
態と同様な効果が得られる。
【００８５】第４実施形態 第４実施形態は、上記した第３実施形態のメモリセルア
レイ構造の変形に関する。図１５は、自己整合技術と蛇
行ソース線を用いた微細ＮＯＲ型メモリセルアレイの概
略平面図である。
レイ構造の変形に関する。図１５は、自己整合技術と蛇
行ソース線を用いた微細ＮＯＲ型メモリセルアレイの概
略平面図である。
【００８６】このＮＯＲ型セルアレイでは、図示せぬｎ
ウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど
素子分離絶縁層ＩＳＯが等間隔でビット方向（図１５の
縦方向）に配置されている。素子分離絶縁層ＩＳＯにほ
ぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，
ＷＬm+1 が等間隔に配線されている。このワード線構造
は、前述の実施形態と同様に、ボトム絶縁膜，窒化膜，
トップ絶縁膜及びゲート電極の積層膜から構成されてい
る。
ウエルの表面に縦帯状のトレンチまたはＬＯＣＯＳなど
素子分離絶縁層ＩＳＯが等間隔でビット方向（図１５の
縦方向）に配置されている。素子分離絶縁層ＩＳＯにほ
ぼ直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，
ＷＬm+1 が等間隔に配線されている。このワード線構造
は、前述の実施形態と同様に、ボトム絶縁膜，窒化膜，
トップ絶縁膜及びゲート電極の積層膜から構成されてい
る。
【００８７】各素子分離絶縁層の間隔内の能動領域にお
いて、各ワード線の離間スペースに、例えばｎ型不純物
が高濃度に導入されてソース不純物領域Ｓとドレイン不
純物領域Ｄとが交互に形成されている。このソース不純
物領域Ｓとドレイン不純物領域Ｄは、その大きさがワー
ド方向（図１５の横方向）には素子分離絶縁層ＩＳＯの
間隔のみで規定され、ビット方向にはワード線間隔のみ
で規定される。したがって、ソース不純物領域Ｓとドレ
イン不純物領域Ｄは、その大きさと配置のばらつきに関
しマスク合わせの誤差が殆ど導入されないことから、極
めて均一に形成されている。
いて、各ワード線の離間スペースに、例えばｎ型不純物
が高濃度に導入されてソース不純物領域Ｓとドレイン不
純物領域Ｄとが交互に形成されている。このソース不純
物領域Ｓとドレイン不純物領域Ｄは、その大きさがワー
ド方向（図１５の横方向）には素子分離絶縁層ＩＳＯの
間隔のみで規定され、ビット方向にはワード線間隔のみ
で規定される。したがって、ソース不純物領域Ｓとドレ
イン不純物領域Ｄは、その大きさと配置のばらつきに関
しマスク合わせの誤差が殆ど導入されないことから、極
めて均一に形成されている。
【００８８】各ワード線の周囲は、サイドウォール絶縁
層を形成するだけで、ソース不純物領域Ｓとドレイン不
純物領域Ｄとに対し、ビット線接続用のコンタクトホー
ルとソース線接続用のコンタクトホールとが２度のセル
フアラインコンタクト技術を同時に転用しながら形成さ
れる。しかも、上記プロセスはフォトマスクが不要とな
る。したがって、先に述べたようにソース不純物領域Ｓ
とドレイン不純物領域Ｄの大きさや配置が均一な上に、
これに対して２次元的に自己整合して形成されるビット
線またはソース線接続用のコンタクトホールの大きさも
極めて均一となる。また、上記コンタクトホールはソー
ス不純物領域Ｓとドレイン不純物領域Ｄの面積に対し、
ほぼ最大限の大きさを有している。
層を形成するだけで、ソース不純物領域Ｓとドレイン不
純物領域Ｄとに対し、ビット線接続用のコンタクトホー
ルとソース線接続用のコンタクトホールとが２度のセル
フアラインコンタクト技術を同時に転用しながら形成さ
れる。しかも、上記プロセスはフォトマスクが不要とな
る。したがって、先に述べたようにソース不純物領域Ｓ
とドレイン不純物領域Ｄの大きさや配置が均一な上に、
これに対して２次元的に自己整合して形成されるビット
線またはソース線接続用のコンタクトホールの大きさも
極めて均一となる。また、上記コンタクトホールはソー
ス不純物領域Ｓとドレイン不純物領域Ｄの面積に対し、
ほぼ最大限の大きさを有している。
【００８９】その上でビット方向に配線されているソー
ス線ＳＬn-1 ，ＳＬn ，ＳＬn+1 （以下、ＳＬと表記）
は、ドレイン不純物領域Ｄを避けながら素子分離絶縁層
ＩＳＯ上とソース不純物領域Ｓ上に蛇行して配置され、
上記ソース線接続用のコンタクトホールを介して、下層
の各ソース不純物領域Ｓに接続されている。ソース線Ｓ
Ｌ上には、第２の層間絶縁膜を介してビット線ＢＬn-1
，ＢＬn ，ＢＬn+1 （以下、ＢＬと表記）が等間隔で
配線されている。このビット線ＢＬは、能動領域上方に
位置し、ビット線接続用のコンタクトホールを介して、
下層の各ドレイン不純物領域Ｄに接続されている。
ス線ＳＬn-1 ，ＳＬn ，ＳＬn+1 （以下、ＳＬと表記）
は、ドレイン不純物領域Ｄを避けながら素子分離絶縁層
ＩＳＯ上とソース不純物領域Ｓ上に蛇行して配置され、
上記ソース線接続用のコンタクトホールを介して、下層
の各ソース不純物領域Ｓに接続されている。ソース線Ｓ
Ｌ上には、第２の層間絶縁膜を介してビット線ＢＬn-1
，ＢＬn ，ＢＬn+1 （以下、ＢＬと表記）が等間隔で
配線されている。このビット線ＢＬは、能動領域上方に
位置し、ビット線接続用のコンタクトホールを介して、
下層の各ドレイン不純物領域Ｄに接続されている。
【００９０】このような構成のセルパターンでは、上記
したように、ソース不純物領域Ｓとドレイン不純物領域
Ｄの形成がマスク合わせの影響を受けにくく、また、ビ
ット線接続用のコンタクトホールとソース線接続用のコ
ンタクトホールが、２度のセルフアライン技術を一括転
用して形成されることから、コンタクトホールがセル面
積縮小の制限要素とはならず、ウエハプロセス限界の最
小線幅Ｆでソース配線等ができ、しかも、無駄な空間が
殆どないことから、６Ｆ2 に近い非常に小さいセル面積
が実現できる。
したように、ソース不純物領域Ｓとドレイン不純物領域
Ｄの形成がマスク合わせの影響を受けにくく、また、ビ
ット線接続用のコンタクトホールとソース線接続用のコ
ンタクトホールが、２度のセルフアライン技術を一括転
用して形成されることから、コンタクトホールがセル面
積縮小の制限要素とはならず、ウエハプロセス限界の最
小線幅Ｆでソース配線等ができ、しかも、無駄な空間が
殆どないことから、６Ｆ2 に近い非常に小さいセル面積
が実現できる。
【００９１】第５実施形態 第５実施形態は、いわゆる仮想接地型と称される、共通
ソース線ＮＯＲ型の不揮発性メモリ装置に関する。図１
６は、仮想接地ＮＯＲ型のメモリセルアレイ構成を示す
回路図である。また、図１７は、仮想接地ＮＯＲ型のメ
モリセルアレイの概略平面図である。
ソース線ＮＯＲ型の不揮発性メモリ装置に関する。図１
６は、仮想接地ＮＯＲ型のメモリセルアレイ構成を示す
回路図である。また、図１７は、仮想接地ＮＯＲ型のメ
モリセルアレイの概略平面図である。
【００９２】このメモリセルアレイでは、図１２のよう
にソース線が分離されておらず、共通化されている。こ
の共通化されたソース線は隣りのメモリセルを動作させ
るときはビット線として機能する。したがって、このメ
モリセルアレイでは、ビット方向の配線は全て“ビット
線”と称する。各ビット線ＢＬ１〜ＢＬ３は、図１７に
示すように、半導体の不純物領域からなる拡散層配線
（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しない
ビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢ
Ｌ２，…に接続されたメタル配線（主ビット線ＭＢＬ
１，ＭＢＬ２，…）とからなる。このメモリセルアレイ
のパターンでは、素子分離絶縁層ＩＳＯが全くなく、そ
の分、第１〜第４実施形態のメモリセルアレイよりセル
面積が縮小されている。なお、その１本おき、たとえば
ビット線ＢＬ１とＢＬ３を、図示しないビットコンタク
トを介して上層のメタル配線に接続させてもよい。
にソース線が分離されておらず、共通化されている。こ
の共通化されたソース線は隣りのメモリセルを動作させ
るときはビット線として機能する。したがって、このメ
モリセルアレイでは、ビット方向の配線は全て“ビット
線”と称する。各ビット線ＢＬ１〜ＢＬ３は、図１７に
示すように、半導体の不純物領域からなる拡散層配線
（副ビット線ＳＢＬ１，ＳＢＬ２，…）と、図示しない
ビットコンタクトを介して各副ビット線ＳＢＬ１，ＳＢ
Ｌ２，…に接続されたメタル配線（主ビット線ＭＢＬ
１，ＭＢＬ２，…）とからなる。このメモリセルアレイ
のパターンでは、素子分離絶縁層ＩＳＯが全くなく、そ
の分、第１〜第４実施形態のメモリセルアレイよりセル
面積が縮小されている。なお、その１本おき、たとえば
ビット線ＢＬ１とＢＬ３を、図示しないビットコンタク
トを介して上層のメタル配線に接続させてもよい。
【００９３】本実施形態では、第１，第２実施形態で副
ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧
を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加
する。これにより、第１，第２実施形態と同様な動作、
すなわち書き込み，読み出しおよび消去が可能となる。
各トランジスタにおける電荷の注入等のされ方は第１実
施形態と同様であり、ここでの説明は省略する。仮想接
地ＮＯＲ型では、ソース線が共通化されているため、一
般に、ワード方向に隣接したメモリトランジスタへの誤
書き込みが問題となる。しかし、第１実施形態に仮想接
地ＮＯＲ型を適用した場合、ソース側とドレイン側双方
から電荷注入して初めて大きなしきい値電圧変化となる
ことから、ワード方向に隣接した非選択メモリトランジ
スタは誤書き込みされにくいという利点がある。
ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧
を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加
する。これにより、第１，第２実施形態と同様な動作、
すなわち書き込み，読み出しおよび消去が可能となる。
各トランジスタにおける電荷の注入等のされ方は第１実
施形態と同様であり、ここでの説明は省略する。仮想接
地ＮＯＲ型では、ソース線が共通化されているため、一
般に、ワード方向に隣接したメモリトランジスタへの誤
書き込みが問題となる。しかし、第１実施形態に仮想接
地ＮＯＲ型を適用した場合、ソース側とドレイン側双方
から電荷注入して初めて大きなしきい値電圧変化となる
ことから、ワード方向に隣接した非選択メモリトランジ
スタは誤書き込みされにくいという利点がある。
【００９４】第６実施形態 第６実施形態は、いわゆるＦＧ型におけるＨｉＣＲ型と
同様の、共通ソース線ＮＯＲ型の不揮発性メモリ装置に
関する。図１８は、第６実施形態に係わるメモリセルア
レイの概略平面図である。なお、メモリセルアレイの回
路図は、第５実施形態と同様であり図１６が適用され
る。
同様の、共通ソース線ＮＯＲ型の不揮発性メモリ装置に
関する。図１８は、第６実施形態に係わるメモリセルア
レイの概略平面図である。なお、メモリセルアレイの回
路図は、第５実施形態と同様であり図１６が適用され
る。
【００９５】このメモリセルアレイでは、図１８のよう
に、ワード方向に隣接する２つのメモリトランジスタ間
でソース線（主ソース線ＭＳＬおよび副ソース線ＳＳ
Ｌ）が共通に設けられている。したがって、素子分離絶
縁層ＩＳＯは、副線（副ビット線ＳＢＬｎ，ＳＢＬｎ＋
１および副ソース線ＳＳＬ）３本ごとに設けられてい
る。このメモリセルアレイのパターンでは、第１〜第４
実施形態と比較すると素子分離絶縁層ＩＳＯが少なく、
その分、第１〜第４実施形態のメモリセルアレイよりセ
ル面積が縮小されている。
に、ワード方向に隣接する２つのメモリトランジスタ間
でソース線（主ソース線ＭＳＬおよび副ソース線ＳＳ
Ｌ）が共通に設けられている。したがって、素子分離絶
縁層ＩＳＯは、副線（副ビット線ＳＢＬｎ，ＳＢＬｎ＋
１および副ソース線ＳＳＬ）３本ごとに設けられてい
る。このメモリセルアレイのパターンでは、第１〜第４
実施形態と比較すると素子分離絶縁層ＩＳＯが少なく、
その分、第１〜第４実施形態のメモリセルアレイよりセ
ル面積が縮小されている。
【００９６】本実施形態では、第１，第２実施形態で副
ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧
を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加
する。これにより、第１，第２実施形態と同様な動作、
すなわち書き込み，読み出しおよび消去が可能となる。
各トランジスタにおける電荷の注入等のされ方は第１実
施形態と同様であり、ここでの説明は省略する。また、
仮想接地ＮＯＲ型と同様、ソース側とドレイン側双方か
ら電荷注入して初めて大きなしきい値電圧変化となるこ
とから、ワード方向に隣接した非選択メモリトランジス
タは誤書き込みされにくいという利点がある。
ビット線ＳＢＬおよび副ソース線ＳＳＬに伝達した電圧
を、主ビット線ＭＢＬおよび主ソース線ＳＬに直に印加
する。これにより、第１，第２実施形態と同様な動作、
すなわち書き込み，読み出しおよび消去が可能となる。
各トランジスタにおける電荷の注入等のされ方は第１実
施形態と同様であり、ここでの説明は省略する。また、
仮想接地ＮＯＲ型と同様、ソース側とドレイン側双方か
ら電荷注入して初めて大きなしきい値電圧変化となるこ
とから、ワード方向に隣接した非選択メモリトランジス
タは誤書き込みされにくいという利点がある。
【００９７】以下、第２実施形態より更に２ビット／セ
ル書き込みに適した構造のメモリセルを有する実施形態
を説明する。
ル書き込みに適した構造のメモリセルを有する実施形態
を説明する。
【００９８】第７実施形態 第７実施形態は、２ビット／セル書き込みが容易な分離
ソース線ＮＯＲ型の不揮発性メモリに関する。図１９
に、メモリセルアレイの４セル分の回路図を示す。な
お、このメモリセルアレイは、図１のメモリセルアレイ
の要部を拡大し、あるいは図１２に対応するものであ
る。また、図２０に、第７実施形態に係るメモリトラン
ジスタの構造を断面図により示す。
ソース線ＮＯＲ型の不揮発性メモリに関する。図１９
に、メモリセルアレイの４セル分の回路図を示す。な
お、このメモリセルアレイは、図１のメモリセルアレイ
の要部を拡大し、あるいは図１２に対応するものであ
る。また、図２０に、第７実施形態に係るメモリトラン
ジスタの構造を断面図により示す。
【００９９】図２０に示すメモリトランジスタは、その
電荷保持機能を有するゲート絶縁膜が、副ビット線ＳＢ
Ｌｉ側のゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋
１側のゲート絶縁膜１０ｂとから構成されている。両ゲ
ート絶縁膜１０ａ，１０ｂは、チャネル中央部上の単層
のゲート絶縁膜１４を挟んで空間的に分離されている。
両ゲート絶縁膜１０ａ，１０ｂそれぞれが、第１実施形
態におけるゲート絶縁膜１０と同様の膜構造を有する。
すなわち、ゲート絶縁膜１０ａは、下層から順に、ボト
ム絶縁膜１１ａ，窒化膜１２ａ，トップ絶縁膜１３ａか
ら構成されている。同様に、ゲート絶縁膜１０ｂは、下
層から順に、ボトム絶縁膜１１ｂ，窒化膜１２ｂ，トッ
プ絶縁膜１３ｂから構成されている。ボトム絶縁膜１１
ａ，１１ｂ，窒化膜１２ａ，１２ｂ，トップ絶縁膜１３
ａ，１３ｂそれぞれは、第１実施形態におけるボトム絶
縁膜１１，窒化膜１２，トップ絶縁膜１３と同様の材
料、膜厚で、同様の成膜法により形成される。
電荷保持機能を有するゲート絶縁膜が、副ビット線ＳＢ
Ｌｉ側のゲート絶縁膜１０ａと、副ビット線ＳＢＬｉ＋
１側のゲート絶縁膜１０ｂとから構成されている。両ゲ
ート絶縁膜１０ａ，１０ｂは、チャネル中央部上の単層
のゲート絶縁膜１４を挟んで空間的に分離されている。
両ゲート絶縁膜１０ａ，１０ｂそれぞれが、第１実施形
態におけるゲート絶縁膜１０と同様の膜構造を有する。
すなわち、ゲート絶縁膜１０ａは、下層から順に、ボト
ム絶縁膜１１ａ，窒化膜１２ａ，トップ絶縁膜１３ａか
ら構成されている。同様に、ゲート絶縁膜１０ｂは、下
層から順に、ボトム絶縁膜１１ｂ，窒化膜１２ｂ，トッ
プ絶縁膜１３ｂから構成されている。ボトム絶縁膜１１
ａ，１１ｂ，窒化膜１２ａ，１２ｂ，トップ絶縁膜１３
ａ，１３ｂそれぞれは、第１実施形態におけるボトム絶
縁膜１１，窒化膜１２，トップ絶縁膜１３と同様の材
料、膜厚で、同様の成膜法により形成される。
【０１００】ここで、ゲート絶縁膜１０ｂの窒化膜１２
ｂを中心とした領域を“第１記憶領域Ｒ１”、ゲート絶
縁膜１０ａの窒化膜１２ａを中心とした領域を“第２記
憶領域Ｒ２”、ゲート絶縁膜部分を“第３の領域Ｒ３”
という。本実施形態では、電荷蓄積手段（キャリアトラ
ップ）の分布領域（第１記憶領域Ｒ１および第２記憶領
域Ｒ２）が空間的に分離され、その間の領域（第３の領
域Ｒ３）が単一材料の絶縁膜からなる。このため、互い
に離れた２つのメモリ領域を有するメモリトランジスタ
と、その２つのメモリ領域間に形成され、メモリトラン
ジスタとゲート電極が共通なＭＯＳ構造のコントロール
トランジスタが一体的に集積化された素子構造となって
いる。
ｂを中心とした領域を“第１記憶領域Ｒ１”、ゲート絶
縁膜１０ａの窒化膜１２ａを中心とした領域を“第２記
憶領域Ｒ２”、ゲート絶縁膜部分を“第３の領域Ｒ３”
という。本実施形態では、電荷蓄積手段（キャリアトラ
ップ）の分布領域（第１記憶領域Ｒ１および第２記憶領
域Ｒ２）が空間的に分離され、その間の領域（第３の領
域Ｒ３）が単一材料の絶縁膜からなる。このため、互い
に離れた２つのメモリ領域を有するメモリトランジスタ
と、その２つのメモリ領域間に形成され、メモリトラン
ジスタとゲート電極が共通なＭＯＳ構造のコントロール
トランジスタが一体的に集積化された素子構造となって
いる。
【０１０１】この構造の利点は種々ある。その一つは、
電荷注入範囲が限定されることで、過剰の電荷注入がさ
れにくいことにある。また、他の利点は、詳細は後述す
るが、可変しきい値電圧素子であるメモリトランジスタ
のほかに、しきい値電圧が一定なＭＯＳ型のコントロー
ルトランジスタによりチャネルのＯＮ／ＯＦＦが制御で
きる点にある。さらに、高温保持時に、蓄積電荷が横方
向に拡散しないので信頼性に優れる点も大きな利点であ
る。
電荷注入範囲が限定されることで、過剰の電荷注入がさ
れにくいことにある。また、他の利点は、詳細は後述す
るが、可変しきい値電圧素子であるメモリトランジスタ
のほかに、しきい値電圧が一定なＭＯＳ型のコントロー
ルトランジスタによりチャネルのＯＮ／ＯＦＦが制御で
きる点にある。さらに、高温保持時に、蓄積電荷が横方
向に拡散しないので信頼性に優れる点も大きな利点であ
る。
【０１０２】両端のゲート絶縁膜１０ａ，１０ｂ間のゲ
ート絶縁膜１４は、たとえばＣＶＤ法により形成した酸
化シリコン膜からなり、両端のゲート絶縁膜間を埋め込
むように形成されている。
ート絶縁膜１４は、たとえばＣＶＤ法により形成した酸
化シリコン膜からなり、両端のゲート絶縁膜間を埋め込
むように形成されている。
【０１０３】このゲート絶縁膜構造の種々ある形成方法
の一例では、まず、第１実施形態と同様に全面にボトム
絶縁膜，窒化膜，トップ絶縁膜の積層膜を形成した後、
チャネル中央部上で、この積層膜を一部エッチングによ
り除去する。これにより、ゲート絶縁膜１０ａ，１０ｂ
が空間的に分離して形成される。全面に酸化シリコン膜
を厚く堆積させ、酸化シリコン膜表面からエッチバック
を行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の絶縁
膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間がゲート
絶縁膜１４で埋まった段階でエッチバックを停止する
と、当該ゲート絶縁膜構造が完成する。なお、このエッ
チバック時のオーバエッチングを防止すため、ゲート絶
縁膜１０ａ，１０ｂ上に予めにエッチングストッパ膜、
たとえば窒化シリコン膜を薄く形成してもよい。その後
は、第１実施形態と同様にしてワード線ＷＬの形成工程
等を経て、当該メモリトランジスタを完成させる。
の一例では、まず、第１実施形態と同様に全面にボトム
絶縁膜，窒化膜，トップ絶縁膜の積層膜を形成した後、
チャネル中央部上で、この積層膜を一部エッチングによ
り除去する。これにより、ゲート絶縁膜１０ａ，１０ｂ
が空間的に分離して形成される。全面に酸化シリコン膜
を厚く堆積させ、酸化シリコン膜表面からエッチバック
を行う。そして、ゲート絶縁膜１０ａ，１０ｂ上の絶縁
膜が除去され、ゲート絶縁膜１０ａ，１０ｂ間がゲート
絶縁膜１４で埋まった段階でエッチバックを停止する
と、当該ゲート絶縁膜構造が完成する。なお、このエッ
チバック時のオーバエッチングを防止すため、ゲート絶
縁膜１０ａ，１０ｂ上に予めにエッチングストッパ膜、
たとえば窒化シリコン膜を薄く形成してもよい。その後
は、第１実施形態と同様にしてワード線ＷＬの形成工程
等を経て、当該メモリトランジスタを完成させる。
【０１０４】つぎに、このような構成の不揮発性メモリ
の動作について、ワード線ＷＬ１に接続された複数のメ
モリトランジスタＭ１１，Ｍ２１，…を例に説明する。
図２１（Ａ）は、書き込み時のバイアス設定条件を示す
回路図、図２１（Ｂ）は書き込み動作を示す素子断面
図、図２２（Ａ），（Ｂ）は読み出し時のバイアス設定
条件を示す回路図、図２３（Ａ）は消去時のバイアス設
定条件を示す回路図、図２３（Ｂ）消去動作を示す素子
断面図である。
の動作について、ワード線ＷＬ１に接続された複数のメ
モリトランジスタＭ１１，Ｍ２１，…を例に説明する。
図２１（Ａ）は、書き込み時のバイアス設定条件を示す
回路図、図２１（Ｂ）は書き込み動作を示す素子断面
図、図２２（Ａ），（Ｂ）は読み出し時のバイアス設定
条件を示す回路図、図２３（Ａ）は消去時のバイアス設
定条件を示す回路図、図２３（Ｂ）消去動作を示す素子
断面図である。
【０１０５】書き込みは、同一ワード線（ここでは、Ｗ
Ｌ１）に連なるメモリセルに対し並列に一括して行う。
図２１に示すように、メモリトランジスタの第１，第２
記憶領域Ｒ１，Ｒ２のどちらに書き込みを行うかによっ
て、副ビット線ＳＢＬ１，ＳＢＬ２，…および副ソース
線ＳＳＬ１，ＳＳＬ２，…の電圧印加の設定パターンを
決める。すなわち、図２１の例では、メモリトランジス
タＭ１１の第１記憶領域Ｒ１と、メモリトランジスタＭ
２１の第１，第２記憶領域Ｒ１，Ｒ２とにホットエレク
トロン注入を行うこととし、それに対応して副ビット線
ＳＢＬ１，ＳＢＬ２と副ソース線ＳＳＬ２に、所定の負
電圧、たとえば−５Ｖ程度の電圧を印加する。ホットエ
レクトロン注入を行わない残りの副線、ここでは副ソー
ス線ＳＳＬ１はオープンとし、電気的フローティング状
態とする。また、選択ワード線ＷＬ１に所定の正電圧、
たとえば６Ｖを印加し、他の非選択ワード線ＷＬ２〜Ｗ
Ｌｎに所定の書き込み禁止電圧、たとえば０Ｖを印加
し、基板（ｎウエルＷ）に０Ｖを印加する。
Ｌ１）に連なるメモリセルに対し並列に一括して行う。
図２１に示すように、メモリトランジスタの第１，第２
記憶領域Ｒ１，Ｒ２のどちらに書き込みを行うかによっ
て、副ビット線ＳＢＬ１，ＳＢＬ２，…および副ソース
線ＳＳＬ１，ＳＳＬ２，…の電圧印加の設定パターンを
決める。すなわち、図２１の例では、メモリトランジス
タＭ１１の第１記憶領域Ｒ１と、メモリトランジスタＭ
２１の第１，第２記憶領域Ｒ１，Ｒ２とにホットエレク
トロン注入を行うこととし、それに対応して副ビット線
ＳＢＬ１，ＳＢＬ２と副ソース線ＳＳＬ２に、所定の負
電圧、たとえば−５Ｖ程度の電圧を印加する。ホットエ
レクトロン注入を行わない残りの副線、ここでは副ソー
ス線ＳＳＬ１はオープンとし、電気的フローティング状
態とする。また、選択ワード線ＷＬ１に所定の正電圧、
たとえば６Ｖを印加し、他の非選択ワード線ＷＬ２〜Ｗ
Ｌｎに所定の書き込み禁止電圧、たとえば０Ｖを印加
し、基板（ｎウエルＷ）に０Ｖを印加する。
【０１０６】この書き込み条件下、書き込み対象行の複
数のメモリトランジスタにおいて、選択ワード線ＷＬ１
に印加された正電圧により、所定の負電圧（−５Ｖ）が
印加された副ビット線ＳＢＬ１，ＳＢＬ２および副ソー
ス線ＳＳＬ２をなすｐ型不純物領域の表面が深い空乏状
態となり、その結果、第１，第２実施形態と同様な原理
により、ホットエレクトロンが効率よく、しかも高速に
電荷蓄積手段であるキャリアトラップに注入される。こ
の結果、メモリトランジスタしきい値電圧が、消去状態
のＶthe ＝−２．５Ｖ〜−２．３Ｖから減少して、書き
込み状態のＶthp （≧−０．５Ｖ）に変化する。
数のメモリトランジスタにおいて、選択ワード線ＷＬ１
に印加された正電圧により、所定の負電圧（−５Ｖ）が
印加された副ビット線ＳＢＬ１，ＳＢＬ２および副ソー
ス線ＳＳＬ２をなすｐ型不純物領域の表面が深い空乏状
態となり、その結果、第１，第２実施形態と同様な原理
により、ホットエレクトロンが効率よく、しかも高速に
電荷蓄積手段であるキャリアトラップに注入される。こ
の結果、メモリトランジスタしきい値電圧が、消去状態
のＶthe ＝−２．５Ｖ〜−２．３Ｖから減少して、書き
込み状態のＶthp （≧−０．５Ｖ）に変化する。
【０１０７】一方、非選択行のメモリトランジスタＭ１
２，２２，…では、ゲートとソースまたはドレインとの
間に６Ｖ程度しか電圧がかからない。したがって、電荷
蓄積手段にホットエレクトロンが注入されず、有効に書
き込みが禁止される。
２，２２，…では、ゲートとソースまたはドレインとの
間に６Ｖ程度しか電圧がかからない。したがって、電荷
蓄積手段にホットエレクトロンが注入されず、有効に書
き込みが禁止される。
【０１０８】この書き込み方法では、電荷の電界加速方
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。電流自体は小さいが、このように電荷蓄積手段分布
面内のほぼ全域に電荷が注入されることから、必要なし
きい値電圧変化を得るための書き込み時間は、たとえば
１０μｓ以下と従来より１桁以上短くなる。また、この
書き込みでは、副ビット線ＳＢＬ１をなすｐ型不純物領
域からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純
物領域からの電荷注入は、それぞれ局所的である。すな
わち、本実施形態では、電荷を注入できる領域が第１記
憶領域Ｒ１または第２記憶領域Ｒ２に限定されるため、
過剰の書き込みが防止できる。
向と注入方向がほぼ一致するため、従来のＣＨＥ注入方
式より電荷の注入効率が高い。また、チャネル自体は形
成せずに書き込みを行うため、電流消費が少なくてす
む。電流自体は小さいが、このように電荷蓄積手段分布
面内のほぼ全域に電荷が注入されることから、必要なし
きい値電圧変化を得るための書き込み時間は、たとえば
１０μｓ以下と従来より１桁以上短くなる。また、この
書き込みでは、副ビット線ＳＢＬ１をなすｐ型不純物領
域からの電荷注入、副ソース線ＳＳＬ１をなすｐ型不純
物領域からの電荷注入は、それぞれ局所的である。すな
わち、本実施形態では、電荷を注入できる領域が第１記
憶領域Ｒ１または第２記憶領域Ｒ２に限定されるため、
過剰の書き込みが防止できる。
【０１０９】さらに、副線ＳＢＬ，ＳＳＬへの印加電圧
の組合せを設定しワード線を立ち下げるだけの１回の動
作でページ書き込みができる。その際、上記した注入効
率の改善によってビット当たりの書き込み電流が桁違い
に小さくなり、従来のＣＨＥ注入方式では１バイト
（Ｂ）程度であった一括並列書き込み可能なセル数が、
本実施形態では１キロバイト（ｋＢ）以上と格段に大き
くなる。なお、ページ書き込みを行わない場合は、書き
込みをすべき選択セル列と、書き込みを禁止すべき非選
択セル列をバイアス条件により区別し、その選択セル列
のみに対する書き込みも可能である。
の組合せを設定しワード線を立ち下げるだけの１回の動
作でページ書き込みができる。その際、上記した注入効
率の改善によってビット当たりの書き込み電流が桁違い
に小さくなり、従来のＣＨＥ注入方式では１バイト
（Ｂ）程度であった一括並列書き込み可能なセル数が、
本実施形態では１キロバイト（ｋＢ）以上と格段に大き
くなる。なお、ページ書き込みを行わない場合は、書き
込みをすべき選択セル列と、書き込みを禁止すべき非選
択セル列をバイアス条件により区別し、その選択セル列
のみに対する書き込みも可能である。
【０１１０】読み出しでは、ページ読み出しを基本とす
る。第２記憶領域Ｒ２のビットを読み出す場合、図２２
（Ａ）に示すように、副ビット線ＳＢＬ１，ＳＢＬ２，
…に所定のドレイン電圧、たとえば−１．５Ｖを印加
し、副ソース線ＳＳＬ１，ＳＳＬ２，…および基板に０
Ｖを印加する。また、非選択ワード線ＷＬ２，ＷＬ３，
…に所定の読み出し禁止電圧、たとえば０Ｖを印加す
る。この状態で、読み出し対象のワード線ＷＬ１に所定
の読み出しゲート電圧、たとえば−４．５Ｖを印加す
る。これにより、ワード線ＷＬ１に接続されたメモリト
ランジスタＭ２１，…の第２記憶領域Ｒ２が書き込み状
態の場合、そのメモリトランジスタＭ２１がオンし、読
み出し電流ＩR が図のように流れて副ビット線電圧が変
化する。一方、第２記憶領域Ｒ２が書き込み状態でない
メモリトランジスタＭ１１は、しきい値電圧が高いまま
でありオフ状態を維持する。その後、オンしたメモリト
ランジスタを介してプリチャージ電荷がソース線に流れ
た副ビット線ＳＢＬ２等の電圧変化を、図示しないセン
スアンプ等で増幅して読み出す。第１記憶領域Ｒ１の読
み出しは、ドレイン電圧−１．５Ｖを上記とは逆方向に
印加することで達成される。
る。第２記憶領域Ｒ２のビットを読み出す場合、図２２
（Ａ）に示すように、副ビット線ＳＢＬ１，ＳＢＬ２，
…に所定のドレイン電圧、たとえば−１．５Ｖを印加
し、副ソース線ＳＳＬ１，ＳＳＬ２，…および基板に０
Ｖを印加する。また、非選択ワード線ＷＬ２，ＷＬ３，
…に所定の読み出し禁止電圧、たとえば０Ｖを印加す
る。この状態で、読み出し対象のワード線ＷＬ１に所定
の読み出しゲート電圧、たとえば−４．５Ｖを印加す
る。これにより、ワード線ＷＬ１に接続されたメモリト
ランジスタＭ２１，…の第２記憶領域Ｒ２が書き込み状
態の場合、そのメモリトランジスタＭ２１がオンし、読
み出し電流ＩR が図のように流れて副ビット線電圧が変
化する。一方、第２記憶領域Ｒ２が書き込み状態でない
メモリトランジスタＭ１１は、しきい値電圧が高いまま
でありオフ状態を維持する。その後、オンしたメモリト
ランジスタを介してプリチャージ電荷がソース線に流れ
た副ビット線ＳＢＬ２等の電圧変化を、図示しないセン
スアンプ等で増幅して読み出す。第１記憶領域Ｒ１の読
み出しは、ドレイン電圧−１．５Ｖを上記とは逆方向に
印加することで達成される。
【０１１１】ところで、チャネル中央部にＭＯＳ型コン
トロールトランジスタがない第２実施形態のトランジス
タ構造では、書き込み時にエレクトロンの注入が過剰に
行われメモリトランジスタのしきい値電圧が大きく低下
すると、読み出し時の電流量がばらつく上、電流消費も
無駄が多い。
トロールトランジスタがない第２実施形態のトランジス
タ構造では、書き込み時にエレクトロンの注入が過剰に
行われメモリトランジスタのしきい値電圧が大きく低下
すると、読み出し時の電流量がばらつく上、電流消費も
無駄が多い。
【０１１２】本実施形態のようにチャネル中央部（第３
の領域Ｒ３）にＭＯＳトランジスタが形成された構造で
は、第３の領域Ｒ３におけるＭＯＳトランジスタのしき
い値電圧Ｖth(MOS) が、たとえば−０．５Ｖ〜−０．７
Ｖ程度に予め設定されている。このため、メモリトラン
ジスタに過剰書き込みがされている場合でも、その影響
を読み出し時に受けない。なぜなら、メモリトランジス
タのしきい値電圧が大きく低下し読み出し電流が増大し
ようとすると、ＭＯＳ型のコントロールトランジスタが
カットオフしリミッタとして機能するからである。した
がって、このメモリセルではセレクトトランジスタのし
きい値電圧制御を通して読み出し電流の上限が制御で
き、無駄な電流消費がないという利点がある。
の領域Ｒ３）にＭＯＳトランジスタが形成された構造で
は、第３の領域Ｒ３におけるＭＯＳトランジスタのしき
い値電圧Ｖth(MOS) が、たとえば−０．５Ｖ〜−０．７
Ｖ程度に予め設定されている。このため、メモリトラン
ジスタに過剰書き込みがされている場合でも、その影響
を読み出し時に受けない。なぜなら、メモリトランジス
タのしきい値電圧が大きく低下し読み出し電流が増大し
ようとすると、ＭＯＳ型のコントロールトランジスタが
カットオフしリミッタとして機能するからである。した
がって、このメモリセルではセレクトトランジスタのし
きい値電圧制御を通して読み出し電流の上限が制御で
き、無駄な電流消費がないという利点がある。
【０１１３】消去は、第１，第２実施形態と同様、チャ
ネル全面、ＦＮトンネリングまたは直接トンネリングを
用いてチャネル全面から電子を引き抜くことにより行
う。直接トンネリングを用て全ブロックを一括消去する
場合、たとえば図２３（Ａ）に示すように、全てのワー
ド線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての副ビット線Ｓ
ＢＬ１，ＳＢＬ２，…、全ての副ソース線ＳＳＬ１，Ｓ
ＳＬ２，…および基板（ｐウエルＷ）に５Ｖを印加す
る。
ネル全面、ＦＮトンネリングまたは直接トンネリングを
用いてチャネル全面から電子を引き抜くことにより行
う。直接トンネリングを用て全ブロックを一括消去する
場合、たとえば図２３（Ａ）に示すように、全てのワー
ド線ＷＬ１，ＷＬ２，…に−５Ｖ、全ての副ビット線Ｓ
ＢＬ１，ＳＢＬ２，…、全ての副ソース線ＳＳＬ１，Ｓ
ＳＬ２，…および基板（ｐウエルＷ）に５Ｖを印加す
る。
【０１１４】これにより、図２３（Ｂ）に示すように、
電荷蓄積手段に保持されていた電子が基板側に引き抜か
れ、しきい値電圧が上昇して消去が行われる。この電子
引き抜きによる消去時間は１０ｍｓ程度まで低減でき、
従来の直接トンネル効果によるホール注入消去時間の典
型値１００ｍｓに比べ１桁以上改善された。また、従来
のホール注入による消去では、書き込みに比べ電荷がボ
トム絶縁膜を通過する時間が長いため絶縁膜質の劣化が
懸念されるが、本発明では消去は電子引き抜きを用いる
ため、信頼性が高い。
電荷蓄積手段に保持されていた電子が基板側に引き抜か
れ、しきい値電圧が上昇して消去が行われる。この電子
引き抜きによる消去時間は１０ｍｓ程度まで低減でき、
従来の直接トンネル効果によるホール注入消去時間の典
型値１００ｍｓに比べ１桁以上改善された。また、従来
のホール注入による消去では、書き込みに比べ電荷がボ
トム絶縁膜を通過する時間が長いため絶縁膜質の劣化が
懸念されるが、本発明では消去は電子引き抜きを用いる
ため、信頼性が高い。
【０１１５】以上の書き込み、読み出しおよび消去のオ
ペレーションを用いて、メモリセルの信頼性データを調
べた。この結果、データ書き換え特性、データ保持特性
およびリードディスターブ特性に関して、データ書き換
え１×１０6 回以上、データ保持が１０年、リードディ
スターブ特性が１０年は保証できることが分かった。ま
た、データ保持特性は、１×１０6 回のデータ書き換え
後でも８５℃，１０年を満足した。なお、本構造の２ビ
ット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造の
コントロールトランジスタのゲート長を短くする場合、
トランジスタの形状、実効ゲート長あるいは不純物プロ
ファイルを最適化することにより、ゲート長は０．１μ
ｍまたはそれ以下まで微細化が可能である。
ペレーションを用いて、メモリセルの信頼性データを調
べた。この結果、データ書き換え特性、データ保持特性
およびリードディスターブ特性に関して、データ書き換
え１×１０6 回以上、データ保持が１０年、リードディ
スターブ特性が１０年は保証できることが分かった。ま
た、データ保持特性は、１×１０6 回のデータ書き換え
後でも８５℃，１０年を満足した。なお、本構造の２ビ
ット／セル記憶のＭＯＮＯＳでは、中央のＭＯＳ構造の
コントロールトランジスタのゲート長を短くする場合、
トランジスタの形状、実効ゲート長あるいは不純物プロ
ファイルを最適化することにより、ゲート長は０．１μ
ｍまたはそれ以下まで微細化が可能である。
【０１１６】第８実施形態 第８実施形態は、２ビット／セル書き込みが容易な仮想
接地ＮＯＲ型の不揮発性メモリに関する。
接地ＮＯＲ型の不揮発性メモリに関する。
【０１１７】図２４は、第８実施形態に係るメモリセル
アレイの構成例を示す回路図である。このメモリセルア
レイは、基本的には、第５実施形態と同様の仮想接地Ｎ
ＯＲ型のメモリセルアレイである。だだし、このメモリ
セルアレイでは、各メモリトランジスタに、ソース・ド
レイン不純物領域側からチャネル形成領域に一部重なる
ようにコントロールゲートが設けられている。そして、
ビット方向に連なるメモリトランジスタＭ１１，Ｍ１
２，…の一方のコントロールゲートを共通接続する制御
線ＣＬ１ａ，他方のコントロールゲートを共通接続する
制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモ
リトランジスタＭ２１，Ｍ２２，…の一方のコントロー
ルゲートを共通接続する制御線ＣＬ２ａ，他方のコント
ロールゲートを共通接続する制御線ＣＬ２ｂ，…が設け
られている。各制御線は、ワード線とは独立に制御され
る。
アレイの構成例を示す回路図である。このメモリセルア
レイは、基本的には、第５実施形態と同様の仮想接地Ｎ
ＯＲ型のメモリセルアレイである。だだし、このメモリ
セルアレイでは、各メモリトランジスタに、ソース・ド
レイン不純物領域側からチャネル形成領域に一部重なる
ようにコントロールゲートが設けられている。そして、
ビット方向に連なるメモリトランジスタＭ１１，Ｍ１
２，…の一方のコントロールゲートを共通接続する制御
線ＣＬ１ａ，他方のコントロールゲートを共通接続する
制御線ＣＬ１ｂ，他の列に属しビット方向に連なるメモ
リトランジスタＭ２１，Ｍ２２，…の一方のコントロー
ルゲートを共通接続する制御線ＣＬ２ａ，他方のコント
ロールゲートを共通接続する制御線ＣＬ２ｂ，…が設け
られている。各制御線は、ワード線とは独立に制御され
る。
【０１１８】図２４においては、各制御線がチャネル形
成領域に一部重なることによって、中央のメモリトラン
ジスタをはさんで両側にＭＯＳ構造のコントロールトラ
ンジスタが形成されている。
成領域に一部重なることによって、中央のメモリトラン
ジスタをはさんで両側にＭＯＳ構造のコントロールトラ
ンジスタが形成されている。
【０１１９】図２５に、第８実施形態に係るトランジス
タ構造の例を示す。このメモリトランジスタにおいて、
チャネル形成領域の中央部に、下層からボトム絶縁膜１
１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁
膜１０を介してメモリトランジスタのゲート電極１５が
積層されている。このゲート電極１５は、図示しないワ
ード線ＷＬをなす上層配線層に接続され、ワード方向の
メモリセル間で共通に接続されている。
タ構造の例を示す。このメモリトランジスタにおいて、
チャネル形成領域の中央部に、下層からボトム絶縁膜１
１，窒化膜１２，トップ絶縁膜１３からなるゲート絶縁
膜１０を介してメモリトランジスタのゲート電極１５が
積層されている。このゲート電極１５は、図示しないワ
ード線ＷＬをなす上層配線層に接続され、ワード方向の
メモリセル間で共通に接続されている。
【０１２０】一方、メモリトランジスタのチャネル方向
両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に、コント
ロールトランジスタのゲート絶縁膜１６ａが形成されて
いる。そのゲート絶縁膜１６ａ上に、コントロールゲー
トＣＧが形成されている。コントロールゲートＣＧとゲ
ート電極１５との間は、スペーサ絶縁層１６ｂにより絶
縁分離されている。
両側の副ビット線ＳＢＬｉ，ＳＢＬｉ＋１上に、コント
ロールトランジスタのゲート絶縁膜１６ａが形成されて
いる。そのゲート絶縁膜１６ａ上に、コントロールゲー
トＣＧが形成されている。コントロールゲートＣＧとゲ
ート電極１５との間は、スペーサ絶縁層１６ｂにより絶
縁分離されている。
【０１２１】このメモリセルの形成では、たとえば、ゲ
ート絶縁膜１０とゲート電極１５となる導電膜を全面に
形成した後、ゲート電極のパターンニング時に、ゲート
絶縁膜１０を上層から順次加工する。つぎに、このパタ
ーンをゲート絶縁膜１６ａで覆う。スペーサ絶縁膜１６
ｂをゲート絶縁膜１６ａより厚くする場合は、さらに同
種の絶縁膜を積み増しした後、異方性エッチングする。
これにより、ゲート電極の側壁側にスペーサ絶縁層１６
ｂが形成される。コントロールゲートＣＧとなる導電膜
を堆積し、この導電膜を異方性エッチングして、サイド
ウォール状に残し、これにより、コントロールゲートＣ
Ｇを形成する。
ート絶縁膜１０とゲート電極１５となる導電膜を全面に
形成した後、ゲート電極のパターンニング時に、ゲート
絶縁膜１０を上層から順次加工する。つぎに、このパタ
ーンをゲート絶縁膜１６ａで覆う。スペーサ絶縁膜１６
ｂをゲート絶縁膜１６ａより厚くする場合は、さらに同
種の絶縁膜を積み増しした後、異方性エッチングする。
これにより、ゲート電極の側壁側にスペーサ絶縁層１６
ｂが形成される。コントロールゲートＣＧとなる導電膜
を堆積し、この導電膜を異方性エッチングして、サイド
ウォール状に残し、これにより、コントロールゲートＣ
Ｇを形成する。
【０１２２】このようにして形成されたトランジスタの
書き込み動作では、前記した他の実施形態と同様にペー
ジ書き込みを行う。バイアス条件は、基本的に第７実施
形態と同様である。ただし、この第８実施形態では、ビ
ット線がワード方向に隣接した２メモリセル間で共通と
なっているため、メモリトランジスタの第１記憶領域Ｒ
１，第２記憶領域Ｒ２に書き込みを行うか否かは、コン
トロールトランジスタのコントロールゲートＣＧの電圧
により制御する。すなわち、ビット線ＢＬ１，ＢＬ２，
…は全て−５Ｖの電圧を印加しておき、書き込みを行う
側のコントロールゲートＣＧのみ所定の正電圧、たとえ
ば６Ｖを印加する。これにより、この正電圧印加のコン
トロールゲートＣＧ下では、ｐ型不純物領域が深い空乏
状態となり、エネルギーバンドの曲がりが急峻となる。
このときバンド間トンネル効果により電子が価電子帯よ
り伝導帯にトンネルし、ｐ型不純物領域側に流れる。発
生したエレクトロンは、チャネル形成領域の中央部側に
若干ドリフトして、そこで、より強電界を及ぼしている
ゲート電極１５により電界加速され、その一部がホット
エレクトロンとなる。このｐ型不純物領域端で発生した
高エネルギー電荷（ホットエレクトロン）は、その運動
量（方向と大きさ）を維持しながら殆ど運動エネルギー
を失うことなく効率よく、しかも高速に電荷蓄積手段で
あるキャリアトラップに注入される。この結果、メモリ
トランジスタしきい値電圧が、消去状態のＶthe ＝−
２．５Ｖ〜−２．３Ｖから減少して、書き込み状態のＶ
thp （≧−０．５Ｖ）に変化する。
書き込み動作では、前記した他の実施形態と同様にペー
ジ書き込みを行う。バイアス条件は、基本的に第７実施
形態と同様である。ただし、この第８実施形態では、ビ
ット線がワード方向に隣接した２メモリセル間で共通と
なっているため、メモリトランジスタの第１記憶領域Ｒ
１，第２記憶領域Ｒ２に書き込みを行うか否かは、コン
トロールトランジスタのコントロールゲートＣＧの電圧
により制御する。すなわち、ビット線ＢＬ１，ＢＬ２，
…は全て−５Ｖの電圧を印加しておき、書き込みを行う
側のコントロールゲートＣＧのみ所定の正電圧、たとえ
ば６Ｖを印加する。これにより、この正電圧印加のコン
トロールゲートＣＧ下では、ｐ型不純物領域が深い空乏
状態となり、エネルギーバンドの曲がりが急峻となる。
このときバンド間トンネル効果により電子が価電子帯よ
り伝導帯にトンネルし、ｐ型不純物領域側に流れる。発
生したエレクトロンは、チャネル形成領域の中央部側に
若干ドリフトして、そこで、より強電界を及ぼしている
ゲート電極１５により電界加速され、その一部がホット
エレクトロンとなる。このｐ型不純物領域端で発生した
高エネルギー電荷（ホットエレクトロン）は、その運動
量（方向と大きさ）を維持しながら殆ど運動エネルギー
を失うことなく効率よく、しかも高速に電荷蓄積手段で
あるキャリアトラップに注入される。この結果、メモリ
トランジスタしきい値電圧が、消去状態のＶthe ＝−
２．５Ｖ〜−２．３Ｖから減少して、書き込み状態のＶ
thp （≧−０．５Ｖ）に変化する。
【０１２３】一方、書き込みを行いたくない側のコント
ロールゲートＣＧは、０Ｖまたは−５Ｖ程度の負電圧を
印加する。このコントロールゲートＣＧ下のｐ型不純物
領域は、エネルギーバンドの曲がりが急峻とならず、し
たがってホットエレクトロンが発生し得ず、有効に書き
込みが禁止される。
ロールゲートＣＧは、０Ｖまたは−５Ｖ程度の負電圧を
印加する。このコントロールゲートＣＧ下のｐ型不純物
領域は、エネルギーバンドの曲がりが急峻とならず、し
たがってホットエレクトロンが発生し得ず、有効に書き
込みが禁止される。
【０１２４】この書き込み方法では、第７実施形態と同
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
【０１２５】読み出しでは、ページ読み出しを基本と
し、基本的な印加バイアス値、すなわちドレイン側に−
１．５Ｖ、ソース側に０Ｖ、そしてゲートに−４．５Ｖ
を印加する事自体は第７実施形態と同様である。ただ
し、本実施形態では、このビット方向の共通線（ビット
線ＢＬ１，ＢＬ２，…）がワード方向に隣接した２メモ
リセル間で共通化されている。このため、第６実施形態
と同様に、ビット方向の共通線に対し−１．５Ｖと０Ｖ
を交互に印加すると、−１．５Ｖを印加した共通線（ビ
ット線）に、これに接続した２メモリセル分のデータが
読み出されてしまいデータ判別が不可能となってしま
う。そこで、一方のメモリセルは、コントロールゲート
ＣＧをオンさせてチャネルをカットフしておく必要があ
る。すなわち、１回の読み出し動作で、１列ごとにしか
読み出せない。第１記憶領域Ｒ１，第２記憶領域Ｒ２の
読み出しで２回の動作を必要とするため、結局、１ペー
ジの読み出しに４回の動作サイクルを要することなる。
し、基本的な印加バイアス値、すなわちドレイン側に−
１．５Ｖ、ソース側に０Ｖ、そしてゲートに−４．５Ｖ
を印加する事自体は第７実施形態と同様である。ただ
し、本実施形態では、このビット方向の共通線（ビット
線ＢＬ１，ＢＬ２，…）がワード方向に隣接した２メモ
リセル間で共通化されている。このため、第６実施形態
と同様に、ビット方向の共通線に対し−１．５Ｖと０Ｖ
を交互に印加すると、−１．５Ｖを印加した共通線（ビ
ット線）に、これに接続した２メモリセル分のデータが
読み出されてしまいデータ判別が不可能となってしま
う。そこで、一方のメモリセルは、コントロールゲート
ＣＧをオンさせてチャネルをカットフしておく必要があ
る。すなわち、１回の読み出し動作で、１列ごとにしか
読み出せない。第１記憶領域Ｒ１，第２記憶領域Ｒ２の
読み出しで２回の動作を必要とするため、結局、１ペー
ジの読み出しに４回の動作サイクルを要することなる。
【０１２６】消去は、前記した他の実施形態と同様であ
る。
る。
【０１２７】第９実施形態 第９実施形態は、２ビット／セル書き込みが容易な分離
ソース線ＮＯＲ型の他のメモリ素子例に関する。
ソース線ＮＯＲ型の他のメモリ素子例に関する。
【０１２８】図２６は、第９実施形態に係るメモリセル
アレイの構成例を示す回路図である。このメモリセルア
レイでは、各メモリセルにおいて、中央がビット方向の
制御線ＣＬ１，ＣＬ２，…に接続されたＭＯＳ構造のコ
ントロールトランジスタとなっており、その両側それぞ
れに、ゲートがワード線ＷＬ１，ＷＬ２，…に接続され
たメモリトランジスタが形成されている。
アレイの構成例を示す回路図である。このメモリセルア
レイでは、各メモリセルにおいて、中央がビット方向の
制御線ＣＬ１，ＣＬ２，…に接続されたＭＯＳ構造のコ
ントロールトランジスタとなっており、その両側それぞ
れに、ゲートがワード線ＷＬ１，ＷＬ２，…に接続され
たメモリトランジスタが形成されている。
【０１２９】図２７（Ａ）に、第９実施形態に係るメモ
リセルの第１の構造例を示す。このメモリセル構造は、
第７実施形態（図２０）に示すメモリセル構造と比べる
と、第１記憶領域Ｒ１，第２記憶領域Ｒ２および第３の
領域Ｒ３ごとにゲート電極が分離して設けられている。
すなわち、チャネル形成領域中央部上に形成されコント
ロールゲートＣＧと、そのコントロールゲートＣＧと絶
縁分離され、チャネル方向両側に設けられ、ワード線Ｗ
Ｌに接続されたゲート電極１５ａ，１５ｂとを有する。
コントロールゲートＣＧは、ソース側とドレイン側で空
間的に分離された２つのゲート積層パターン、すなわち
ゲート電極１５ａとゲート絶縁膜１０ａとの積層パター
ンと、ゲート電極１５ｂとゲート絶縁膜１０ｂとの積層
パターンとの間に、ゲート絶縁膜１７を介して埋め込ま
れている。
リセルの第１の構造例を示す。このメモリセル構造は、
第７実施形態（図２０）に示すメモリセル構造と比べる
と、第１記憶領域Ｒ１，第２記憶領域Ｒ２および第３の
領域Ｒ３ごとにゲート電極が分離して設けられている。
すなわち、チャネル形成領域中央部上に形成されコント
ロールゲートＣＧと、そのコントロールゲートＣＧと絶
縁分離され、チャネル方向両側に設けられ、ワード線Ｗ
Ｌに接続されたゲート電極１５ａ，１５ｂとを有する。
コントロールゲートＣＧは、ソース側とドレイン側で空
間的に分離された２つのゲート積層パターン、すなわち
ゲート電極１５ａとゲート絶縁膜１０ａとの積層パター
ンと、ゲート電極１５ｂとゲート絶縁膜１０ｂとの積層
パターンとの間に、ゲート絶縁膜１７を介して埋め込ま
れている。
【０１３０】このメモリセルの種々ある形成法の一例に
おいては、たとえば、ゲート絶縁膜１０ａ，１０ｂとゲ
ート電極１５ａ，１５ｂとなる導電膜を全面に形成した
後、２つのゲート電極１５ａ，１５ｂのパターンニング
時に、ゲート絶縁膜１０ａ，１０ｂを一括して加工す
る。これにより、副ビット線ＳＢＬｉ側と、副ビット線
ＳＢＬｉ＋１側に空間的に分離して、２つのゲート電極
１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パ
ターンが形成される。その後、全面に絶縁膜１７とコン
トロールゲートＣＧとなる導電膜とを堆積し、これらの
膜をエッチバックする。これにより、２つのゲート電極
１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パ
ターン間に、ゲート絶縁膜１７とコントロールゲートＣ
Ｇが埋め込まれるように形成される。
おいては、たとえば、ゲート絶縁膜１０ａ，１０ｂとゲ
ート電極１５ａ，１５ｂとなる導電膜を全面に形成した
後、２つのゲート電極１５ａ，１５ｂのパターンニング
時に、ゲート絶縁膜１０ａ，１０ｂを一括して加工す
る。これにより、副ビット線ＳＢＬｉ側と、副ビット線
ＳＢＬｉ＋１側に空間的に分離して、２つのゲート電極
１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パ
ターンが形成される。その後、全面に絶縁膜１７とコン
トロールゲートＣＧとなる導電膜とを堆積し、これらの
膜をエッチバックする。これにより、２つのゲート電極
１５ａ，１５ｂとゲート絶縁膜１０ａ，１０ｂの積層パ
ターン間に、ゲート絶縁膜１７とコントロールゲートＣ
Ｇが埋め込まれるように形成される。
【０１３１】このように形成されたメモリセルでは、第
７実施形態と同様に過剰書き込みの影響を低減するため
に、チャネル形成領域中央部に、ワード線に接続された
ＭＯＳ型のコントロールトランジスタが形成されてい
る。このコントロールトランジスタのしきい値電圧は、
たとえば−０．５Ｖ〜−０．７Ｖに設定される。また、
ビット線ＢＬｉ，ＢＬｉ＋１をなす不純物領域上に、電
荷蓄積手段を含み電荷保持能力を有したＯＮＯ膜タイプ
のゲート絶縁膜１０ａ，１０ｂを介してゲート電極１５
ａ，１５ｂが配置され、これによりメモリトランジスタ
が形成されている。
７実施形態と同様に過剰書き込みの影響を低減するため
に、チャネル形成領域中央部に、ワード線に接続された
ＭＯＳ型のコントロールトランジスタが形成されてい
る。このコントロールトランジスタのしきい値電圧は、
たとえば−０．５Ｖ〜−０．７Ｖに設定される。また、
ビット線ＢＬｉ，ＢＬｉ＋１をなす不純物領域上に、電
荷蓄積手段を含み電荷保持能力を有したＯＮＯ膜タイプ
のゲート絶縁膜１０ａ，１０ｂを介してゲート電極１５
ａ，１５ｂが配置され、これによりメモリトランジスタ
が形成されている。
【０１３２】図２７（Ｂ）に、第９実施形態に係るメモ
リセルの第２の構造例を示す。前記した図２７（Ａ）で
はゲート電極１５ａ，１５ｂが２つに分離されていた
が、このメモリセル構造ではメモリトランジスタのゲー
ト電極１８が、単一の導電材料から一体に形成されてい
る。このゲート電極１８は図２６におけるワード線ＷＬ
を構成し、ＯＮＯタイプのゲート絶縁膜１０を間に挟ん
で、中央のコントロールゲートＣＧ上に交差している。
このため、ＯＮＯタイプのゲート絶縁膜１０は、コント
ロールゲートＣＧとソース・ドレイン領域（ビット線Ｂ
ＬｉまたはＢＬｉ＋１）との間のチャネル形成領域部分
上にそれぞれ接触している。このゲート絶縁膜１０のチ
ャネル形成領域に接触した部分が第１，第２記憶領域Ｒ
１，Ｒ２となる。また、コントロールゲートＣＧの下の
ゲート絶縁膜１７は単層の絶縁膜からなり、この単層の
絶縁膜が電荷保持能力を有しない第３の領域Ｒ３とな
る。
リセルの第２の構造例を示す。前記した図２７（Ａ）で
はゲート電極１５ａ，１５ｂが２つに分離されていた
が、このメモリセル構造ではメモリトランジスタのゲー
ト電極１８が、単一の導電材料から一体に形成されてい
る。このゲート電極１８は図２６におけるワード線ＷＬ
を構成し、ＯＮＯタイプのゲート絶縁膜１０を間に挟ん
で、中央のコントロールゲートＣＧ上に交差している。
このため、ＯＮＯタイプのゲート絶縁膜１０は、コント
ロールゲートＣＧとソース・ドレイン領域（ビット線Ｂ
ＬｉまたはＢＬｉ＋１）との間のチャネル形成領域部分
上にそれぞれ接触している。このゲート絶縁膜１０のチ
ャネル形成領域に接触した部分が第１，第２記憶領域Ｒ
１，Ｒ２となる。また、コントロールゲートＣＧの下の
ゲート絶縁膜１７は単層の絶縁膜からなり、この単層の
絶縁膜が電荷保持能力を有しない第３の領域Ｒ３とな
る。
【０１３３】この第２の構造のメモリセルは、電荷保持
能力を有したＯＮＯタイプのゲート絶縁膜１０を２つに
分離する必要がない。すなわち、ｐ型不純物領域（ビッ
ト線ＢＬｉ，ＢＬｉ＋１）が形成されたｎウエルＷ上
に、コントロールゲートのゲート積層パターン（１７，
ＣＧ）をビット方向に長く形成した後、ゲート絶縁膜１
０を第１実施形態と同様な方法によって成膜し、ゲート
電極１８となる導電膜を堆積し、この導電膜とゲート絶
縁膜１０をワード方向に長いパターンに一括して加工す
る。したがって、製造プロセスが簡素化でき、作りやす
いという利点がある。なお、コントロールゲートＣＧを
ゲート電極とする中央のコントロールトランジスタと、
その両側のメモリトランジスタとのしきい値電圧差を設
けるには、コントロールゲートＣＧを形成するまえにコ
ントロールトランジスタのしきい値電圧を設定するイオ
ン注入をチャネル形成領域に対して行い、コントロール
ゲートＣＧを形成した後に再びイオン注入を行って、メ
モリトランジスタのしきい値電圧を調整することで実現
できる。したがって、このしきい値電圧設定も容易であ
る。
能力を有したＯＮＯタイプのゲート絶縁膜１０を２つに
分離する必要がない。すなわち、ｐ型不純物領域（ビッ
ト線ＢＬｉ，ＢＬｉ＋１）が形成されたｎウエルＷ上
に、コントロールゲートのゲート積層パターン（１７，
ＣＧ）をビット方向に長く形成した後、ゲート絶縁膜１
０を第１実施形態と同様な方法によって成膜し、ゲート
電極１８となる導電膜を堆積し、この導電膜とゲート絶
縁膜１０をワード方向に長いパターンに一括して加工す
る。したがって、製造プロセスが簡素化でき、作りやす
いという利点がある。なお、コントロールゲートＣＧを
ゲート電極とする中央のコントロールトランジスタと、
その両側のメモリトランジスタとのしきい値電圧差を設
けるには、コントロールゲートＣＧを形成するまえにコ
ントロールトランジスタのしきい値電圧を設定するイオ
ン注入をチャネル形成領域に対して行い、コントロール
ゲートＣＧを形成した後に再びイオン注入を行って、メ
モリトランジスタのしきい値電圧を調整することで実現
できる。したがって、このしきい値電圧設定も容易であ
る。
【０１３４】図２７（Ａ）または（Ｂ）のメモリセルの
書き込み動作では、第７実施形態と同様にページ書き込
みを行う。バイアス条件は、基本的に第７実施形態と同
様である。第９実施形態では、第７実施形態と同様、ビ
ット線がワード方向に隣接した２メモリセル間で分離し
ており、メモリトランジスタの第１記憶領域Ｒ１，第２
記憶領域Ｒ２に書き込みを行うか否かは、ビット線電圧
を−５Ｖとするか、オープンとするかにより制御する。
最初に全てのワード線ＷＬに６Ｖの電圧を印加してお
き、書き込みを行う側のビット線のみ、オープン状態か
ら、たとえば−５Ｖ程度の所定の負電圧を印加する。こ
の電圧印加の順序は、ワード線への電圧印加が先で、ビ
ット線への電圧印加が後であってもよい。これにより、
正電圧印加のゲート電極１５ａ，１５ｂ（または１８）
下では、−５Ｖを印加したｐ型不純物領域が深い空乏状
態となり、前記した他の実施形態と同様な原理により、
ホットエレクトロンが効率よく、しかも高速に電荷蓄積
手段であるキャリアトラップに注入される。この結果、
メモリトランジスタしきい値電圧が、消去状態のＶthe
から減少し、書き込み状態のＶthp に変化する。
書き込み動作では、第７実施形態と同様にページ書き込
みを行う。バイアス条件は、基本的に第７実施形態と同
様である。第９実施形態では、第７実施形態と同様、ビ
ット線がワード方向に隣接した２メモリセル間で分離し
ており、メモリトランジスタの第１記憶領域Ｒ１，第２
記憶領域Ｒ２に書き込みを行うか否かは、ビット線電圧
を−５Ｖとするか、オープンとするかにより制御する。
最初に全てのワード線ＷＬに６Ｖの電圧を印加してお
き、書き込みを行う側のビット線のみ、オープン状態か
ら、たとえば−５Ｖ程度の所定の負電圧を印加する。こ
の電圧印加の順序は、ワード線への電圧印加が先で、ビ
ット線への電圧印加が後であってもよい。これにより、
正電圧印加のゲート電極１５ａ，１５ｂ（または１８）
下では、−５Ｖを印加したｐ型不純物領域が深い空乏状
態となり、前記した他の実施形態と同様な原理により、
ホットエレクトロンが効率よく、しかも高速に電荷蓄積
手段であるキャリアトラップに注入される。この結果、
メモリトランジスタしきい値電圧が、消去状態のＶthe
から減少し、書き込み状態のＶthp に変化する。
【０１３５】このときコントロール線ＣＬは所定の負電
圧が印加されていることから、ｐ型不純物領域（副ビッ
ト線ＳＢＬｉ，ＳＢＬｉ＋１）から伸びる空乏層を抑制
して、チャネル中央部が空乏化されない。このため、第
９実施形態では、第７実施形態と比較してパンチスルー
耐性が強くなっている。
圧が印加されていることから、ｐ型不純物領域（副ビッ
ト線ＳＢＬｉ，ＳＢＬｉ＋１）から伸びる空乏層を抑制
して、チャネル中央部が空乏化されない。このため、第
９実施形態では、第７実施形態と比較してパンチスルー
耐性が強くなっている。
【０１３６】この書き込み方法では、他の実施形態と同
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
また、電荷注入が局所的に行え、過剰書き込みが防止で
きる。
様の効果、すなわちページ書き込みを、電荷の注入効率
が高くて高速に、しかも少ない電流消費で達成できる。
また、電荷注入が局所的に行え、過剰書き込みが防止で
きる。
【０１３７】読み出しは、第７実施形態と同様に、ペー
ジ読み出しを基本とし、基本的な印加バイアス値、すな
わちドレイン側に−１．５Ｖ、ソース側に０Ｖ、コント
ロールトランジスタのゲート（コントロールゲートＣ
Ｇ）に−８Ｖ、そしてメモリトランジスタのゲート（ワ
ード線ＷＬ）に−４．５Ｖを印加することで達成でき
る。
ジ読み出しを基本とし、基本的な印加バイアス値、すな
わちドレイン側に−１．５Ｖ、ソース側に０Ｖ、コント
ロールトランジスタのゲート（コントロールゲートＣ
Ｇ）に−８Ｖ、そしてメモリトランジスタのゲート（ワ
ード線ＷＬ）に−４．５Ｖを印加することで達成でき
る。
【０１３８】なお、この読み出しにおいても、第７実施
形態と同様、ＭＯＳ型のトランジスタを設けたことによ
り、そのしきい値電圧制御を通して読み出し電流の上限
が制御でき、無駄な電流消費がないという利点がある。
形態と同様、ＭＯＳ型のトランジスタを設けたことによ
り、そのしきい値電圧制御を通して読み出し電流の上限
が制御でき、無駄な電流消費がないという利点がある。
【０１３９】消去は、他の実施形態と同様に行う。な
お、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中
央のＭＯＳ構造のコントロールトランジスタのゲート長
を短くする場合、トランジスタの形状、実効ゲート長あ
るいは不純物プロファイルを最適化することにより、ゲ
ート長は０．１μｍまたはそれ以下まで微細化が可能で
ある。
お、本構造の２ビット／セル記憶のＭＯＮＯＳでは、中
央のＭＯＳ構造のコントロールトランジスタのゲート長
を短くする場合、トランジスタの形状、実効ゲート長あ
るいは不純物プロファイルを最適化することにより、ゲ
ート長は０．１μｍまたはそれ以下まで微細化が可能で
ある。
【０１４０】以下、第１０、第１１実施形態に、第１〜
第９実施形態のメモリトランジスタ構造の変形例を示
す。
第９実施形態のメモリトランジスタ構造の変形例を示
す。
【０１４１】第１０実施形態 第１０実施形態は、メモリトランジスタの電荷蓄積手段
としてゲート絶縁膜中に埋め込まれ例えば１０ナノメー
タ以下の粒径を有する多数の互いに絶縁されたＳｉナノ
結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ
結晶型という）に関する。
としてゲート絶縁膜中に埋め込まれ例えば１０ナノメー
タ以下の粒径を有する多数の互いに絶縁されたＳｉナノ
結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ
結晶型という）に関する。
【０１４２】図２８は、このＳｉナノ結晶型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜
２０が、ボトム絶縁膜２１、その上の電荷蓄積手段とし
てのＳｉナノ結晶２２、およびＳｉナノ結晶２２を覆う
酸化膜２３とからなる。その他の構成、即ち半導体基
板、チャネル形成領域、ウエルＷ、ソース線ＭＳＬ，Ｓ
ＳＬ、ビット線ＢＬ，ＭＳＬ，ＳＢＬ、ワード線ＷＬ
は、第１〜第８実施形態と同様である。
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリでは、そのゲート絶縁膜
２０が、ボトム絶縁膜２１、その上の電荷蓄積手段とし
てのＳｉナノ結晶２２、およびＳｉナノ結晶２２を覆う
酸化膜２３とからなる。その他の構成、即ち半導体基
板、チャネル形成領域、ウエルＷ、ソース線ＭＳＬ，Ｓ
ＳＬ、ビット線ＢＬ，ＭＳＬ，ＳＢＬ、ワード線ＷＬ
は、第１〜第８実施形態と同様である。
【０１４３】Ｓｉナノ結晶２２は、そのサイズ（直径）
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜２３で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるボトム絶縁膜２１は、電荷蓄積手段（Ｓｉナノ結
晶２２）が基板側に近いこととの関係で、第１実施形態
よりやや厚く、使用用途に応じて２．６ｎｍから５．０
ｎｍまでの範囲内で適宜選択できる。ここでは、４．０
ｎｍ程度の膜厚とした。
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜２３で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるボトム絶縁膜２１は、電荷蓄積手段（Ｓｉナノ結
晶２２）が基板側に近いこととの関係で、第１実施形態
よりやや厚く、使用用途に応じて２．６ｎｍから５．０
ｎｍまでの範囲内で適宜選択できる。ここでは、４．０
ｎｍ程度の膜厚とした。
【０１４４】このような構成のメモリトランジスタの製
造では、ボトム絶縁膜２１の成膜後、例えばＬＰ−ＣＶ
Ｄ法でボトム絶縁膜２１の上に、複数のＳｉナノ結晶２
２を形成する。また、Ｓｉナノ結晶２２を埋め込むよう
に、酸化膜２３を、例えば７ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。このときＳｉナノ結晶２２は酸化膜２３に埋め込ま
れ、酸化膜２３表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後、ワード線となる導電膜を成膜し、ゲ
ート積層膜を一括してパターンニングする工程を経て、
当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
造では、ボトム絶縁膜２１の成膜後、例えばＬＰ−ＣＶ
Ｄ法でボトム絶縁膜２１の上に、複数のＳｉナノ結晶２
２を形成する。また、Ｓｉナノ結晶２２を埋め込むよう
に、酸化膜２３を、例えば７ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。このときＳｉナノ結晶２２は酸化膜２３に埋め込ま
れ、酸化膜２３表面が平坦化される。平坦化が不十分な
場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行
うとよい。その後、ワード線となる導電膜を成膜し、ゲ
ート積層膜を一括してパターンニングする工程を経て、
当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１４５】このように形成されたＳｉナノ結晶２２
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
２２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶２２を更に小さくして、これに単一電子を保持させ
てもよい。
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
２２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶２２を更に小さくして、これに単一電子を保持させ
てもよい。
【０１４６】第１１実施形態 第１１実施形態は、メモリトランジスタの電荷蓄積手段
として絶縁膜中に埋め込まれ互いに分離した多数の微細
分割型フローティングゲートを用いた不揮発性半導体記
憶装置（以下、微細分割ＦＧ型という）に関する。
として絶縁膜中に埋め込まれ互いに分離した多数の微細
分割型フローティングゲートを用いた不揮発性半導体記
憶装置（以下、微細分割ＦＧ型という）に関する。
【０１４７】図２９は、この微細分割ＦＧ型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリでは、メモリトランジス
タがＳＯＩ基板に形成され、そのゲート絶縁膜３０が、
ボトム絶縁膜３１、その上の電荷蓄積手段としての微細
分割型フローティングゲート３２、および微細分割型フ
ローティングゲート３２を埋め込む酸化膜３３とからな
る。この微細分割フローティングゲート３２は、第１０
実施形態のＳｉナノ結晶２２とともに本発明でいう“小
粒径導電体”の具体例に該当する。
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリでは、メモリトランジス
タがＳＯＩ基板に形成され、そのゲート絶縁膜３０が、
ボトム絶縁膜３１、その上の電荷蓄積手段としての微細
分割型フローティングゲート３２、および微細分割型フ
ローティングゲート３２を埋め込む酸化膜３３とからな
る。この微細分割フローティングゲート３２は、第１０
実施形態のＳｉナノ結晶２２とともに本発明でいう“小
粒径導電体”の具体例に該当する。
【０１４８】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図２９に示
したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜３４
およびシリコン層３５とから構成され、シリコン層３５
内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビ
ット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられてい
る。両不純物領域間がチャネル形成領域となる。なお、
半導体基板ＳＵＢに代えて、ガラス基板、プラスチック
基板、サファイア基板等を用いてもよい。
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図２９に示
したＳＯＩ基板は、半導体基板ＳＵＢ、分離酸化膜３４
およびシリコン層３５とから構成され、シリコン層３５
内に、副ソース線ＳＳＬ（ソース不純物領域Ｓ）、副ビ
ット線ＳＢＬ（ドレイン不純物領域Ｄ）が設けられてい
る。両不純物領域間がチャネル形成領域となる。なお、
半導体基板ＳＵＢに代えて、ガラス基板、プラスチック
基板、サファイア基板等を用いてもよい。
【０１４９】微細分割フローティングゲート３２は、通
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるボ
トム絶縁膜３１は、第１実施形態よりやや厚いが、通常
のＦＧ型に比べると格段に薄く形成され、使用用途に応
じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択
できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるボ
トム絶縁膜３１は、第１実施形態よりやや厚いが、通常
のＦＧ型に比べると格段に薄く形成され、使用用途に応
じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択
できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【０１５０】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にボトム絶縁膜３１を成膜した
後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜３１の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
ＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混
合ガス、基板温度が例えば６５０℃とする。つぎに、例
えば電子ビーム露光法を用いて、ポリシリコン膜を直径
が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート３２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート３２を埋め込むよう
に、酸化膜３３を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート３２は酸
化膜３３に埋め込まれ、酸化膜３３表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ワード線Ｗ
Ｌとなる導電膜を成膜し、ゲート積層膜を一括してパタ
ーンニングする工程を経て、当該微細分割ＦＧ型メモリ
トランジスタを完成させる。
造では、ＳＯＩ基板上にボトム絶縁膜３１を成膜した
後、例えばＬＰ−ＣＶＤ法で、ボトム絶縁膜３１の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
ＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混
合ガス、基板温度が例えば６５０℃とする。つぎに、例
えば電子ビーム露光法を用いて、ポリシリコン膜を直径
が例えば８ｎｍまでの微細なポリＳｉドットに加工す
る。このポリＳｉドットは、微細分割型フローティング
ゲート３２（電荷蓄積手段）として機能する。その後、
微細分割型フローティングゲート３２を埋め込むよう
に、酸化膜３３を、例えば９ｎｍほどＬＰ−ＣＶＤによ
り成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳ
とＮ2 Ｏの混合ガス、基板温度が例えば７００℃とす
る。この時、微細分割型フローティングゲート３２は酸
化膜３３に埋め込まれ、酸化膜３３表面が平坦化され
る。平坦化が不十分な場合は、新たに平坦化プロセス
（例えばＣＭＰ等）を行うとよい。その後、ワード線Ｗ
Ｌとなる導電膜を成膜し、ゲート積層膜を一括してパタ
ーンニングする工程を経て、当該微細分割ＦＧ型メモリ
トランジスタを完成させる。
【０１５１】このようにＳＯＩ基板を用い、フローティ
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。
【０１５２】変形例 以上述べてきた第１〜第１１実施形態において、さらに
種々の変形が可能である。
種々の変形が可能である。
【０１５３】上記した実施形態では、消去をＦＮトンネ
リングまたは直接トンネリングを用いたがチャネルホッ
トホール注入を用いて、局所的に蓄積されている電子を
消去することも可能である。
リングまたは直接トンネリングを用いたがチャネルホッ
トホール注入を用いて、局所的に蓄積されている電子を
消去することも可能である。
【０１５４】とくに図示しないＤＩＮＯＲ型など、他の
ＮＯＲ型セルに対し本発明が適用できる。
ＮＯＲ型セルに対し本発明が適用できる。
【０１５５】本発明における“平面的に離散化された電
荷蓄積手段”は、窒化膜バルクのキャリアトラップおよ
び酸化膜と窒化膜界面付近に形成されたキャリアトラッ
プを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxid
e) 膜なるＭＮＯＳ型であっても本発明が適用できる。
荷蓄積手段”は、窒化膜バルクのキャリアトラップおよ
び酸化膜と窒化膜界面付近に形成されたキャリアトラッ
プを含むことから、ゲート絶縁膜がＮＯ(Nitride-Oxid
e) 膜なるＭＮＯＳ型であっても本発明が適用できる。
【０１５６】本発明は、スタンドアロン型の不揮発性メ
モリのほか、ロジック回路と同一基板上に集積化したエ
ンベデッド型の不揮発性メモリに対しても適用可能であ
る。
モリのほか、ロジック回路と同一基板上に集積化したエ
ンベデッド型の不揮発性メモリに対しても適用可能であ
る。
【０１５７】
【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその動作方法によれば、書き込み時に、たとえばバ
ンド間トンネル電流に起因したホットエレクトロンによ
って、効率よく、しかも高速に平面的に離散化された電
荷蓄積手段に電荷を注入することができる。この書き込
みはチャネルを形成せずに行うため、従来のＣＨＥ注入
のようにパンチスルーの発生が要因でゲート長を短くで
きないという不利益は解消する。むしろ、この書き込み
では、ゲート長を短くすればするだけ大きなしきい値電
圧変化が得られ、より高速書き込みが可能となる。
よびその動作方法によれば、書き込み時に、たとえばバ
ンド間トンネル電流に起因したホットエレクトロンによ
って、効率よく、しかも高速に平面的に離散化された電
荷蓄積手段に電荷を注入することができる。この書き込
みはチャネルを形成せずに行うため、従来のＣＨＥ注入
のようにパンチスルーの発生が要因でゲート長を短くで
きないという不利益は解消する。むしろ、この書き込み
では、ゲート長を短くすればするだけ大きなしきい値電
圧変化が得られ、より高速書き込みが可能となる。
【０１５８】一方、２ビット／セル記憶の場合は、電荷
注入箇所が局所的で過剰書き込みが防止でき、また高温
での電荷拡散が防止でき、信頼性が高い。また、チャネ
ルを形成しないで書き込みを行うため、いわゆるＡＮＤ
型，仮想接地型などの各種ＮＯＲ型メモリセルアレイに
おいて、ページ書き込みが低電流で、かつ１回の動作サ
イクルで完了する。このため、１ｋＢ以上の並列書き込
みが可能になり、書き込みバンド幅がＣＨＥ注入に比較
して格段に向上する。
注入箇所が局所的で過剰書き込みが防止でき、また高温
での電荷拡散が防止でき、信頼性が高い。また、チャネ
ルを形成しないで書き込みを行うため、いわゆるＡＮＤ
型，仮想接地型などの各種ＮＯＲ型メモリセルアレイに
おいて、ページ書き込みが低電流で、かつ１回の動作サ
イクルで完了する。このため、１ｋＢ以上の並列書き込
みが可能になり、書き込みバンド幅がＣＨＥ注入に比較
して格段に向上する。
【０１５９】以上より、本発明によって、スケーリング
性に優れた高速で、大容量の不揮発性半導体記憶装置を
実現することができる。
性に優れた高速で、大容量の不揮発性半導体記憶装置を
実現することができる。
【図１】第１実施形態に係る不揮発性メモリ装置のメモ
リセルアレイ構成を示す回路図である。
リセルアレイ構成を示す回路図である。
【図２】第１実施形態に係るＮＯＲ型メモリセルアレイ
の平面図である。
の平面図である。
【図３】第１実施形態に係るＮＯＲ型メモリセルアレイ
について、図２のＢ−Ｂ’線に沿った断面側から見た鳥
瞰図である。
について、図２のＢ−Ｂ’線に沿った断面側から見た鳥
瞰図である。
【図４】第１実施形態に係るメモリトランジスタのワー
ド方向の拡大断面図である。
ド方向の拡大断面図である。
【図５】第１実施形態に係るメモリトランジスタの書き
込み時のバイアス条件を示す回路図である。
込み時のバイアス条件を示す回路図である。
【図６】第１実施形態に係るメモリトランジスタの読み
出し時のバイアス条件を示す回路図である。
出し時のバイアス条件を示す回路図である。
【図７】第１実施形態に係るメモリトランジスタの消去
時のバイアス条件を示す回路図である。
時のバイアス条件を示す回路図である。
【図８】第１実施形態に係るメモリトランジスタの書き
込み動作を示すワード方向の拡大断面図である。
込み動作を示すワード方向の拡大断面図である。
【図９】第１実施形態に係るメモリトランジスタの消去
動作を示すワード方向の拡大断面図である。
動作を示すワード方向の拡大断面図である。
【図１０】第２実施形態に係るメモリトランジスタの片
側書き込み（１ビット書き込み）状態を示す断面図であ
る。
側書き込み（１ビット書き込み）状態を示す断面図であ
る。
【図１１】第２実施形態に係るメモリトランジスタの両
側書き込み（２ビット書き込み）状態を示す断面図であ
る。
側書き込み（２ビット書き込み）状態を示す断面図であ
る。
【図１２】第３実施形態に係る不揮発性メモリ装置のメ
モリセルアレイ構成を示す回路図である。
モリセルアレイ構成を示す回路図である。
【図１３】第３実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図１４】第３実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイについて、図１３のＡ−Ａ’線に沿った
断面側から見た鳥瞰図である。
モリセルアレイについて、図１３のＡ−Ａ’線に沿った
断面側から見た鳥瞰図である。
【図１５】第４実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図１６】第５実施形態に係る不揮発性メモリ装置のメ
モリセルアレイ構成を示す回路図である。
モリセルアレイ構成を示す回路図である。
【図１７】第５実施形態に係る共通ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図１８】第６実施形態に係る共通ソース線ＮＯＲ型メ
モリセルアレイの平面図である。
モリセルアレイの平面図である。
【図１９】第７実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイを４セル分示す回路図である。
モリセルアレイを４セル分示す回路図である。
【図２０】第７実施形態に係るメモリトランジスタの構
造を示す断面図である。
造を示す断面図である。
【図２１】（Ａ）は第７実施形態に係るメモリセルアレ
イの書き込み時のバイアス設定条件を示す回路図、
（Ｂ）は書き込み動作を示す素子断面図である。
イの書き込み時のバイアス設定条件を示す回路図、
（Ｂ）は書き込み動作を示す素子断面図である。
【図２２】（Ａ），（Ｂ）は、第７実施形態に係るメモ
リセルアレイの読み出し時のバイアス設定条件を示す回
路図である。
リセルアレイの読み出し時のバイアス設定条件を示す回
路図である。
【図２３】（Ａ）は第７実施形態に係るメモリセルアレ
イの消去時のバイアス設定条件を示す回路図、（Ｂ）は
消去動作を示す素子断面図である。
イの消去時のバイアス設定条件を示す回路図、（Ｂ）は
消去動作を示す素子断面図である。
【図２４】第８実施形態に係る仮想接地ＮＯＲ型メモリ
セルアレイの構成を示す等価回路図である。
セルアレイの構成を示す等価回路図である。
【図２５】第８実施形態に係るメモリトランジスタの構
造を示す断面図である。
造を示す断面図である。
【図２６】第９実施形態に係る仮想接地ＮＯＲ型メモリ
セルアレイの構成を示す等価回路図である。
セルアレイの構成を示す等価回路図である。
【図２７】（Ａ）は第９実施形態に係るメモリセルの第
１の構造例を示す断面図、（Ｂ）は第２の構造例を示す
断面図である。
１の構造例を示す断面図、（Ｂ）は第２の構造例を示す
断面図である。
【図２８】第１０実施形態に係るＳｉナノ結晶型メモリ
トランジスタのワード方向の断面図である。
トランジスタのワード方向の断面図である。
【図２９】第１１実施形態に係る微細分割ＦＧ型メモリ
トランジスタのワード方向の断面図である。
トランジスタのワード方向の断面図である。
１０，１４，１６ａ，１６ｂ，１７，２０，３０…ゲー
ト絶縁膜、１１，１１ａ，１１ｂ，２１，３１…ボトム
絶縁膜、１２，１２，１２ｂ…窒化膜、１３，１３，１
３ｂ…トップ絶縁膜、１５，１５ａ，１５ｂ，１８…ゲ
ート電極、２２…Ｓｉナノ結晶、２３，３３…酸化膜、
３２…微細分割型フローティングゲート、３４…分離酸
化膜、３５…シリコン層、ＳＵＢ…半導体基板、Ｗ…ｎ
ウエル、Ｓ…ソース不純物領域、Ｄ…ドレイン不純物領
域、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトラン
ジスタ、Ｓ１１等…セレクトトランジスタ、ＢＬ１等…
ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビ
ット線、ＳＬ１等…ソース線、ＭＳＬ１等…主ソース
線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、Ｓ
Ｇ１１等…選択線、ＣＧ…コントロールゲート、ＣＬ…
コントロール線、ＢＣ…ビットコンタクト、ＳＣ…ソー
スコンタクト。
ト絶縁膜、１１，１１ａ，１１ｂ，２１，３１…ボトム
絶縁膜、１２，１２，１２ｂ…窒化膜、１３，１３，１
３ｂ…トップ絶縁膜、１５，１５ａ，１５ｂ，１８…ゲ
ート電極、２２…Ｓｉナノ結晶、２３，３３…酸化膜、
３２…微細分割型フローティングゲート、３４…分離酸
化膜、３５…シリコン層、ＳＵＢ…半導体基板、Ｗ…ｎ
ウエル、Ｓ…ソース不純物領域、Ｄ…ドレイン不純物領
域、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトラン
ジスタ、Ｓ１１等…セレクトトランジスタ、ＢＬ１等…
ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビ
ット線、ＳＬ１等…ソース線、ＭＳＬ１等…主ソース
線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、Ｓ
Ｇ１１等…選択線、ＣＧ…コントロールゲート、ＣＬ…
コントロール線、ＢＣ…ビットコンタクト、ＳＣ…ソー
スコンタクト。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA04 AB01 AC01 AE05 AE08 5F001 AA13 AA14 AA19 AA34 AB20 AD07 AD52 AD60 AD61 AD62 AD70 AE02 AE03 AF20 5F083 EP07 EP17 EP18 EP22 EP28 EP77 ER02 ER05 ER06 ER19 ER22 ER29 HA02 JA04 JA35 JA39 JA53 KA01 KA06 KA08 KA12 LA01 LA16 LA20 MA03 MA06 MA19 MA20 NA01 NA02 PR40 ZA12 ZA21
Claims (40)
- 【請求項１】第１導電型半導体からなるチャネル形成領
域と、 第２導電型半導体からなり上記チャネル形成領域を挟む
２つのソース・ドレイン領域と、 上記チャネル形成領域上に設けられたゲート絶縁膜と、 上記ゲート絶縁膜上に設けられたゲート電極と、 上記チャネル形成領域に対向した面内および膜厚方向に
離散化されて上記ゲート絶縁膜内に形成され、動作時に
ホットエレクトロンが上記ソース・ドレイン領から注入
される電荷蓄積手段とを有する不揮発性半導体記憶装
置。 - 【請求項２】上記ホットエレクトロンは、バンド間トン
ネル電流に起因したホットエレクトロンである請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】上記ゲート絶縁膜は、上記ソース・ドレイ
ン領域からホットエレクトロンが注入され保持される記
憶領域と、ホットエレクトロンが注入されない他の領域
とを有する請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】上記ゲート絶縁膜は、上記ソース・ドレイ
ン領域の一方からホットエレクトロンが注入される第１
記憶領域と、 上記ソース・ドレイン領域の他方からホットエレクトロ
ンが注入される第２記憶領域と、 上記第１，第２領域間に挟まれ、ホットエレクトロンが
注入されない第３の領域とを有する請求項３記載の不揮
発性半導体記憶装置。 - 【請求項５】上記電荷蓄積手段が上記第１，第２記憶領
域に形成され、 上記電荷蓄積手段の分布領域が上記第３の領域を介して
空間的に分離されている請求項４記載の不揮発性半導体
記憶装置。 - 【請求項６】上記第１，第２記憶領域が複数の膜を積層
した積層膜構造を有し、 上記第３の領域が単一材料の絶縁膜からなる請求項５記
載の不揮発性半導体記憶装置。 - 【請求項７】上記ゲート電極が、上記第１記憶領域上に
形成された第１ゲート電極と、 上記第２記憶領域上に形成された第２ゲート電極と、 上記第３の領域上に形成された第３ゲート電極とを有
し、 上記第１，第２および第３ゲート電極が空間的に分離さ
れている請求項５記載の不揮発性半導体記憶装置。 - 【請求項８】上記チャネル形成領域は、２つのメモリト
ランジスタのチャネル形成領域と、その間の１つのコン
トロールトランジスタのチャネル形成領域とが連結して
なる請求項７記載の不揮発性半導体記憶装置。 - 【請求項９】上記チャネル形成領域、上記ソース・ドレ
イン領域、上記ゲート絶縁膜および上記ゲート電極を有
するメモリトランジスタがワード方向とビット方向に複
数配置され、 ワード方向の上記複数のメモリトランジスタ内で、上記
第１，第２ゲート電極がワード線により共通接続され、 ビット方向の上記複数のメモリトランジスタ内で、上記
第３ゲート電極が共通接続されている請求項７記載の不
揮発性半導体記憶装置。 - 【請求項１０】上記第１，第２記憶領域および上記第３
の領域上の単一の上記ゲート電極に対しそれぞれ空間的
に分離した、上記第１記憶領域外側のゲート電極および
上記第２記憶領域外側のゲート電極をさらに有した請求
項４記載の不揮発性半導体記憶装置。 - 【請求項１１】上記チャネル形成領域、上記ソース・ド
レイン領域、上記ゲート絶縁膜および上記ゲート電極を
有するメモリトランジスタのゲート長が、上記ソース・
ドレイン領域双方からホットエレクトロンを注入したと
き、一方の上記ソース・ドレイン領域から注入されたホ
ットエレクトロンの保持領域と他方の上記ソース・ドレ
イン領域から注入されたホットエレクトロンの保持領域
との少なくとも一部が上記ゲート絶縁膜内で合体するゲ
ート長以下である請求項１記載の不揮発性半導体記憶装
置。 - 【請求項１２】上記第１導電型がｎ型であり、上記第２
導電型がｐ型である請求項１記載の不揮発性半導体記憶
装置。 - 【請求項１３】上記チャネル形成領域、上記２つのソー
ス・ドレイン領域、上記ゲート絶縁膜および上記ゲート
電極を有するメモリトランジスタが、ワード方向とビッ
ト方向とに複数配置され、 複数のワード線と、 当該複数のワード線と電気的に絶縁された状態でそれぞ
れ交差する複数の共通線とを更に有し、 上記複数のワード線それぞれに、複数の上記ゲート電極
が接続され、 上記複数の共通線それぞれに、複数の上記ソース・ドレ
イン領域が結合されている請求項１記載の不揮発性半導
体記憶装置。 - 【請求項１４】上記ゲート電極をワード方向で共通に接
続するワード線と、 上記２つのソース・ドレイン領域の一方をビット方向で
共通に接続する第１共通線と、 他方の上記ソース・ドレイン領域を共通に接続する第２
共通線とを有する請求項１３記載の不揮発性半導体記憶
装置。 - 【請求項１５】上記第１共通線が、上記一方のソース・
ドレイン領域をビット方向で共通に接続する第１副線
と、上記第１副線をビット方向で共通に接続する第１主
線とから構成され、 上記第２共通線が、上記他方のソース・ドレイン領域を
共通に接続する第２副線と、上記第２副線を共通に接続
する第２主線とから構成され、 上記第１副線と上記第２副線との間に、上記複数のメモ
リトランジスタが並列接続されている請求項１４記載の
不揮発性半導体記憶装置。 - 【請求項１６】上記チャネル形成領域、上記ソース・ド
レイン領域、上記ゲート絶縁膜および上記ゲート電極を
有するメモリトランジスタがワード方向とビット方向に
複数配置され、 上記２つのソース・ドレイン領域が第２導電型不純物が
添加された半導体からなり、 １つの上記メモリトランジスタの上記ソース・ドレイン
領域の一方と、ワード方向に隣接する他の上記メモリト
ランジスタの上記ソース・ドレイン領域の他方との間に
素子分離絶縁層を有した請求項１記載の不揮発性半導体
記憶装置。 - 【請求項１７】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項１
記載の不揮発性半導体記憶装置。 - 【請求項１８】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項１７記載の不揮発性半導体記憶装置。 - 【請求項１９】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 上記電荷蓄積手段としてボトム絶縁膜上に形成され互い
に絶縁された小粒径導電体とを含む請求項１７記載の不
揮発性半導体記憶装置。 - 【請求項２０】第１導電型半導体からなるチャネル形成
領域と、 第２導電型半導体からなり上記チャネル形成領域を挟む
２つのソース・ドレイン領域と、 上記チャネル形成領域上に設けられ、上記チャネル形成
領域に対向した面内および膜厚方向に離散化された電荷
蓄積手段を内部に含むゲート絶縁膜と、 当該ゲート絶縁膜上に設けられたゲート電極とを有する
不揮発性半導体記憶装置の動作方法であって、 書き込み時に、ホットエレクトロンを上記ソース・ドレ
イン領域から上記電荷蓄積手段に注入する不揮発性半導
体記憶装置の動作方法。 - 【請求項２１】書き込み時に、バンド間トンネル電流に
起因したホットエレクトロンを上記ソース・ドレイン領
域から上記電荷蓄積手段に注入する請求項２０記載の不
揮発性半導体記憶装置の動作方法。 - 【請求項２２】書き込み時に、上記ゲート絶縁膜内にお
ける上記電荷蓄積手段の分布領域の一部にホットエレク
トロンを注入する請求項２０記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項２３】書き込み時に、一方の上記ソース・ドレ
イン領域から上記ゲート絶縁膜の第１記憶領域に上記ホ
ットエレクトロンを注入し、 上記第１記憶領域へのホットエレクトロン注入と独立
に、他方の上記ソース・ドレイン領域から上記ゲート絶
縁膜内で上記第１記憶領域と離れた第２記憶領域にホッ
トエレクトロンを注入する請求項２１記載の不揮発性半
導体記憶装置の動作方法。 - 【請求項２４】上記ゲート絶縁膜は、上記第１，第２記
憶領域間にホットエレクトロンが注入されない第３の領
域を有し、 上記電荷蓄積手段が上記第１，第２記憶領域に形成さ
れ、 電荷蓄積手段の分布領域が上記第３の領域を介して空間
的に分離されている請求項２３記載の不揮発性半導体記
憶装置の動作方法。 - 【請求項２５】上記第１，第２記憶領域が複数の膜を積
層した積層膜構造を有し、 上記第３の領域が単一材料の絶縁膜からなる請求項２４
記載の不揮発性半導体記憶装置の動作方法。 - 【請求項２６】上記一方のソース・ドレイン領域から注
入されたホットエレクトロンの保持領域と、上記他方の
ソース・ドレイン領域から注入されたホットエレクトロ
ンの保持領域との少なくとも一部が、上記ゲート絶縁膜
内で合体する請求項２０記載の不揮発性半導体記憶装置
の動作方法。 - 【請求項２７】上記チャネル形成領域、上記２つのソー
ス・ドレイン領域、上記ゲート絶縁膜および上記ゲート
電極を有するメモリトランジスタのゲート長が、上記２
つのホットエレクトロン保持領域の少なくとも一部で合
体が起こるゲート長以下である請求項２０記載の不揮発
性半導体記憶装置の動作方法。 - 【請求項２８】書き込み時に、上記ソース・ドレイン領
域と上記ゲート電極との間に所定の書き込み電圧を印加
する請求項２０記載の不揮発性半導体記憶装置の動作方
法。 - 【請求項２９】上記チャネル形成領域、上記２つのソー
ス・ドレイン領域、上記ゲート絶縁膜および上記ゲート
電極を有したメモリトランジスタの上記ゲート絶縁膜
が、一方の上記ソース・ドレイン領域からホットエレク
トロンが注入される第１記憶領域、他方の上記ソース・
ドレイン領域からホットエレクトロンが注入される第２
記憶領域、および上記第１，第２記憶領域間でホットエ
レクトロンが注入されない第３の領域からなり、 上記メモリトランジスタの上記ゲート電極が、上記第１
記憶領域上の第１ゲート電極、上記第２記憶領域上の第
２ゲート電極、および上記第３の領域上の第３ゲート電
極からなり、 上記メモリトランジスタがワード方向とビット方向とに
複数配置されているメモリセルアレイに対する書き込み
において、 上記第１，第２記憶領域の一方に書き込むときは、他方
側の上記第１，第２ゲート電極を電気的にフローティン
グ状態とするか、または上記チャネル形成領域に対し０
Ｖあるいは逆極性の電圧を上記他方側の第１または第２
ゲート電極に印加する請求項２８記載の不揮発性半導体
記憶装置の動作方法。 - 【請求項３０】上記チャネル形成領域、上記２つのソー
ス・ドレイン領域、上記ゲート絶縁膜および上記ゲート
電極を有したメモリトランジスタがワード方向とビット
方向とに複数配置され、ワード方向の複数のメモリトラ
ンジスタごとに上記ゲート電極がワード線により共通に
接続されているメモリセルアレイに対する書き込みにお
いて、動作対象のメモリトランジスタが接続されていな
い非選択ワード線に０Ｖ、あるいは上記チャネル形成領
域に対し逆極性のバイアス電圧を印加する請求項２８記
載の不揮発性半導体記憶装置の動作方法。 - 【請求項３１】上記チャネル形成領域、上記２つのソー
ス・ドレイン領域、上記ゲート絶縁膜および上記ゲート
電極を有したメモリトランジスタがワード方向とビット
方向とに複数配置され、ビット方向の複数のメモリトラ
ンジスタごとに一方の上記ソース・ドレイン領域が第１
共通線により接続され、他方の上記ソース・ドレイン領
域が第２共通線により接続されているメモリセルアレイ
に対する書き込みにおいて、 動作対象のメモリトランジスタが接続された第１および
／または第２共通線に所定の電圧を印加し、動作対象の
メモリトランジスタが接続されていない第１および第２
共通線に０Ｖまたは上記所定電圧と逆極性の電圧を印加
する請求項２０記載の不揮発性半導体記憶装置の動作方
法。 - 【請求項３２】上記チャネル形成領域、上記２つのソー
ス・ドレイン領域、上記ゲート絶縁膜および上記ゲート
電極を有したメモリトランジスタがワード方向とビット
方向とに複数配置され、ワード方向の複数のメモリトラ
ンジスタごとに上記ゲート電極がワード線により共通に
接続されているメモリセルアレイに対する書き込みにお
いて、 同一ワード線に接続した全てのメモリトランジスタにつ
いて、ホットエレクトロンを注入する上記第１，第２記
憶領域に対応した全ての上記ソース・ドレイン領域に所
定の電圧を印加し、 ホットエレクトロンの注入を行わない他の上記第１，第
２記憶領域に対応した上記ソース・ドレイン領域を電気
的フローティング状態とし、 上記同一ワード線に、上記ソース・ドレイン領域に印加
する上記所定電圧との差が所定の書き込み電圧となる電
圧を印加し、 上記同一ワード線に接続した全てのメモリトランジスタ
についての書き込みを１回の動作で並列に行う請求項２
３記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３３】上記２つのソース・ドレイン領域が第２
導電型不純物が添加された半導体からなり、 上記メモリセルアレイは、１つの上記メモリトランジス
タの上記ソース・ドレイン領域の一方と、ワード方向に
隣接する他の上記メモリトランジスタの上記ソース・ド
レイン領域の他方との間に素子分離絶縁層を有した請求
項３２記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３４】上記チャネル形成領域、上記２つのソー
ス・ドレイン領域、上記ゲート絶縁膜および上記ゲート
電極を有したメモリトランジスタの上記ゲート絶縁膜
が、一方の上記ソース・ドレイン領域からホットエレク
トロンが注入される第１記憶領域、他方の上記ソース・
ドレイン領域からホットエレクトロンが注入される第２
記憶領域、および上記第１，第２記憶領域間でホットエ
レクトロンが注入されない第３の領域からなり、 上記メモリトランジスタの上記ゲート電極が、上記第１
記憶領域上の第１ゲート電極、上記第２記憶領域上の第
２ゲート電極、および上記第３の領域上の第３ゲート電
極からなる上記不揮発性半導体記憶装置の読み出し時
に、 読み出し対象の記憶領域側がソースとなるように上記２
つのソース・ドレイン領域間に所定の読み出しドレイン
電圧を印加し、 上記第３ゲート電極に所定の電圧を印加し、 上記第１ゲート電極および／または上記第２ゲート電極
に、上記第３ゲート電極の印加電圧と同じ極性の所定の
読み出しゲート電圧を印加する請求項２０記載の不揮発
性半導体記憶装置の動作方法。 - 【請求項３５】消去時に、上記ソース・ドレイン領域か
ら注入され上記電荷蓄積手段に保持されているエレクト
ロンを、直接トンネル効果またはＦＮトンネル効果を用
いて上記ソース・ドレイン領域側に引き抜く請求項２０
記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３６】消去時に、上記ソース・ドレイン領域か
ら注入され上記電荷蓄積手段にチャネル方向の両側に離
れて保持されているエレクトロンを、直接トンネル効果
またはＦＮトンネル効果を用いて個別にあるいは一括し
て基板側に引き抜く請求項２０記載の不揮発性半導体記
憶装置の動作方法。 - 【請求項３７】上記第１導電型がｎ型であり、上記第２
導電型がｐ型である請求項２０記載の不揮発性半導体記
憶装置の動作方法。 - 【請求項３８】上記電荷蓄積手段は、すくなくとも外部
との間で電荷の移動がない場合に、上記チャネル形成領
域に対向する面全体としての導電性を持たない請求項２
０記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３９】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 当該ボトム絶縁膜上の窒化膜または酸化窒化膜とを含む
請求項３８記載の不揮発性半導体記憶装置の動作方法。 - 【請求項４０】上記ゲート絶縁膜は、上記チャネル形成
領域上のボトム絶縁膜と、 上記電荷蓄積手段としてボトム絶縁膜上に形成され互い
に絶縁された小粒径導電体とを含む請求項３８記載の不
揮発性半導体記憶装置の動作方法。
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