KR100364519B1 - 비휘발성반도체메모리장치 및 그 제조방법 - Google Patents

비휘발성반도체메모리장치 및 그 제조방법 Download PDF

Info

Publication number
KR100364519B1
KR100364519B1 KR1019990042168A KR19990042168A KR100364519B1 KR 100364519 B1 KR100364519 B1 KR 100364519B1 KR 1019990042168 A KR1019990042168 A KR 1019990042168A KR 19990042168 A KR19990042168 A KR 19990042168A KR 100364519 B1 KR100364519 B1 KR 100364519B1
Authority
KR
South Korea
Prior art keywords
region
drain region
insulating film
film
gate electrode
Prior art date
Application number
KR1019990042168A
Other languages
English (en)
Other versions
KR20000028758A (ko
Inventor
나카가와겐이치로
Original Assignee
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 닛본 덴기 가부시끼가이샤 filed Critical 닛본 덴기 가부시끼가이샤
Publication of KR20000028758A publication Critical patent/KR20000028758A/ko
Application granted granted Critical
Publication of KR100364519B1 publication Critical patent/KR100364519B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 메모리셀(10)은 반도체기판(92)과, 반도체기판(2)상의 소자분리절연막(3)을 구비한다. 소자분리절연막(3)으로 둘러싸인 소자형성영역내의 반도체기판(2)상에 소오스영역(4)과 드레인영역(5)이 형성된다. 반도체기판(3)위에 플로팅게이트전극이 형성된다. 각 채널영역(23)과 그에 대응하는 플로팅게이트전극(24) 사이에 각 채널게이트절연막(14a)이 형성된다. 여기에서, 각 채널영역(23)은 소오스영역(4)과 드레인영역(5)들중 하나사이에 위치된다. 각 채널게이트절연막(14a)보다 얇은 각 터널산화막(15)이 각 드레인영역(5)의 일부분과 그에 대응하는 플로팅게이트전극(24)사이에 형성된다. 여기에서, 상기 부분은 각 드레인영역(5)과 그에 인접하는 채널영역(23)사이에 존재하는 공핍층으로부터 떨어져서 위치된다. 각 플로팅게이트전극(24)은, 그 위에 콘트롤게이트(6)가 형성되는 ONO(산화막/질화막/산화막)막(22)에 의해 절연된다.

Description

비휘발성반도체메모리장치 및 그 제조방법{Non-volatile semiconductor memory device and method of manufacturing the same}
본 발명은 비휘발성반도체메모리장치에 관한 것이다. 보다 상세하게는, 기록/소거 속도와 메모리셀의 신뢰성을 향상시킨 비휘발성반도체메모리장치에 관한 것이다. 또한, 본 발명은 이 비휘발성반도체메모리장치의 제조방법에 관한 것이다.
전기적으로 데이터를 기록 및 소거할 수 있는 비휘발성반도체메모리장치에 있어서는, 기록 및 소거속도를 향상시키는 것이 요구되어 왔다. 이에 응답하여, 일본 특개평1-211979호 공보, 특개평4-348081호 공보, 특개평6-69516호 공보, 특개평6-283721호 공보에 개시되어 있는 몇 가지 종류의 비휘발성반도체메모리장치에는, 산화막의 두께를 변화시킴으로써 기록/소거 속도와 메모리셀의 신뢰성을 향상시키는 것이 제안되었다.
도 1a 내지 도 1d 및 도 2a 내지 도 2c는 일본 특개평6-283721호 공보에 기재되어 있는 종래의 비휘발성반도체메모리장치의 제조공정단계를 나타내는 단면도이다. 도 1a에 도시된 바와 같이, 리소그래피공정을 구비한 종래방법을 사용하여 기판(101)상에 소자분리막(102)이 형성된다. 다음에, 도 1b에 도시된 바와 같이, 상기 기판(101)상에, 차후에 이로부터 터널산화막이 형성될, 실리콘산화막(103)이 증착된다. 도 1c에 도시된 바와 같이, 차후에 이로부터 플로팅게이크전극(104)이 형성될 폴리실리콘막(104)이 증착된다. 하나씩 성장된 실리콘산화막, 실리콘질화막 및 실리콘산화막으로 구성되는 ONO막(105)이 형성된다. ONO막(105)은 콘트롤전극과 플로팅게이트전극(104)사이에 위치되는 캐패시터막으로서 제공된다. 도 1d에 도시된 바와 같이, ONO막(105)과 폴리실리콘막(104)은 레지스트마스크(110)을 사용하는 리소그래피에 의해 패터닝된다. 다음에, 인 또는 비소등의 이온이 주입되어, 소오스영역(107) 및 드레인영역(108)이 형성된다.(도 2a 내지 도 2c참조) 다음에, 도 2a에 도시된 바와 같이, 드레인영역(108)만이 레지스트마스크(106)에 의해 마스킹되어, 이온이 소오스영역(107)에 주입된다. 그 결과, 각 소오스영역(107)은 고내압구조로 변화된다. 다음에, 도 2b에 도시된 바와 같이, 레지스트마스크(106)를 제거하고, 확산영역의 상면과 플로팅게이트전극(104)의 측면을 모두 산화시킨다. 다음에, 차후에 이로부터 콘트롤게이트가 형성되는 폴리실리콘막(109)이 증착된다. 다음에, 콘트롤게이트전극(109), 캐패시터막(105), 그리고 플로팅게이트전극(104)이 패터닝된다. 결과적으로, 비휘발성반도체메모리장치(100)가 완성된다.
종래의 비휘발성반도체메모리장치에 따르면, 플로팅게이트전극이 이에 대응하는 드레인영역의 외측영역과 오버랩되기 때문에, 오버랩된 드레인영역의 대부분의 불순물농도가 낮고, 공핍층이 확장이 쉽게 일어날 수 있다. 드레인영역에 인가되는 전압이 공핍층을 확장시키는 데 사용되기 때문에, 터널산화막에 인가되는 실제 전압은 낮다. 종래의 비휘발성반도체메모리장치에 따르면, 플로팅게이트전극과 드레인영역사이의 터널산화막에 고전압을 인가하는 것이 불가능하다는 사실에 기인하여 기록속도가 낮다는 데에 문제점이 있다.
상술한 비휘발성반도체메모리장치(100)의 구조와 그 제조방법에서는, 기록 또는 소거동작이 수행될 때 핫일렉트론 보지능력과 고내압능력을 향상시키기 위해서, 각 플로팅게이트전극(104)과 그에 대응하는 드레인영역(108)사이의 중첩된 영역상에 두꺼운 게이트산화막이 증착된다.
그러나, 종래의 비휘발성반도체메모리장치에 따르면, 플로팅게이트전극과 드레인영역사이의 터널산화막에 고전압을 인가하는 것이 불가능하다는 사실에 기인하여 기록속도가 낮다는 데에 문제점이 있다.
또한, 종래의 비휘발성반도체메모리장치에 따르면, 메모리셀의 신뢰성이 낮다는 점에서 문제점이 있다. 다시말하면, 플로팅게이트전극이 드레인영역의 외측영역과 중첩되기 때문에, 에너지밴드들 사이에서 일어나는 터널효과에 기인하여 홀들이 발생한다. 그 결과, 메모리셀이 열화될 수 있고, 낮은 신뢰성을 갖는다.
도 1a 내지 도 1d는 종래의 비휘발성반도체기억장치의 제조방법을 나타내는 공정단면도이다.
도 2a 내지 도 2c는 종래의 비휘발성반도체기억장치의 후속제조공정을 나타내는 공정단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치의 메모리셀을 나타내는 단면도이다.
도 4는 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치의 레이아웃을 나타내는 모식도이다.
도 5a 내지 도 5i는 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치의 제조방법을 나타내는 공정단면도이다.
도 6은 본 발명의 제 2 실시예에 따른 비휘발성반도체메모리장치의 메모리셀을 나타내는 공정단면도이다.
※도면의 주요부분에 대한 부호의 설명
1,100 : 비휘발성반도체메모리장치 2,101 : 반도체기판
3,102 : 소자분리절연막 4,107 : 소오스영역
5,108 : 드레인영역 5a : 제 1 드레인영역
5b : 제 2 드레인영역 6,109 : 콘트롤게이트전극
7 : 셀렉트게이트 8 : 소오스콘택
9 : 비트콘택 10 : 메모리셀
11 : 절연막 12 : 질화막
12a : 제 1 질화막 12b : 제 2 질화막
13,106,110 : 레지스트마스크 14 : 게이트절연막
14a : 채널게이트절연막 15 : 터널절연막
16 : 게이트용폴리실리콘막 17 : 층간절연막
18 : 상부폴리실리콘막 19 : 오목부
20 : 사이드월 21 : 디치
22 : ONO막 23 : 채널
24,104 : 플로팅게이트전극 103 : 실리콘산화막
104 : 폴리실리콘막 105 : 캐패시터막
따라서, 본 발명은 상술한 문제점을 고려하여 제공되는 것이다. 본 발명의 목적은 기록/소거속도가 향상되고 메모리셀의 신뢰성이 향상된 비휘발성반도체메모리장치를 제공하는 것에 있다. 본 발명의 또 다른 목적은 이 메모리장치를 제조하는 방법을 제공하는 것에 있다.
상술한 목적을 이루기 위하여, 본 발명의 일예에 따르면, 드레인영역(5)의 일부와 플로팅게이트(24)의 일부사이에 샌드위치되고, 상기 드레인영역(5)과 채널영역(23)사이의 공핍층으로부터 떨어져서 위치된 제 1 절연막(15)과, 그리고 상기 드레인영역(5)의 다른 일부와 상기 플로팅게이트(24)의 또 다른 일부사이에 샌드위치되고, 상기 제 1 절연막(15)보다 두꺼운 제 2 절연막(14)을 구비하는 비휘발성반도체메모리장치가 제공된다. 이 비휘발성반도체메모리장치의 일예가 도 3에 도시되어 있다.
본 발명의 일면에 따르면, 제 1 메모리셀과 상기 제 1 메모리셀과 나란히 위치된 제 2 메모리셀을 포함하고, 상기 제 1 및 제 2 메모리셀이 소오스영역을 공유하며, 각각의 상기 제 1 및 제 2 메모리셀은, 드레인영역(5)의 일부와 플로팅게이트(24)의 일부사이에 샌드위치되고, 상기 드레인영역(5)과 채널영역(23)사이의 공핍층으로부터 떨어져서 위치된 제 1 절연막(15)과, 그리고 상기 드레인영역(5)의 다른 일부와 상기 플로팅게이트(24)의 또 다른 일부사이에 샌드위치되고, 상기 제 1 절연막(15)보다 두꺼운 제 2 절연막(14)을 구비하는 비휘발성반도체메모리장치가 제공된다. 이 비휘발성반도체메모리장치의 일예가 도 3에 도시되어 있다.
본 발명의 일면에 따르면, 드레인영역의 상부상에 제 1 절연막(14)을 증착하는 증착단계와, 증착된 상기 제 1 절연막(14)중에서 대응하는 공핍층으로부터 떨어져 위치하는 부분을 제거하는 제거단계와, 그리고 상기 부분의 표면영역을 산화하여, 상기 제 1 절연막(14)보다 얇은 제 2 절연막(15)을 형성하는 산화단계로 이루어지는 비휘발성반도체메모리장치 제조방법이 제공된다. 상기 방법의 일예가 도 5a 내지 도 5i에 도시되어 있다. 괄호안에 삽입된 상기 도면부호는 도 5a 내지 도 5i에서 각 대응하는 소자에 부여된 것이다.
본 발명의 상술한 및 여타의 목적, 특징 및 장점은 첨부도면을 참조하여 하기에 상세하게 설명한 실시예부에서 분명해질 것이다.
이하, 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치를 도면을 참조하여 설명한다. 도 3은 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치의 메모리셀(10)의 일부를 나타내며, 도 4의 선A1-A1'를 따라 절단한 단면도이다. 도 4는 이 비휘발성반도체메모리장치의 모식도를 나타낸다.
도 3에 도시된 바와 같이, 본 발명에 따른 메모리셀(10)은 반도체기판(2)과, 반도체기판(2)상의 소자분리절연막(3)을 구비한다. 소자분리절연막(3)에 의해 둘러싸여지는 소자형성영역내의 반도체기판(2)의 표면상에 소오스영역(4) 및 드레인영역(5)이 형성된다. 반도체기판(2)상에 플로팅게이트전극(24)이 형성된다. 각 채널영역(23)과 그에 대응하는 플로팅게이트전극(24)사이에는 각 채널게이트절연막(14a)이 형성된다. 여기에서, 채널영역(23)은 소오스영역(4)과 하나의 드레인영역(5)사이에 위치한다. 각 드레인영역(5)의 일부와 그에 대응하는 플로팅게이트전극(24)의 사이에는, 각 채널게이트절연막(14a)보다 얇은 각 터널산화막(15)이 형성된다. 여기에서, 상기 일부는 각 드레인영역(5)과 그에 인접하는 채널영역(23)사이에 존재하는 공핍층으로부터 떨어진 곳에 위치된다. 각 플로팅게이트전극(24)은 ONO(산화막/질화막/산화막)막(22)에 의해 절연되며, 그 위에 콘트롤게이트(6)가 형성된다.
각 얇은 실리콘산화막, 즉 터널산화막(15)은 각 드레인영역(5)의 중심영역 상에만 형성되는 반면, 터널산화막(15)보다 두꺼운 각 실리콘산화막은 그의 다른 영역상에 형성된다. 드레인영역(5)의 중심영역의 상부에 증착된 각 터널산화막(15)이 얇기 때문에, 고전압을 인가하는 것이 가능하다. 그 결과, 메모리셀(10)내에 데이터를 기록하고 소거하는 속도가 빨라질 수 있다. 또한, 상기 터널산화막(15)의 폭은 0.05㎛ ∼ 0.1㎛의 범위인 것이 바람직하다.
도 4에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치(1)는 복수개의 메모리셀(10)로 만들어진다. 비휘발성반도체메모리장치(1)에 있어서, 예컨대, 16 내지 128개의 메모리셀(10)이 소오스콘택(8) 및 비트콘택(9)을 통해 콘트롤게이트전극(6) 또는 셀렉트게이트(7)에 접속된다. 메모리셀(10)은 부비트라인(50)과 부소오스라인(51)을 공유한다. 여기에서, 부비트라인(50)은 선택트랜지스터(미도시)를 통해 주비트라인(미도시)에 접속되어 있는 반면, 부소오스라인(51)은 주소오스라인에 직접 접속된다. 부비트라인(50)은 부소오스라인(51)의 양측에 양측에 위치된다. 각각의 부비트라인에 연결된 메모리셀은 그 중심의 부소오스라인(51)을 공유한다. 상술한 배치는 메모리셀의 전체면적을 작게 한다. 이러한 배치로, 메모리셀의 기록동작이 하기와 같은 방식으로 수행된다. 즉, 부비트라인(50)의 하나에 접속된 선택트랜지스터를 턴온함으로써 기록전압이 주비트라인에 인가된다. 이 상태에서, 기록전압이 선택트랜지스터를 통래 부비트라인에도 인가되기 때문에, 부비트라인에 접속된 메모리셀이 선택되고 그 내부에 데이터가 저장된다.
다음에, 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치 제조방법을 설명한다. 도 5a 내지 도 5i는 본 발명의 제 1 실시예에 따른 비휘발성반도체메모리장치의 제조공정을 나타내는 단면도이다.
도 5a에 도시된 바와 같이, 리소그래피공정등의 종래공정을 사용하여 반도체기판(2)상에 소자분리절연막(3)을 형성한다. 다음에, 소자분리절연막(3)사이의 소자영역의 상부에, 예컨대 150 ∼ 250Å의 두께로 실리콘산화막, 즉 절연막(11)을 성장시킨다. 다음에, 절연막(11)의 상부에, 1000 ∼ 3000Å의 두께로 실리콘질화막, 즉 질화막(12)을 증착한다.
다음에, 도 5b에 도시된 바와 같이, 소정 형상의 레지스트마스크(13)가 질화막(12)의 상부에 형성된다. 이는 향후에 채널영역(23)이 되는 영역의 상부와 소자분리절연막(3)이 남도록 질화막(12)을 패터닝한다. 그 결과, 채널영역(23)위에는 복수개의 제 1 질화막(12a)이 형성되고, 소자분리절연막(3)의 상부상에는 복수개의 제 2 질화막(12b)이 형성된다. 다음에, 레지스트마스크(13)가 제거된다. 다음에, 향후의 소오스 및 드레인 영역에 인 또는 비소등의 이온을 1015㎠로 주입하여, 소오스영역(4)과 드레인영역(5)을 형성한다. 각 채널영역(23)의 상부상의 인접한 제 1 질화막(12a)들 사이의 간격은, 대응하는 소자분리절연막(3)의 상부상의 각 제 2 질화막(12b)과 대응하는 채널영역(23)상의 그에 인접한 제 1 질화막(12a)사이의 간격보다 짧다. 상세하게는, 채널영역(23)상의 제 1 질화막(12a)들 사이의 간격은, 예컨대 0.3㎛로 설정되고, 대응하는 소자분리절연막(3)의 상부상의 각 제 2 질화막(12b)과 대응하는 채널영역(23)상의 그에 인접한 제 1 질화막(12a)사이의 간격은 0.4㎛로 설정된다.
다음에, 도 5c에 도시된 바와 같이, 레지스트(13)를 제거한 후, CVD(화학적 기상증착)시스템을 사용하여, 예컨대 1000 ∼ 2000Å의 두께로 절연막(14)을 증착하고, 에치백한다. 동시에, 제 1 및 제 2 절연막(12a,12b) 주위에 실리콘산화막으로 만들어진 사이드월이 형성된다. 소오스영역(4)의 상부상의 두꺼운 절연막(14)이 그대로 남게된다. 각 드레인영역(5)의 중심상에 위치된 절연막(14)의 영역이 제거된다. 그 결과, 각 드레인영역(5)의 외측은 두꺼운 절연막(14)에 의해 덮여진다. 다시말하면, 각 드레인영역(5)은, 그 위에 두꺼운 실리콘산화막이 형성된 하나의 영역과, 그위에 얇은 실리콘산화막이 나중에 형성되는 다른 영역의 두개의 영역들로 형성된다.
다음에, 도 5d에 도시된 바와 같이, 열처리를 수행하여 전면을, 예컨대 대략 100Å정도로 산화시킨다. 그리고, 제 1 및 제 2 질화막들(12a,12b)과, 채널영역(23)상에 위치된 절연막(14)의 일부가 제거된다. 다음에, 전면을 산화시킨다. 다음에, 레지스트마스크(미도시)를 사용하여 각 드레인영역(5)의 중심상의 산화막이 제거한다. 다음에, 레지스트마스크가 제거된다. 다음에, 재산화하여 터널산화막(15)을 형성한다. 이경우에 있어서, 이 제 1 및 제 2 산화공정은 각 채널영역(23)의 상부상에, 예컨대 150 ∼ 300Å의 두께로 채널게이트절연막(14a)을 형성한다. 제 2 산화공정은 각 드레인영역(5)의 중심상에, 예컨대 80 ∼ 120Å의 두께로 실리콘산화막, 즉 터널산화막(15)을 형성한다. 또한, 각 드레인영역(5)의 중심상에 얇은 실리콘산화막이 형성되기 때문에, 각 드레인영역(5)의 중심상의 영역만이 에치되어 제거될 수 있다. 이는 채널영역(23)믄을 마스킹하는 레지스트마스크를 사용하여 에칭시간을 조절함으로써 수행된다. 또한, 터널산화막(15)의 두께는 80 ∼ 120Å인 것이 바람직하다. 또한, 고용량비를 제공하기 위해서, 용이하게, 절연막(14a,14)의 두께는 터널산화막(15)의 두께보다 훨씬 두껍게 하는 것이 바람직하다.
다음에, 도 5e에 도시된 바와 같이, 게이트를 형성하는 데 사용되는 폴리실리콘막(16)이, 예컨대 1000 ∼ 2000Å의 두께로 증착된다. 다음에, 전면에 실리콘 산화막으로 만들어진 층간절연막(17)이, 예컨대 100 ∼ 300Å의 두께로 증착된다. 다음에, 폴리실리콘막(18)이, 예컨대 1000Å이상의 두께로 증착된다. 도 5f에 도시된 바와 같이, 레지스트마스크(미도시)를 사용하여 폴리실리콘막(18)을 선택적으로 에칭함으로써, 오목부(19)를 형성한다. 다음에, 도 5g에 도시된 바와 같이, 폴리실리콘막을 다시 성장시키고 에치백하여, 각각이 오목부(19)상에 폴리실리콘으로 만들어진 사이드월(20)을 형성한다.
다음에, 도 5h에 도시된 바와 같이, 에칭된 폴리실리콘막(18)을 마스크로 사용하여 층간절연막(17)을 에칭한다. 다음에, 에칭된 폴리실리콘막(18)과 폴리실리콘게이트막(16)을 동시에 그리고 선택적으로 에칭하여, 절연막(14)과 소자분리절연막(3)의 표면에 이르는 디치(21)를 형성한다. 소오스영역(4)의 상부상의 절연막(14)의 두께는 각 드레인영역(5)상의 절연막(14)의 두께와 거의 동일하다. 이는 에칭공정에 의해 손상이 발생될 가능성을 배제시킨다. 또한, 질화막(12a), 오목부(19)등(도 5f참조)이 최소 디자인룰에 의해 설계되는 경우에도, 사이드월(20)을 사용하기 때문에, 각 오목부(19)는 최소 디자인룰에 의해 요구된 사이즈보다 작은 사이즈를 갖는 오목부(19)를 형성하는 것이 가능하다. 따라서, 패터닝갭에 의해서 채널영역(23)의 폴리실리콘이 불필요하게 에칭될 수 있는 문제점이 제거된다.
도 5i에 도시된 바와 같이, 폴리실리콘게이트막(16)상의 산화막을 제거한 후, SiO2막으로 만들어진 ONO막(22), Si3N2막, 그리고 SiO2막을 증착한다. ONO막(22)에 의해 둘러싸여진 영역은 플로팅게이트전극(24)이 된다.
다음에, 폴리실리콘막, 즉 콘트롤게이트전극(6)을 성장시켜, 디치(21)를 채운다. 폴리실리콘게이트막(16), ONO막(22), 그리고 폴리실리콘막(18)을 동시에 에칭하여, 도 3에 도시된 바와 같은 메모리셀을 형성한다. 폴리실리콘막이 성장된 후에, 텅스텐실리사이드등의 실리사이드를 증착하여, 콘트롤게이트전극(6)의 저저항이 형성될 수 있다.
상술한 공정을 통해서, 각 채널영역(23)의 상부상의 제 1 질화막들(12a)사이의 간격이, 대응하는 소자분리절연막(3)의 상부상의 각 제 2 질화막(12b)과 대응하는 채널영역(23)상의 그에 인접한 제 1 질화막(12a)사이의 간격보다 짧다. 각 얇은 실리콘산화막, 즉 각 터널산화막(15)은 각 드레인영역(5)의 중심영역상에만 형성되고, 반면, 터널산화막(15)보다 두꺼운 각 실리콘산화막이 형성되어, 상기 영역의 나머지 영역을 덮는다. 드레인영역(5)의 중심영역의 상부상에 증착된 각 터널산화막(15)이 얇기 때문에, 고전압을 인가하는 것이 가능해진다. 그 결과, 메모리셀(10)내에 데이터를 기록 및 소거속도는 빨라질 수 있다.
다음에, 상술한 공정을 통해 제조된 메모리셀에서의 데이터기록동작을 설명한다. 콘트롤게이트전극(6)에 예컨대 -9V의 네가티브전압을 인가하고 드레인영역(5)의 하나에 예컨대 4V의 포지티브전압을 인가하는 것은 파울러-노드하임(Fowler-Nordheim)터널효과(이하, FN터널효과로 기재)를 발생시킨다. 그 결과, 전자들은 대응하는 플로팅게이트전극(24)으로부터 대응하는 드레인영역(5)으로 드레인된다. 이 것이 기록동작이다. 한편, 콘트롤게이트전극(6)에, 예컨대 12V의 포지티브전압을 인가하고 드레인영역(5)의 하나를 접지시키면, FN터널효과가 발생된다. 그 결과, 전자는 드레인영역(5)으로부터 그에 대응하는 플로팅게이트전극(24)으로 주입된다. 이 것이 소거동작이다.
선택된 메모리셀에 기록할 경우에, 선택되지 않은 메모리셀은 디스에이블된다. 그러나, 워드라인을 공유하는 복수개의 메모리셀은 동시에 기록될 수 있다. 이는 게이트디스에이블링시간을 단축시킨다. 또한, 이는 메모리셀의 비트를 기록하는 속도를 향상시킨다. 더욱이, 각각이 복수개의 메모리셀을 선택하는 데 사용되는 트랜지스터를 삽입하고, 주비트라인과 부비트라인을 제공하며, 그리고 동시에 주비트라인과 부비트라인을 선택함으로써, 드레인디스에이블링시간을 단축시킨다.
메모리셀로부터 데이터를 판독할 경우에, 콘트롤게이트전극(6)에는, 예컨대 3V의 포지티브전압이 인가되고 드레인영역(5)의 하나에는, 예컨대 1V의 포지티브전압이 인가된다. 이 상태에서, 대응하는 채널(23)을 통해 전류가 흐르는 지의 여부를 검출함으로써, 데이터가 논리적으로 "0" 또는 "1"인지가 결정된다.
이 실시예에 따르면, 실리사이드를 형성하여, 저저항을 제공한다. 그러나, 사용되는 실리사이드의 종류는 텅스텐실리사이드에 한정되지 않고, 코발트실리사이드, 티타늄실리사이드, 또는 니켈실리사이드가 사용될 수 있다.
또한, 이 실시예에 따르면, 각 소자분리절연막(3)상의 제 2 질화막(12b)과 대응하는 채널영역(23)상의 그에 인접하는 제 1 질화막(12a)사이의 간격과, 각 채널영역(23)상의 제 1 질화막(12a)들 사이의 간격이 조절되어, 각 드레인영역(5)의 중심영역상의 영역이 절연막(14)에 의해 덮여질 수 없다. 또한, 각 드레인영역(5)상의 나머지 영역은 터널산화막보다 두꺼운 절연막(14)으로 덮여질 수 있다.
다음에, 본 발명의 제 2 실시예를 설명한다. 도 6은 본 발명의 제 2 실시예에 따른 비휘발성반도체메모리장치에서, 메모리셀의 형상을 나타내는 단면도이다. 후술하는 바와 같이, 도 3, 4 및 도 5a 내지 도 5i에서와 동일한 소자에는 도 3, 4 및 도 5a 내지 도 5i에서와 동일한 참조부호를 부여하였다. 따라서, 그들에 대한 상세한 설명은 생략한다.
본 발명의 제 2 실시예에 따른 비휘발성반도체메모리장치의 메모리셀(10)은 드레인영역(5)의 구조가 상이한 것을 제외하고는 제 1 실시예와 동일한 구조를 가진다. 제 2 실시예에 따르면, 각 드레인영역(5)은 제 1 드레인영역(5a)과 제 2 드레인영역(5b)으로 구성된 이중구조를 가진다. 여기에서, 제 1 드레인영역(5a)은 터널산화막(15)의 아래에 형성되고, 제 2 드레인영역(5b)이 제 1 드레인영역(5a)을 에워싸도록 형성된다. 제 1 드레인영역(5a)에 도핑되는 양은 제 2 드레인영역(5b)과 상이하다. 상세하게는, 후자보다 전자에 도핑되는 양이 많다.
다음에, 본 발명의 제 2 실시예에 따른 비휘발성반도체메모리장치의 제 2 제조방법을 설명한다. 터널산화막(15)을 형성하는 단계가 수행되기 전에는, 도 5a 내지 도 5c에 도시된 바와 같이, 제 1 실시예와 동일한 공정이 수행된다. 메모리장치를 제조하는 제 2 방법에 따르면, 이 동일한 공정이 수행된 후, 각 드레인영역(5)의 중심표면영역을 산화시킨 다음, 저도핑에너지로 다량의 비소를 이온주입한다. 여기에서, 이 중심표면영역은 드레인영역(5)과 그에 대응하는 채널영역(23)사이의 공핍층으로부터 떨어져서 위치된다. 상기 영역을 저도핑에너지를 사용하여 다량의 비소로 도핑하여, 제 2 드레인영역(5b)을 형성한다. 그 결과, 각 드레인영역(5)은 이중구조, 즉 도핑량이 서로 다른 두 영역으로 형성된다. 본 발명에 따르면, 비휘발성반도체메모리장치에서 메모리셀(10)을 제조하는 후속공정은 제 1 실시예와 동일하다.
상술한 바와 같이, 제 2 실시예에 따르면, 각 드레인영역(5)은 터널산화막(15)의 바로 아래에 고농도도핑영역이 형성된 이중구조를 가진다. 이는, 드레인영역(5)의 내압에 관계없이, 플로팅게이트전극(24)과 오버랩되는 드레인영역(5)의 일부분의 불순물농도를 증가시킬 수 있게 한다. 그 결과, 공핍층의 발생 또는 확장이 제어되고 터널산화막(15)에 전압이 효과적으로 인가되어, 데이터 기록/소거속도가 향상될 수 있다.
다음에, 본 발명에 따른 터널산화막(15)에 인가되는 전압을 계산하여 종래의 전압과 비교한다.
이 실시예에서, FN터널전류를 사용하여 기록하는 경우의 기록속도는, FN터널 전류를 흘리는 실리콘산화막(터널절연막)에 영향을 주는 전계의 크기에 의존한다. 그 전계의 크기는 플로팅게이트전극, 콘트롤게이트전극, 드레인영역, 소오스영역, 그리고 채널영역 사이의 용량에 의존한다.
플로팅게이트전극내의 전하량, Q는 아래의 수학식 1로 대표된다.
[수학식 1]
Q = Cfd(Vfg-Vd) + Cfc(Vfg-Vcg) + Cfs(Vfg-Vs) + Cfsub(Vfg-Vsub)
여기에서
Cfc = 콘트롤게이트전극과 플로팅게이트전극간의 용량,
Cfd = 드레인영역과 플로팅게이트전극간의 용량,
Cfs = 소오스영역과 플로팅게이트전극간의 용량,
Cfsub = 채널영역과 플로팅게이트전극간의 용량,
Vfg = 플로팅게이트전극의 전압,
Vcg = 콘트롤게이트전극의 전압,
Vd = 드레인영역의 전압,
Vs = 소오스영역의 전압, 그리고
Vsub = 채널영역의 전압이다.
기록시, 소오스영역과 채널영역의 전압은 0으로 설정된다.
따라서, 수학식 1은 아래의 수학식 2로 정리될 수 있다.
[수학식 2]
Vfg = (Cfd ×Vd + Cfc ×Vcg + Q) / Ctot
Ctot = Cfd + Cfc + Cfs + Cfsub
다음에, 본 발명에 따른 비휘발성반도체메모리장치와 종래와의 비교에 있어서, 터널산화막에 인가되는 전압이 계산된다. 여기에서,
채널길이 = 0.25㎛,
드레인영역의 폭 = 0.35㎛,
터널영역의 길이 = 0.05㎛,
소오스영역위의 플로팅게이트전극의 높이 = 0.15㎛,
소자분리절연막상의 플로팅게이트전극의 높이 = 0.25㎛
터널산화막의 두께 = 80Å,
채널영역의 두께 = 200Å, 그리고
실리콘산화막의 두께로 변환될 때 ONO막의 두께 = 120Å으로 가정한다.
또한, 단순하게 하기 위해서, 소오스영역과 채널영역의 전압(Vs,Vsub)을 하나로 놓고, Q = 0이면, Vfg는 아래와 같이 표시될 수 있다.
Vfg=(0.05/0.008×Vd+1.2/0.012×Vcg)/(1.2/0.012+0.05/0.008+0.25/0.02)
= (Vd + 16 ×Vcg)/19.
또한,
콘트롤게이트전극에 인가되는 전압 = -8V, 그리고
드레인영역에 인가되는 전압 = 4V이면,
터널산화막에 인가되는 전압 │Vfg - Vd │는 아래의 수학식 3으로 정리된다.
[수학식 3]
│Vfg-Vd │= │(4 + 16 ×(-8))/19 - 4 │= 10.5V
또한, 종래의 비휘발성반도체메모리장치에 따르면, 소자분리절연막상과 소오스영역위의 플로팅게이트전극들의 높이는 모두 0.15㎛이다. 또한, 인접한 채널영역에 접속된 드레인영역은 그와 대응하는 플로팅게이트전극과 오버랩된다. 따라서, 플로팅게이트전극(24)의 전압 Vfg는 아래의 식으로 계산될 수 있다.
Vfg=(0.05/0.008×Vd+1.1/0.012×Vcg)/(1.1/0.012+0.05/0.008
+0.20/0.008) = (3×Vd + 44 ×Vcg)/59.
본 발명에 따른 비휘발성반도체메모리장치에 동일한 조건으로, 터널산화막에 인가되는 전압 │Vfg - Vd │는 아래의 수학식 4로 계산될 수 있다.
[수학식 4]
│Vfg - Vd │= │(3 ×4 + 44 ×(-8))/59 - 4 │= 9.76V
실제 조건에서는, 수학식 3과 수학식 4에 나타낸 전압은 에너지밴드를 구부리고, 및/또는 공핍층을 확산시키는 데 사용되기 때문에, 터널산화막에 인가되는 실제 전압은 수학식 3과 수학식 4에 나타낸 각각의 전압보다 낮다. 종래의 비휘발성반도체메모리장치에 따르면, 플로팅게이트전극이 그에 대응하는 드레인영역의 외측영역에 오버랩되기 때문에, 오버랩되는 드레인영역의 대부분의 불순물농도는 낮고, 상기 수학식 4에 나타낸 전압 │Vfg - Vd │을 인가함으로써 공핍층의 확장이 쉽게 발생될 수 있다. 반면, 본 발명에 따른 비휘발성반도체메모리장치에 따르면, 플로팅게이트전극이 드레인영역의 고불순물농도부분만에 오버랩되기 때문에, 터널 산화막에 상기 수학식 3에 나타낸 전압 │Vfg - Vd │를 인가하는 경우에도, 공핍층의 발생 또는 확장이 제어된다. 따라서, 본 발명에 따른 비휘발성반도체메모리장치의 기록속도는 종래기술과 비교하여 현저하게 향상된다.
종래의 비휘발성메모리장치에 따르면, 아래의 문제점이 있었다. 즉, 기록시에, 터널효과에 의해 공핍층에서 발생된 정공이 가속되어, 고에너지를 요구한다. 고에너지를 갖는 각각의 정공들은 인접한 채널영역내의 전자와 결합된다. 이는 추가의 정공을 발생시키는 원인이 된다. 따라서, 이 정공들의 일부가 터널산화막으로 들어간다. 그 결과, 터널산화막은 열화되고, 메모리셀의 수명을 짧게 한다. 반대로, 본 발명에 따른 비휘발성반도체메모리장치에 따르면, 드레인영역과 플로팅게이트전극이 오버랩되는 영역이 공핍층으로부터 멀리 떨어져 있기 때문에, 터널전류가 에너지밴드들사이에서 쉽게 흐르지 않는 사실에 기인하여 메모리셀의 수명이 더 길어진다. 따라서, 정공이 절연막(14a)의 터널산화막(15)로 들어가지 않는다.
상술한 바와 같이, 본 발명에 따르면, 얇은 터널산화막이 드레인영역의 일부분과 플로팅게이트전극사이에 형성되고, 터널산화막보다 두꺼운 절연막이 드레인영역의 다른 영역과 플로팅게이트전극사이에 형성된다. 이러한 구성에 의해, 데이터의 기록/소거속도가 향상될 수 있다.
또한, 본 발명에 따르면, 드레인영역의 일부와 오버랩되는 플로팅게이트의 영역이 공핍층으로부터 멀리 떨어져 있기 때문에, 터널전류는 에너지밴드들사이로 쉽게 흐를 수 없다. 따라서, 메모리셀의 신뢰성와 수명이 향상될 수 있다.
본 발명에 따른 비휘발성반도체메모리장치와 그 제조방법을 바람직한 실시예를 특정하여 설명하였다. 그러나, 본 발명에 포함되는 특징은 그러한 특정한 실시예에 의해 한정되지 않는다. 반대로, 본 발명은 특허청구범위의 사상과 범위내에서 모든 변경, 수정 그리고 균등을 포함한다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 드레인 영역, 그에 대응하는 채널영역, 그리고 그에 대응하는 소스영역들의 표면위에 절연막을 형성하는 단계;
    상기 채널영역 위의 상기 절연막상에 제1 질화막을 형성하는 단계;
    드레인영역의 상면 위에는 제1 절연막을 증착하는 증착단계;
    증착된 상기 제1 절연막 중에서 대응하는 공핍층으로부터 떨어져 위치하는 부분을 제거하는 제거단계;
    상기 부분의 표면영역의 아래영역을 도펀트로 도핑하여 제2 드레인영역을 형성함으로써, 상기 드레인영역내에, 제1 드레인영역 및 제2 드레인영역을 형성하는 단계; 및
    상기 부분의 표면영역을 산화하여, 상기 제1 절연막보다 얇은 제2 절연막을 형성하는 산화단계를 포함하며,
    상기 제거단계에서는, 형성된 상기 제1 질화막의 측면상에 절연막의 사이드월이 형성되며, 상기 제1 드레인영역의 도핑량은 상기 제1드레인영역보다 큰 것을 특징으로 하는 비휘발성반도체메모리장치 제조방법.
  12. 드레인영역, 그에 대응하는 채널영역, 그리고 그에 대응하는 소스영역들의 표면 위에 절연막을 형성하는 단계;
    상기 채널영역 위의 상기 절연막상에 제1 질화막을, 소자분리절연막상에는 제2 질화막을 동시에 형성하는 단계로서, 상기 제2 질화막과 상기 제1 질화막 사이의 거리가, 상기 제1 질화막과 이에 인접한 제1 질화막 사이의 거리보다 길게 형성하는 단계;
    드레인영역의 상면 위에는 제1 절연막을 증착하는 증착단계;
    증착된 상기 제1 절연막 중에서 대응하는 공핍층으로부터 떨어져 위치하는 부분을 제거하는 제거단계; 및
    상기 부분의 표면영역을 산화하여, 상기 제1 절연막보다 얇은 제2 절연막을 형성하는 산화단계를 포함하며,
    상기 제거단계에서는, 형성된 상기 제1 질화막의 측면상에 절연막의 사이드월이 형성되는 것을 특징으로 하는 비휘발성반도체메모리장치 제조방법.
KR1019990042168A 1998-10-01 1999-09-30 비휘발성반도체메모리장치 및 그 제조방법 KR100364519B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10280356A JP3137091B2 (ja) 1998-10-01 1998-10-01 不揮発性半導体記憶装置の製造方法
JP10-280356 1998-10-01

Publications (2)

Publication Number Publication Date
KR20000028758A KR20000028758A (ko) 2000-05-25
KR100364519B1 true KR100364519B1 (ko) 2002-12-16

Family

ID=17623875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990042168A KR100364519B1 (ko) 1998-10-01 1999-09-30 비휘발성반도체메모리장치 및 그 제조방법

Country Status (2)

Country Link
JP (1) JP3137091B2 (ko)
KR (1) KR100364519B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100691937B1 (ko) * 2002-12-17 2007-03-09 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100971205B1 (ko) * 2002-12-30 2010-07-20 동부일렉트로닉스 주식회사 비휘발성 메모리 장치의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63283070A (ja) * 1987-05-14 1988-11-18 Sanyo Electric Co Ltd 不揮発性メモリ素子の製造方法
JPH02174171A (ja) * 1988-12-26 1990-07-05 Matsushita Electron Corp 半導体記憶装置
JPH0745726A (ja) * 1993-07-30 1995-02-14 Nkk Corp 半導体不揮発性記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63283070A (ja) * 1987-05-14 1988-11-18 Sanyo Electric Co Ltd 不揮発性メモリ素子の製造方法
JPH02174171A (ja) * 1988-12-26 1990-07-05 Matsushita Electron Corp 半導体記憶装置
JPH0745726A (ja) * 1993-07-30 1995-02-14 Nkk Corp 半導体不揮発性記憶装置

Also Published As

Publication number Publication date
KR20000028758A (ko) 2000-05-25
JP2000114401A (ja) 2000-04-21
JP3137091B2 (ja) 2001-02-19

Similar Documents

Publication Publication Date Title
US6642586B2 (en) Semiconductor memory capable of being driven at low voltage and its manufacture method
EP0436156B1 (en) Nonvolatile semiconductor memory device having tunnel insulating film structure
US7667259B2 (en) Non-volatile semiconductor device and method of fabricating embedded non-volatile semiconductor memory device with sidewall gate
US6709922B2 (en) Method of manufacturing semiconductor integrated circuit device including nonvolatile semiconductor memory devices
KR100372328B1 (ko) 반도체저장장치
US20050051832A1 (en) Semiconductor device and a method of manufacturing the same
US6143606A (en) Method for manufacturing split-gate flash memory cell
US6809966B2 (en) Non-volatile semiconductor memory device and fabricating method thereof
US20050164457A1 (en) Non-volatile memory devices and methods of fabricating the same
KR970003845B1 (ko) 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법
US6037221A (en) Device and fabricating method of non-volatile memory
US6365455B1 (en) Flash memory process using polysilicon spacers
US6130131A (en) Method for fabricating a flash memory
US6144064A (en) Split-gate EEPROM device having floating gate with double polysilicon layer
US7023048B2 (en) Nonvolatile semiconductor memory devices and the fabrication process of them
JP2956549B2 (ja) 半導体記憶装置及びその製造方法とデータ消去方法
KR100269509B1 (ko) 분리게이트플레쉬메모리셀 제조방법
US6756272B1 (en) Method of manufacturing non-volatile semiconductor memory device
KR100364519B1 (ko) 비휘발성반도체메모리장치 및 그 제조방법
US6710395B2 (en) Non-volatile semiconductor memory device with improved performance
US20050032308A1 (en) Multi-bit vertical memory cell and method of fabricating the same
US6242773B1 (en) Self-aligning poly 1 ono dielectric for non-volatile memory
KR100471510B1 (ko) 비휘발성 반도체 기억 장치
US5888871A (en) Methods of forming EEPROM memory cells having uniformly thick tunnelling oxide layers
KR20080000714A (ko) 노아 플래시 메모리 장치 및 그 제조 방법.

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee