KR100971205B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

본 발명은 이이피롬과 같은 비휘발성 메모리 소자의 제조 방법에 관한 것이다. 상기 제조 방법은, 소자 분리막에 의해 셀 영역이 정의된 기판 상에 터널 산화막 및 플로팅 게이트 폴리 산화막을 순차적으로 형성하는 단계와, 상기 플로팅 게이트 폴리 산화막 상에 제1절연막 패턴을 형성하되, 상기 제1절연막 패턴에 의해 상기 셀 영역 하나에 적어도 두 개의 게이트 구조물이 형성되도록 패터닝하는 단계와, 상기 제1절연막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 갖는 제1절연막 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 터널 산화막 및 상기 플로팅 게이트 폴리 산화막을 터널 산화막 패턴 및 플로팅 게이트 폴리 산화막 패턴으로 형성하는 단계와, 상기 플로팅 게이트 폴리 산화막 패턴의 측벽과 표면 상에 절연막을 균일하게 적층하는 단계와, 상기 절연막이 적층된 기판 상에 콘트롤 게이트 폴리 산화막을 형성하는 단계를 포함한다. 따라서, 상기 게이트 구조물의 패터닝을 위한 식각 마스크의 선폭이 커진다. 때문에, 충분한 크기를 갖는 게이트 구조물의 형성이 가능하다.

Description

비휘발성 메모리 장치의 제조 방법{method for manufacturing a non-volatile memory device}
도 1은 종래의 싱글 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2는 도1의 메모리 장치를 사용하여 표시되는 상태들을 나타내는 그래프이다.
도 3은 종래의 듀얼 타입의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 4는 도3의 메모리 장치를 사용하여 표시되는 상태들을 나타내는 개략적인 구성도이다.
도 5는 도3의 메모리 장치를 사용하여 표시되는 상태들을 나타내는 그래프이다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 이이피롬(EEPROM : electrically erasable programable ROM)과 같은 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
최근, 반도체 메모리 소자가 발전함에 따라 비휘발성 메모리 소자의 중요성이 크게 대두되고 있다. 상기 비휘발성 메모리 소자의 예로서는 이이피롬을 들 수 있다.
종래의 이이피롬과 같은 비휘발성 메모리 소자는, 도 1에 도시된 바와 같이, 기판(10)의 하나의 셀당 하나의 게이트 구조물(12)을 갖는 싱글 타입으로 형성된다. 때문에, 그것의 집적도는 무척이나 낮다. 즉, 종래의 싱글 타입인 경우에는, 도 2에 도시된 바와 같이, 상태 '1'과 상태 '0'의 두 가지 상태만을 표시할 수 있다. 따라서, 최근의 고집적도의 요구를 만족시키지 못하고 있다.
이에 따라, 최근의 이이피롬과 같은 비휘발성 메모리 소자는, 도 3에 도시된 바와 같이, 기판(30)의 하나의 셀당 두 개의 게이트 구조물(32)을 갖는 듀얼 타입으로 형성된다. 이와 같이, 듀얼 타입인 경우에는, 도 4 및 도 5에 도시된 바와 같이, 상태 '11', 상태 '10', 상태 '01' 및 상태 '00'의 4가지 상태를 표시할 수 있다. 때문에, 최근의 고집적도의 요구는 어느 정도 만족시킬 수 있다.
그러나, 상기 듀얼 타입의 게이트 구조물의 가질 경우에는 상기 게이트 구조물이 축소된다. 즉, 상기 게이트 구조물들 사이의 간격을 확보하기 위하여 상기 게이트 구조물을 축소시키는 것이다. 이때, 상기 게이트 구조물의 축소는 상기 게이트 구조물을 패터닝하기 위한 사진 식각 공정의 노광 한계에 기인한다. 즉, 상기 노광 한계로 인하여 상기 게이트 구조물의 축소를 통하여 상기 게이트 구조물들 사이의 간격을 확보하는 것이지, 상기 게이트 구조물의 동작을 위한 것은 아니다.
이와 같이, 상기 게이트 구조물의 축소는 커플링율(coupling ratio)의 감소를 가져온다. 그리고, 상기 커플링율의 감소로 인하여 내부 전압이 증가하고, 이에 따라 소자의 신뢰성을 저하시킨다.
본 발명의 목적은, 듀얼 타입으로 형성함에도 불구하고 게이트 구조물이 충분한 크기를 갖는 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 소자 분리막에 의해 셀 영역이 정의된 기판 상에 터널 산화막 및 플로팅 게이트 폴리 산화막을 순차적으로 형성하는 단계와, 상기 플로팅 게이트 폴리 산화막 상에 제1절연막 패턴을 형성하되, 상기 제1절연막 패턴에 의해 상기 셀 영역 하나에 적어도 두 개의 게이트 구조물이 형성되도록 패터닝하는 단계와, 상기 제1절연막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 갖는 제1절연막 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 셀 영역 하나에 적어도 두 개의 터널 산화막 패턴 및 플로팅 게이트 폴리 산화막 패턴을 형성하는 단계와, 상기 플로팅 게이트 폴리 산화막 패턴의 측벽과 표면 상에 절연막을 균일하게 적층하는 단계와, 상기 절연막이 적층된 기판 상에 콘트롤 게이트 폴리 산화막을 형성하는 단계를 포함한다.
상기 스페이서의 형성은, 상기 제1절연막 패턴을 갖는 기판 상에 제2절연막을 형성하는 단계와, 상기 제2절연막을 전면 식각하여 상기 제1절연막의 측벽에 상기 제2절연막의 일부를 남기는 단계를 포함하는 것이 바람직하다.
상기 제1절연막 패턴은 산화막 패턴 또는 질화막 패턴이고, 상기 제2절연막은 산화막 또는 질화막인 것이 바람직하되, 상기 제1절연막 패턴이 산화막 패턴인 경우에는 상기 제2절연막이 질화막이고, 상기 제1절연막 패턴이 질화막 패턴인 경우에는 상기 제2절연막이 산화막인 것이 더욱 바람직하다.
이와 같이, 본 발명에 의하면, 상기 제1절연막 패턴의 측벽에 스페이서를 형성한다. 따라서, 상기 게이트 구조물의 패터닝을 위한 식각 마스크의 선폭이 커진다. 때문에, 충분한 크기를 갖는 게이트 구조물의 형성이 가능하다. 즉, 포토레지스트 패턴의 형성을 위한 사진 식각 공정에서의 한계 능력을 극복하고, 이를 통하여 충분한 신뢰도를 갖는 비휘발성 메모리 소자의 제조가 가능한 것이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도들이다.
도 6a 및 도 6b를 참조하면, 소자 분리막(62)을 갖는 기판(60)을 마련한다. 상기 소자 분리막(62)은 미세 패턴의 구현이 가능한 트렌치 산화막인 것이 바람직하다. 이외에도, 상기 소자 분리막(62)으로서 필드 산화막도 사용할 수 있다.
그리고, 상기 기판(60) 상에 터널 산화막(64) 및 플로팅 게이트 폴리 산화막(66)을 순차적으로 적층한다.
또한, 상기 플로팅 게이트 폴리 산화막(66) 상에 제1절연막을 형성한다. 상기 제1절연막의 예로서는 질화막 또는 산화막 등을 들 수 있다.
이어서, 상기 제1절연막(66) 상에 포토레지스트막을 도포한다. 상기 포토레지스트막의 도포는 스핀-코터를 사용한 스핀-코팅 방식에 의해 달성되는 것이 일반적이다.
그리고, 사진 식각 공정을 통하여 상기 포토레지스트막을 포토레지스트 패턴(68)으로 형성한다. 이때, 상기 포토레지스트 패턴(68)은 하나의 셀 영역 즉, 소자 분리막(68)의 사이에 존재하는 영역에 적어도 두 개의 게이트 구조물이 형성되도록 패터닝된다. 그리고, 상기 패터닝에 의해 상기 포토레지스트 패턴(68)의 폭과 상기 포토레지스트 패턴들(68) 사이의 선폭의 크기는 거의 유사하게 나타난다.
따라서, 상기 포토레지스트 패턴(68)의 폭이 상대적으로 협소한 구성을 갖는다. 이는, 상기 패터닝을 위한 사진 식각 공정의 공정 한계에 그 원인이 있다. 만약, 상기 패터닝된 상태로 게이트 구조물을 형성할 경우 상기 게이트 구조물이 협소한 폭을 갖기 때문에 소자 전체의 신뢰도에 영향을 끼칠 수 있다.
그러나, 본 발명에서는 후술하는 바와 같이, 스페이서를 형성하여 이를 극복한다.
이어서, 상기 포토레지스트 패턴(68)을 식각 마스크로 사용하여 상기 제1절연막의 식각을 실시한다. 이에 따라, 상기 제1절연막은 제1절연막 패턴(67)으로 형성된다. 이때, 상기 제1절연막 패턴(67)은 하나의 셀 영역 즉, 소자 분리막(62)의 사이에 존재하는 영역에 적어도 두 개의 게이트 구조물이 형성되도록 패터닝된다. 이는, 상기 포토레지스트 패턴(68)의 패터닝 형태에 의존한다. 그리고, 상기 포토레지스트 패턴(68)을 제거한다.
도 6c를 참조하면, 상기 제1절연막 패턴(67)의 측벽에 스페이서(69)를 형성한다. 구체적으로, 상기 제1절연막 패턴(67)을 갖는 기판, 즉 상기 제1절연막 패턴(67)을 갖는 플로팅 게이트 폴리 산화막(66) 상에 제2절연막을 형성한다. 이때, 상기 제2절연막의 예로서는 산화막 또는 질화막 등을 들 수 있다. 그리고, 상기 제2절연막을 전면 식각한다. 이에 따라, 상기 식각에 의해 상기 제1절연막 패턴(67)의 측벽에만 상기 제2절연막이 남는다. 이와 같이, 상기 제1절연막 측벽(67)에 상기 제2절연막을 남김으로서 스페이서(69)가 형성된다.
따라서, 상기 스페이서(69)의 형성에 의해 상기 제1절연막 패턴(67)들 사이의 선폭을 축소된다. 즉, 상기 스페이서(69)가 형성된 만큼이 축소되는 것이다. 그리고, 상대적으로 게이트 구조물의 폭은 확장된다. 또한, 상기 셀 면적의 확장을 꾀하지 않아도 가능하다.
도 6d 및 도 6e를 참조하면, 상기 제1절연막 패턴(67) 및 스페이서(69)를 식각 마스크로 사용한 식각을 실시한다. 이에 따라, 상기 플로팅 게이트 폴리 산화막(66)과 터널 산화막(64)이 식각된다. 따라서, 상기 플로팅 게이트 폴리 산화막(66)과 터널 산화막(64) 각각은 플로팅 게이트 폴리 산화막 패턴(66a)과 터널 산화막 패턴(64a)으로 형성된다.
이어서, 상기 제1절연막 패턴(67) 및 스페이서(69)를 제거한다. 이에 따라, 상기 기판(60) 상에는 게이트 구조물로서 상기 플로팅 게이트 폴리 산화막 패턴(66a)과 터널 산화막 패턴(64a)이 형성된다. 이때, 상기 플로팅 게이트 폴리 산화막 패턴(66a)과 터널 산화막 패턴(64a)은 그것들(66a, 64a)의 폭이 다소 넓은 구성을 갖는다. 이는, 상기 스페이서(68a)를 더 형성하고, 그것(68a)을 식각 마스크로 사용하기 때문이다.
도 6f를 참조하면, 상기 플로팅 게이트 폴리 산화막 패턴(66a)의 측벽과 표면 상에 제3절연막(70)을 균일하게 형성한다. 이에 따라, 상기 게이트 구조물들 사이가 격리된다. 그리고, 상기 결과물 상에 콘트롤 게이트 폴리 산화막(72)을 적층한다.
이에 따라, 비휘발성 메모리 소자의 게이트 구조물의 형성이 완성된다.
이와 같이, 본 발명의 의하면, 듀얼 타입의 게이트 구조물을 형성할 때 상기 게이트 구조물들 사이의 간격을 축소시킨다. 반면에, 상기 게이트 구조물들 사이의 간격이 축소된 만큼 상기 게이트 구조물들의 폭은 확장된다. 즉, 사진 식각 공정의 공정 능력을 극복함으로서 셀 면적의 확장없이 상기 게이트 구조물들의 폭을 확장시킬 수 있다.
따라서, 듀얼 타입이 게이트 구조물을 형성함에도 불구하고, 충분한 폭을 갖는 게이트 구조물의 형성이 가능하다. 이와 같이, 상기 게이트 구조물이 충분한 폭을 갖기 때문에 양호한 커필링율을 얻을 수 있다. 때문에, 소자의 신뢰도가 향상되는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있 음을 이해할 수 있을 것이다.

Claims (3)

  1. 소자 분리막에 의해 셀 영역이 정의된 기판 상에 터널 산화막 및 플로팅 게이트 폴리 산화막을 순차적으로 형성하는 단계;
    상기 플로팅 게이트 폴리 산화막 상에 제1절연막 패턴을 형성하되, 상기 제1절연막 패턴에 의해 상기 셀 영역 하나에 적어도 두 개의 게이트 구조물이 형성되도록 패터닝하는 단계;
    상기 제1절연막 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 갖는 제1절연막 패턴을 식각 마스크로 사용한 식각을 실시하여 상기 셀 영역 하나에 적어도 두 개의 터널 산화막 패턴 및 플로팅 게이트 폴리 산화막 패턴을 형성하는 단계;
    상기 플로팅 게이트 폴리 산화막 패턴의 측벽과 표면 상에 절연막을 균일하게 적층하는 단계; 및
    상기 절연막이 적층된 기판 상에 콘트롤 게이트 폴리 산화막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 스페이서의 형성은,
    상기 제1절연막 패턴을 갖는 기판 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 전면 식각하여 상기 제1절연막의 측벽에 상기 제2절연막의 일부를 남기는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  3. 제2항에 있어서, 상기 제1절연막 패턴은 산화막 패턴 또는 질화막 패턴이고, 상기 제2절연막은 산화막 또는 질화막인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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