KR100890400B1 - 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법. - Google Patents

도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법. Download PDF

Info

Publication number
KR100890400B1
KR100890400B1 KR1020070043216A KR20070043216A KR100890400B1 KR 100890400 B1 KR100890400 B1 KR 100890400B1 KR 1020070043216 A KR1020070043216 A KR 1020070043216A KR 20070043216 A KR20070043216 A KR 20070043216A KR 100890400 B1 KR100890400 B1 KR 100890400B1
Authority
KR
South Korea
Prior art keywords
layer
pattern
conductive
film
region
Prior art date
Application number
KR1020070043216A
Other languages
English (en)
Other versions
KR20080097853A (ko
Inventor
최병용
박규찬
이충호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070043216A priority Critical patent/KR100890400B1/ko
Priority to TW097116181A priority patent/TW200849473A/zh
Priority to US12/151,033 priority patent/US20080272423A1/en
Priority to CN200810092859.4A priority patent/CN101312178A/zh
Publication of KR20080097853A publication Critical patent/KR20080097853A/ko
Application granted granted Critical
Publication of KR100890400B1 publication Critical patent/KR100890400B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Non-Volatile Memory (AREA)

Abstract

도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성 메모리 소자 및 그 제조 방법에서, 상기 도전성 구조물은 기판 상에 구비되는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 구비되는 제1 층 도전막 패턴들과, 상기 제1 층 도전막 패턴들을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물과, 상기 절연막 구조물에 포함된 리세스에 위치하고, 하부면이 상기 제1 층 도전막 패턴의 하부면보다 높게 위치하는 제2 층 도전막 패턴과, 상기 제2 층 도전막 패턴을 덮는 제2 층간 절연막과, 상기 제1 층 도전막 패턴 및 기판과 전기적으로 연결되는 제1 콘택 플러그 및 상기 제2 층간 절연막, 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 포함한다. 상기 도전성 구조물은 도전막 패턴들 간의 기생 커패시턴스가 감소된다.

Description

도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성 메모리 소자 및 그 제조 방법.{Conductive structure and method for forming the same, and non-volatile memory device including the conductive structure and method for forming the same}
도 1은 본 발명의 실시예 1에 따른 도전성 구조물의 단면도이다.
도 2 내지 도 8은 도 1에 도시된 도전성 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 실시예 2에 따른 플래시 메모리 소자의 각 영역별 단면도이다.
도 10은 본 발명의 실시예 2에 따른 플래시 메모리 소자의 셀 영역을 나타내는 사시도이다.
도 11 내지 도 21은 도 9 및 10에 도시된 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22는 본 발명의 실시예 3에 따른 플래시 메모리 소자의 페리 회로 영역의 단면도이다.
도 23 내지 도 27은 도 22에 도시된 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 도전성 구조물 및 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 도전막 패턴 및 콘택 플러그를 포함하는 도전성 구조물 및 그 형성 방법과 이를 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근의 반도체 소자는 높은 집적도를 가지면서도 고성능을 가질 것을 요구하고 있다. 그러므로, 반도체 소자 내에 형성되는 비트 라인이나 워드 라인과 같은 도전막 패턴의 선폭 및 상기 도전막 패턴들 사이의 간격도 매우 감소되고 있다.
반도체 메모리 소자에 포함되는 비트 라인의 경우, 저저항을 가지면서도 매우 좁은 피치(pitch)를 가져야 한다. 여기서, 상기 피치는 비트 라인의 일 측으로부터 이웃하는 비트 라인의 동일한 일 측까지의 폭을 의미한다. 상기와 같이, 비트 라인의 저항을 감소시키기 위하여 상기 비트 라인의 높이는 증가되고 있다. 또한, 상기 비트 라인 간의 피치를 감소시키기 위하여, 상기 비트 라인 사이의 간격은 매우 감소되고 있다.
그러나, 상기와 같이 비트 라인의 높이가 증가되고 비트 라인 간의 간격이 감소되면, 이웃하는 비트 라인들 사이에 로딩 커패시턴스가 매우 증가하게 된다. 때문에, 상기 반도체 메모리 소자의 동작 특성이 나빠질 수 있다.
이하에서는, 낸드 플래시 메모리 소자에서 비트 라인 사이의 간섭에 의해 발 생될 수 있는 문제에 대해 간단하게 설명하고자 한다.
상기 낸드 플래시 메모리 소자의 경우, X 방향을 따라 서로 나란하게 워드 라인들이 형성된다. 상기 각 워드 라인들은 하나의 단위 셀들을 구성하고 있다. 16 또는 32개의 상기 워드 라인들은 하나의 스트링을 이루며, 상기 각 스트링의 양단부에는 셀 선택 라인 및 그라운드 선택 라인이 각각 구비된다. 상기 그라운드 선택 라인과 인접한 기판의 불순물 영역과 접속하는 공통 소오스 라인이 구비된다. 또한, 상기 셀 선택 라인과 인접하여 상기 기판의 불순물 영역과 접속하는 비트 라인구조물들이 구비된다. 상기 비트 라인 구조물은 상기 워드 라인과 직교하는 비트 라인과, 상기 비트 라인과 기판을 연결시키기 위한 콘택 플러그를 포함한다.
여기서, 하나의 선택된 비트 라인과 이웃하는 비트 라인 사이는 비록 전기적으로 분리되어 있기는 하지만 이들간의 간격이 매우 좁기 때문에 기생적으로 인터 커패시턴스가 존재하게 된다. 때문에, 비트 라인 사이에서 정전 용량이 증가하게 되어 센싱 타임이 증가되는 문제가 있다. 상기 센싱 타임은 데이터를 읽는 동작에서 비트 라인의 전압의 변화를 감지하고, 이를 페이지 버퍼 내의 회로에 저장하여 래치 회로의 데이터를 변화시킬 수 있을 정도의 비트 라인의 전압 변화가 일어나는데 걸리는 시간이다. 이와 같이, 상기 센싱 타임이 증가되는 경우 플래시 메모리 소자의 동작 속도가 느려지게 되어 바람직하지 않다.
또한, 선택된 셀 내에 데이터를 기록할 때 상기 선택된 셀에 해당되는 비트 라인에 고전압이 인가되어야 한다. 그런데, 상기 비트 라인에 가해지는 전압의 영향에 의해 인접하는 비트 라인이 플로팅 상태로 유지되지 않고 다소 전압이 상승될 수 있다. 때문에, 선택되지 않은 셀의 플로팅 게이트 전극에도 원하지 않는 데이터가 기록될 수 있다.
상기 설명한 것과 같은 문제로 인해, 고집적화된 반도체 소자에서 기생 커패시턴스가 감소되면서도 좁은 피치를 갖는 도전막 패턴이 요구되고 있다.
따라서, 본 발명의 목적은 이웃하는 도전막 패턴들 간의 커패시턴스를 감소시킬 수 있는 도전성 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 도전성 구조물을 형성하는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 이웃하는 도전막 패턴들 간의 커패시턴스를 감소시킬 수 있는 도전성 구조물이 포함되는 메모리 소자를 제공하는데 있다.
본 발명의 또 다른 목적은 상기한 메모리 소자를 제조하는 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전성 구조물은, 기판 상에 구비되는 제1 층간 절연막과, 상기 제1 층간 절연막 상에 구비되는 제1 층 도전막 패턴들과, 상기 제1 층 도전막 패턴들을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물과, 상기 절연막 구조물에 포함된 리세스에 위치하고, 하부면이 상기 제1 층 도전막 패턴의 하부면보다 높게 위치하는 제2 층 도전막 패턴과, 상기 제2 층 도전막 패턴을 덮는 제2 층간 절연막과, 상기 제 2 층간 절연막, 절연막 구조물, 제1 층 도전막 패턴, 제1 층간 절연막의 일부를 관통하고, 상기 제1 층 도전막 패턴 및 기판과 전기적으로 연결되는 제1 콘택 플러그 및 상기 제2 층간 절연막, 절연막 구조물, 제2 층 도전막 패턴 및 제1 층간 절연막의 일부를 관통하고, 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 도전성 구조물의 제조 방법으로, 먼저 기판 상에 제1 층간 절연막을 형성한다. 상기 제1 층간 절연막 상에 제1 층 도전막 패턴들을 형성한다. 상기 제1 층 도전막 패턴들을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물을 형성한다.
상기 절연막 구조물에 포함된 리세스 내부에, 상기 제1 층 도전막 패턴의 하부면보다 높은 하부면을 갖는 제2 층 도전막 패턴을 형성한다. 상기 제2 층 도전막 패턴을 덮는 제2 층간 절연막을 형성한다. 상기 기판 표면이 노출되도록, 상기 제2 층간 절연막, 절연막 구조물 및 제1 층간 절연막과 상기 제1 층 도전막 패턴 및 제2 층 도전막 패턴의 일부분을 식각하여 개구부를 형성한다. 상기 개구부 내부에 도전물질을 채워넣어, 상기 제1 층 도전막 패턴 및 기판 과 연결되는 제1 콘택 플러그와 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 형성한다.
본 발명에 따른 도전성 구조물은 제1 층 도전막 패턴 및 제2 층 도전막 패턴의 저면이 동일한 평면상에 위치하지 않고 서로 다른 높이에서 위치한다. 때문에, 상기 제1 층 도전막 패턴과 제2 층 도전막 패턴이 실질적으로 대향하는 면적이 넓지 않게 되고, 이로 인해 상기 제1 층 도전막 패턴 및 제2 층 도전막 패턴 사이의 기생 커패시턴스가 감소된다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 제1 영역 및 제2 영역으로 구분되는 기판과, 상기 기판의 제1 영역 상에 구비되고 터널 산화막, 전하 저장용 패턴, 유전막 및 콘트롤 게이트로 이루어지는 단위 셀들과, 상기 제1 및 제2 영역의 기판을 덮는 제1 층간 절연막과, 상기 제1 영역에 위치한 제1 층간 절연막 상에 구비되는 제1 층 도전막 패턴들과, 상기 제1 영역의 제1 층 도전막 패턴을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물과, 상기 절연막 구조물에 포함된 리세스 내부에 위치하고, 상기 제1 층 도전막 패턴의 하부면보다 높은 하부면을 갖는 제2 층 도전막 패턴과, 상기 제1 영역의 제2 층 도전막 패턴들 및 제2 영역의 절연막 구조물을 덮는 제2 층간 절연막과, 상기 제2 층간 절연막, 절연막 구조물, 제1 층 도전막 패턴, 제1 층간 절연막의 일부를 관통하고, 상기 제1 층 도전막 패턴 및 기판과 전기적으로 연결되는 제1 콘택 플러그 및 상기 제2 층간 절연막, 절연막 구조물, 제2 층 도전막 패턴 및 제1 층간 절연막의 일부를 관통하고, 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 포함한다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 제조하기 위한 방법으로, 제1 영역 및 제2 영역으로 구분되는 기판에서, 상기 기판의 제1 영역 상에 터널 산화막, 전하 저장용 패턴, 유전막 및 콘트롤 게이트로 이루어지는 단위 셀들을 형성하는 단계와, 상기 제1 및 제2 영역의 기판을 덮는 제1 층간 절연막을 형성하는 단계와, 상기 제1 영역에 위치하는 제1 층간 절연 막 상에 제1 층 도전막 패턴들을 형성하는 단계와, 상기 제1 영역의 제1 층 도전막 패턴들 및 제2 영역의 제1 층간 절연막을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물을 형성하는 단계와, 상기 절연막 구조물에 포함된 리세스 내부에 채워지고, 저면이 상기 제1 층 도전막 패턴의 저면보다 높게 위치하는 제2 층 도전막 패턴을 형성하는 단계와, 상기 제1 영역의 제2 층 도전막 패턴들 및 제2 영역의 절연막 구조물을 덮는 제2 층간 절연막을 형성하는 단계와, 상기 기판 표면이 노출되도록, 상기 제2 층간 절연막, 절연막 구조물 및 제1 층간 절연막과 상기 제1 층 도전막 패턴 및 제2 층 도전막 패턴의 일부분을 식각하여 개구부를 형성하는 단계와, 상기 개구부 내부에 도전물질을 채워넣어, 상기 제1 층 도전막 패턴 및 기판과 연결되는 제1 콘택 플러그와 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 형성하는 단계를 포함한다.
본 발명에 따른 비휘발성 메모리 소자에서 제1 층 도전막 패턴 및 제2 층 도전막 패턴의 저면이 동일한 평면 상에 위치하지 않고 서로 다른 높이에서 위치한다. 때문에, 상기 제1 층 도전막 패턴과 제2 층 도전막 패턴이 실질적으로 대향하는 면적이 넓지 않게 되고, 이로 인해 상기 제1 층 도전막 패턴 및 제2 층 도전막 패턴 사이의 기생 커패시턴스가 감소된다.
또한, 상기와 같이 서로 다른 높이에 위치하는 제1 층 및 제2 층 도전막 패턴을 형성하더라도 사진 공정이 종래의 도전막 패턴을 형성하는 경우와 동일하게 수행되기 때문에 공정 비용이 크게 증가하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하 고자 한다.
첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 도전성 구조물 및 비휘발성 메모리 소자에 대해 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 패턴 또는 전극들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 전극들이 기판, 각 층(막), 패턴 또는 전극들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 전극들이 직접 기판, 각 층(막), 패턴 또는 전극들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴, 다른 패드 또는 다른 전극들이 기판 상에 추가적으로 형성될 수 있다. 또한, 층(막)들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막)들을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막)들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 도전성 구조물의 단면도이다.
도 1을 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(100)이 구비된다.
상기 기판(100) 상에는 메모리 소자의 단위 셀을 구성하는 하부 구조물(도시안됨)이 구비될 수 있다. 예를 들어, 상기 기판(100) 상에는 터널 산화막, 전하 저장막, 유전막 및 콘트롤 전극이 적층된 하부 구조물이 구비될 수 있다. 상기 하부 구조물은 플래시 메모리 소자의 단위 셀을 구성한다.
상기 기판(100) 상에는 제1 층간 절연막(102)이 구비된다. 상기 제1 층간 절연막(102)은 실리콘 산화물로 이루어질 수 있다. 상기 기판(100) 상에 하부 구조물이 구비되는 경우, 상기 제1 층간 절연막(102)은 상기 하부 구조물을 충분히 덮어야 한다. 상기 제1 층간 절연막(102)의 상부면은 평탄하다.
상기 제1 층간 절연막(102) 상에는 식각 저지막 패턴(104a)이 구비된다. 상기 식각 저지막 패턴(104a)은 실리콘 질화물로 이루어질 수 있다.
상기 식각 저지막 패턴(104a)들 사이의 상기 제1 층간 절연막(102) 상에 제1 층 도전막 패턴(110)들이 구비된다. 상기 제1 층 도전막 패턴(110)들은 금속 물질 또는 도핑된 반도체 물질로 이루어질 수 있다. 구체적으로, 상기 제1 층 도전막 패턴(110)들로 사용될 수 있는 물질의 예로는 텅스텐, 텅스텐 질화물, 구리, 폴리실리콘 등을 들 수 있다.
상기 제1 층 도전막 패턴(110)은 하부폭이 상부폭보다 좁은 형상을 갖는다. 구체적으로, 상기 제1 층 도전막 패턴(110)은 상부로 갈수록 폭이 넓어지는 형상을 갖는다.
상기 제1 층 도전막 패턴(110)의 양측벽에는 스페이서(108)가 구비된다. 상기 스페이서(108)의 상부면은 상기 제1 층 도전막 패턴(110)의 상부면보다 높게 위 치하여, 상기 제1 층 도전막 패턴(110)으로부터 돌출되는 형상을 갖는다.
상기 제1 층 도전막 패턴(110)들을 덮으면서 상기 제1 층 도전막 패턴(110)들 사이에 리세스를 생성시키는 절연막 구조물(115)이 구비된다.
상기 절연막 구조물(115)은 상기 제1 층 도전막 패턴(110)의 상부면 및 상기 스페이서(108)의 양측에 접하여 구비되는 제1 절연막 패턴(112)과, 상기 제1 절연막 패턴(112), 상기 스페이서(108) 상부면 및 상기 식각 저지막 패턴(104a) 상부면의 프로파일을 따라 증착된 제2 절연막(114)으로 이루어진다.
상기 제1 절연막 패턴(112)은 상기 스페이서(108)와 서로 다른 선택비를 갖는 물질로 이루어질 수 있다. 구체적으로, 상기 제1 절연막 패턴(112)은 실리콘 산 질화물 또는 실리콘 산화물로 이루어질 수 있다.
한편, 상기 제2 절연막(114)은 실리콘 산 질화물 또는 실리콘 산화물로 이루어질 수 있다. 상기 제1 절연막 패턴(112) 및 제2 절연막(114)은 동일한 물질 또는 서로 다른 물질로 이루어질 수 있다.
상기 절연막 구조물(115)에 생성되어 있는 리세스 내부에 제2 층 도전막 패턴(118)이 구비된다. 상기 제2 층 도전막 패턴(118)의 저면은 상기 제1 층 도전막 패턴(110)의 저면보다 높게 위치하게 된다.
상기 제2 층 도전막 패턴(118)은 상기 제1 층 도전막 패턴(110)과 동일한 물질로 이루어지는 것이 바람직하다. 상기 제2 층 도전막 패턴(118)은 하부폭이 상부폭보다 좁은 형상을 갖는다. 구체적으로, 상기 제2 층 도전막 패턴(118)은 상부로 갈수록 폭이 넓어지는 형상을 갖는다.
본 실시예에 따른 상기 도전성 구조물은 제1 층 도전막 패턴과 상기 제2 층 도전막 패턴이 동일한 평면 상에 위치하지 않는다. 그러므로, 상기 제1 층 도전막 패턴과 상기 제2 층 도전막 패턴이 실질적으로 대향하는 부위의 면적이 넓지 않게 된다. 이로 인해, 상기 제1 층 도전막 패턴과 제2 층 도전막 패턴 사이에 기생 커패시턴스가 감소되어 신호 전달 속도가 증가하게 된다.
도 2 내지 도 8은 도 1에 도시된 도전성 구조물의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(100)을 마련한다. 도시되지는 않았지만, 상기 기판(100) 상에 메모리 소자의 단위 셀을 구성하는 하부 구조물을 형성할 수 있다. 예를 들어, 상기 기판 상에 터널 산화막, 전하 저장막, 유전막 및 콘트롤 전극이 적층된 하부 구조물을 형성할 수 있다.
상기 기판(100) 상에 제1 층간 절연막(102)을 형성한다. 상기 제1 층간 절연막(102)은 실리콘 산화물을 화학 기상 증착 공정을 통해 증착하여 형성할 수 있다.
상기 제1 층간 절연막(102) 상에는 식각 저지막(104)을 형성한다. 상기 식각 저지막(104)은 실리콘 질화물을 화학 기상 증착 공정을 통해 증착하여 형성할 수 있다.
상기 식각 저지막(104) 상에 몰드용 희생막(106)을 증착한다. 상기 몰드용 희생막(106)은 상기 식각 저지막(104)과 식각 선택비를 갖는 물질로 형성될 수 있 다. 예를 들어, 상기 몰드용 희생막(106)은 실리콘 산화물, 폴리실리콘 등으로 형성할 수 있다.
도 3을 참조하면, 상기 몰드용 희생막(106)을 사진 및 식각 공정을 통해 패터닝하여 몰드용 희생막 패턴(106a)을 형성한다. 여기서, 상기 몰드용 희생막 패턴(106a)들 사이의 갭 부위는 제1 층 도전막 패턴이 형성될 영역이고, 상기 몰드용 희생막 패턴(106a)이 형성된 부위의 일부는 제2 층 도전막 패턴이 형성될 영역이다.
상기 몰드용 희생막 패턴(106a) 및 식각 저지막(104) 표면 상에 실리콘 질화막(도시안됨)을 형성한다. 상기 실리콘 질화막을 이방성으로 식각함으로써 상기 몰드용 희생막 패턴(106a)의 측벽에 스페이서(108)를 형성한다. 상기 이방성 식각 공정 시에 상기 몰드용 희생막 패턴(106a) 사이에 위치하는 식각 저지막(104)이 일부 제거됨으로써 식각 저지막 패턴(104a)이 생성된다.
도 4를 참조하면, 상기 스페이서(108) 사이의 갭 부위를 매립하도록 제1 도전막(도시안됨)을 형성한다. 상기 제1 도전막은 금속 물질 또는 불순물이 도핑된 반도체 물질을 증착시켜 형성할 수 있다. 상기 제1 도전막으로 사용될 수 있는 물질의 구체적인 예로는 텅스텐, 텅스텐 실리사이드, 구리, 폴리실리콘 등을 들 수 있다.
이 후, 상기 스페이서(108) 사이의 갭 부위에만 상기 제1 도전막이 남도록 상기 제1 도전막의 일부를 제거함으로써 제1 층 도전막 패턴(110)을 형성한다. 상기 제1 층 도전막 패턴의 상부면이 상기 스페이서의 상부면보다 낮게 위치하도록 상기 제거 공정을 수행하는 것이 바람직하다.
상기 제1 도전막을 제거하는 공정은 우선 상기 몰드용 희생막 패턴(106a)이 노출되도록 상기 제1 도전막을 화학 기계적으로 연마한 이 후에 상기 제1 도전막을 에치백함으로써 수행될 수 있다. 이 경우에는, 상기 에치백 공정 시에 식각되는 막의 두께를 조절함으로써 상기 제1 층 도전막 패턴(110)의 높이를 용이하게 조절할 수 있다. 이로 인해, 상기 제1 층 도전막 패턴(110)의 저항을 용이하게 조절할 수 있다.
이와는 달리, 상기 제1 도전막을 화학 기계적으로 연마하는 공정을 생략하고 제1 도전막을 에치백함으로써 상기 제1 층 도전막 패턴(110)을 형성할 수도 있다.
상기 스페이서(108)는 도시된 것과 같이 하부폭보다 상부폭이 좁은 형상을 갖고 일 측벽이 라운드된 형상을 갖는다. 때문에, 상기 스페이서(108) 사이에 형성되는 제1 층 도전막 패턴(110)은 하부폭에 비해 상부폭이 더 넓은 형상을 갖는다.
도 5를 참조하면, 상기 몰드용 희생막 패턴(106a)을 제거한다. 상기 몰드용 희생막 패턴(106a)을 제거할 때 상기 스페이서(108) 및 제1 층 도전막 패턴(110)이 손상되지 않도록 하기 위하여, 상기 제거는 습식 식각을 통해 수행되는 것이 바람직하다.
도 6을 참조하면, 상기 제1 층 도전막 패턴(110), 스페이서(108) 및 식각 저지막 패턴(104a)의 표면을 따라 제1 절연막(도시안됨)을 형성한다. 상기 제1 절연막은 상기 스페이서(108)와 동일하거나 다른 절연 물질로 이루어질 수 있다. 예를 들어, 상기 제1 절연막은 실리콘 산화물, 실리콘 산 질화물 또는 실리콘 질화물로 이루어질 수 있다. 본 실시예에서는, 화학 기상 증착 공정을 통해 실리콘 산 질화물을 증착시켜 제1 절연막을 형성한다.
다음에, 상기 제1 절연막을 이방성으로 식각하여 상기 스페이서(108)의 측벽 및 상기 제1 층 도전막 패턴(110)의 상부면에 제1 절연막 패턴(112)을 형성한다. 이 때, 상기 스페이서(108)의 측벽에 형성되는 제1 절연막 패턴(112)은 일반적인 스페이서의 형상을 갖는다.
도시되지는 않았지만, 상기 제1 절연막을 이방성으로 식각하는 공정에서 하부의 식각 저지막 패턴(104a)까지 식각할 수도 있다.
도 7을 참조하면, 상기 제1 절연막 패턴(112), 스페이서(108) 및 식각 저지막 패턴(104a)의 노출된 표면을 따라 제2 절연막(114)을 형성한다. 상기 제2 절연막(114)은 상기 제1 절연막 패턴(112)과 동일한 물질로 형성하거나 또는 서로 다른 물질로 형성할 수 있다. 상기 제2 절연막(114)을 형성하면, 상기 제1 절연막 패턴(112) 사이 부위에 리세스부(116)가 생성된다.
상기 생성된 리세스부(116)의 저면은 상기 제1 층 도전막 패턴(110)의 저면보다 높게 위치하게 된다.
도 8을 참조하면, 상기 리세스부(116)의 내부를 채우도록 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 제1 층 도전막 패턴(110)과 동일한 물질을 증착시켜 형성하는 것이 바람직하다.
다음에, 상기 리세스부(116) 내부에만 제2 도전막이 남아있도록 상기 제2 도전막의 일부를 제거하여 제2 층 도전막 패턴(118)을 형성한다. 상기 제거는 에치백 또는 화학 기계적 연마 공정을 통해 수행할 수 있다.
설명한 것과 같은 공정을 수행함으로써, 제1 층 도전막 패턴 및 상기 제1 층 도전막 패턴과 동일한 평면 상에 위치하지 않는 제2 층 도전막 패턴을 포함하는 도전성 구조물을 형성할 수 있다. 상기 도전성 구조물을 형성하는 공정은 1회의 사진 공정만이 포함되기 때문에 공정이 매우 단순하다. 또한, 다마신 방식으로 제1 층 및 제2 층 도전막 패턴을 구현하므로 다양한 도전 물질을 사용하여 상기 제1 층 및 제2 층 도전막 패턴을 형성할 수 있다.
실시예 2
도 9는 본 발명의 실시예 2에 따른 플래시 메모리 소자의 각 영역별 단면도이다. 도 10은 본 발명의 실시예 2에 따른 플래시 메모리 소자의 셀 영역을 나타내는 사시도이다.
도 9에서 제1 영역의 게이트 부분은 셀 영역에서 셀 트랜지스터 형성 부위를 나타내고, 제1 영역의 콘택 부분은 셀 영역에서 비트 라인 콘택 형성 부위를 나타내고, 제2 영역은 페리 회로 영역을 나타낸다.
도 9 및 도 10을 참조하면, 단위 셀들이 형성되기 위한 제1 영역과 주변 회로들이 형성되기 위한 제2 영역이 구분되는 기판(200)이 마련된다. 상기 기판(200)은 단결정 실리콘과 같은 반도체 물질로 이루어진다.
상기 기판(200)의 소자 분리 영역에 해당되는 부위에는 트렌치들이 형성되어 있다. 상기 제1 영역에서는 상기 트렌치들이 서로 평행하게 배치되며 제1 방향으로 연장되는 형상을 갖는다.
상기 트렌치 내벽에는 내벽 산화막(도시안됨)이 형성되어 있다. 상기 내벽 산화막은 열산화 공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 트렌치 내부에는 절연 물질로 이루어지는 소자 분리막 패턴(202)이 구비된다. 상기 소자 분리막 패턴(202)은 상기 기판 표면으로부터 돌출된 상부면을 갖는다. 상기 소자 분리막 패턴(202)에 의해 상기 기판은 액티브 영역 및 소자 분리 영역으로 구분된다. 상기 액티브 영역 및 소자 분리 영역은 제1 방향으로 연장되는 라인 형상을 갖고 서로 번갈아가며 나란하게 배치된다. 상기 소자 분리막 패턴(202)은 화학기상증착공정에 의해 형성된 실리콘 산화물로 이루어질 수 있다.
상기 제1 영역에는 터널 산화막(204), 전하 저장막 패턴(206), 유전막 패턴 (208)및 콘트롤 게이트 전극(210)이 적층된 셀 게이트 구조물(212)이 구비된다. 상기 셀 게이트 구조물(212)들 양측에는 불순물 영역이 구비된다. 상기 셀 게이트 구조물(212) 및 불순물 영역은 셀 트랜지스터로 제공된다.
상기 전하 저장막 패턴(206)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 이 경우, 상기 전하 저장막 패턴(206)은 플로팅 게이트 전극으로 제공된다. 또는, 상기 전하 저장막 패턴(206)은 실리콘 질화물로 이루어 질 수 있다. 이 경우, 상기 저장막 패턴(206)은 전하 트랩 패턴으로 제공된다.
상기 셀 트랜지스터 16 또는 32개가 직렬로 연결됨으로써 하나의 스트링을 이룬다. 상기 하나의 스트링을 이루는 셀 트랜지스터들의 양 단부에는 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(도시안됨)가 각각 직렬로 연결되어 있다.
상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터는 게이트 산화막 및 게이트 전극이 적층된 게이트와, 상기 게이트 양측의 불순물 영역을 포함한다.
상기 셀 트랜지스터, 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터가 형성되어 있는 제1 영역 및 상기 제2 영역 상에는 제1 층간 절연막(214)이 구비된다.
상기 제1 층간 절연막(214)은 상기 셀 트랜지스터, 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터를 완전히 덮는다. 또한, 상기 제1 층간 절연막(214)의 상부면은 평탄하다.
상기 제1 층간 절연막(214) 상에는 식각 저지막 패턴(216a)이 구비된다. 상기 식각 저지막 패턴(216a)은 실리콘 질화물로 이루어질 수 있다.
상기 제1 영역에 위치하는 제1 층간 절연막(214) 상에는 제1 층 도전막 패턴(224)이 구비된다. 상기 제1 층 도전막 패턴(224)은 비트 라인으로 사용된다. 도시된 것과 같이, 상기 제1 층 도전막 패턴(224)의 하부에는 식각 저지막 패턴(216a)이 구비되지 않을 수 있다. 상기 제1 층 도전막 패턴(224)들은 금속 물질 또는 도핑된 반도체 물질로 이루어질 수 있다. 구체적으로, 상기 제1 층 도전막 패턴(224)들로 사용될 수 있는 물질의 예로는 텅스텐, 텅스텐 질화물, 구리, 폴리실리콘 등을 들 수 있다.
상기 제1 층 도전막 패턴(224)의 양측벽에는 스페이서(220)가 구비된다. 상기 스페이서(220)의 상부면은 상기 제1 층 도전막 패턴(224)의 상부면보다 높게 위치하여, 상기 제1 층 도전막 패턴(224)으로부터 돌출되는 형상을 갖는다.
상기 제2 영역의 제1 층간 절연막(214) 상에는 상기 스페이서(220)와 동일한 물질로 이루어지는 제1 더미 패턴(222)들이 구비된다. 상기 제1 더미 패턴(222)들은 매우 좁은 선폭을 가지면서 조밀하게 배치되는 것이 바람직하다. 구체적으로, 상기 제1 더미 패턴(222)들은 사진 공정의 한계 선폭 및 패턴 간격을 갖는다.
상기 제1 층 도전막 패턴(224)의 상부면 및 스페이서(220)의 측벽에는 제1 절연막 패턴(226)이 구비된다. 상기 제1 절연막 패턴(226)은 상기 스페이서(220)와 서로 다른 선택비를 갖는 물질로 이루어질 수 있다. 구체적으로, 상기 제1 절연막 패턴(226)은 실리콘 산 질화물 또는 실리콘 산화물로 이루어질 수 있다.
또한, 상기 제2 영역의 제1 더미 패턴(222)들 사이의 갭 부위를 채우는 제2 더미 패턴(228)들이 구비된다. 상기 제1 더미 패턴(222)과 상기 제2 더미 패턴(228)은 거의 동일한 높이를 갖는 것이 바람직하다. 상기 제2 더미 패턴(228)은 상기 제1 절연막 패턴(226)과 동일한 물질로 이루어진다.
상기 제1 영역의 제1 절연막 패턴(226), 스페이서(220) 및 식각 저지막 패턴(216a)과 상기 제2 영역의 제1 및 제2 더미 패턴(222, 228) 표면 상에는 제2 절연막(230)이 구비된다. 상기 제2 절연막(230)은 상기 제1 절연막 패턴(226) 사이의 간격의 1/2보다 얇은 두께를 갖는다. 때문에, 상기 제2 절연막(230)에는 리세스가 생성되어 있다.
한편, 상기 제2 절연막(230)은 실리콘 산 질화물 또는 실리콘 산화물로 이루어질 수 있다. 상기 제1 절연막 패턴(226) 및 제2 절연막(230)은 동일한 물질 또는 서로 다른 물질로 이루어질 수 있다.
상기 리세스 내부에는 제2 층 도전막 패턴(232)이 구비된다. 상기 제2 층 도 전막 패턴(232)은 상기 제1 층 도전막 패턴(224)보다 높게 위치하게 된다. 상기 제2 층 도전막 패턴(232)은 비트 라인으로 사용된다. 상기 제2 층 도전막 패턴(232)은 상기 제1 층 도전막 패턴(224)과 동일한 물질로 이루어지는 것이 바람직하다.
이와 같이, 상기 제1 영역에는 저면이 위치하는 높이가 서로 다른 상기 제1 층 도전막 패턴(224)들 및 제2 층 도전막 패턴(232)들이 구비된다. 그러나, 상기 제2 영역에는 비트 라인을 이루는 상기 도전막 패턴들이 전혀 구비되지 않는다.
상기 제2 층 도전막 패턴(232) 및 상기 제2 절연막(230) 상에 제2 층간 절연막(234)이 구비된다. 상기 제2 층간 절연막(234)은 실리콘 산화물로 이루어질 수 있다. 상기 제2 층간 절연막(234)의 상부면은 평탄하다.
상기 제2 층간 절연막(234), 제2 절연막(230), 제1 절연막 패턴(226) 및 제1 층간 절연막(214)의 일부와 상기 제1 층 도전막 패턴(224)을 관통하고, 상기 제1 층 도전막 패턴(224) 및 기판(200)과 전기적으로 연결되는 제1 콘택 플러그(240)가 구비된다.
상기 제1 콘택 플러그(240)의 폭이 상기 제1 층 도전막 패턴(224)보다 작을 경우, 상기 제1 콘택 플러그(240)가 형성된 부위의 상기 제1 층 도전막 패턴(224)에 개구가 생성되어 있다. 그리고, 상기 개구의 내측벽과 상기 제1 콘택 플러그(240)의 측벽 부위가 서로 접촉된다.
한편, 상기 제1 콘택 플러그(240)의 폭이 상기 제1 층 도전막 패턴(224)보다 넓은 경우, 상기 제1 콘택 플러그(240)가 형성된 부위에서 제1 층 도전막 패턴(224)이 물리적으로 절단된 형상을 갖게 된다. 즉, 상기 제1 층 도전막 패 턴(224)은 각각의 절단된 패턴들을 포함하게 된다. 그리고, 상기 제1 층 도전막 패턴(224)의 절단면과 상기 제1 콘택 플러그(240)의 측벽 부위가 서로 접촉된다. 이 경우, 상기 제1 콘택 플러그(240)에 의해 상기 물리적으로 절단된 형상의 각 도전막 패턴들이 서로 연결되어 상기 제1 층 도전막 패턴(224)들은 라인 형태를 갖게된다.
본 발명의 일실시예에 따른 상기 플래시 메모리 소자는 제1 층 도전막 패턴(224)과 상기 제2 층 도전막 패턴(232)이 동일한 평면 상에 위치하지 않는다. 그러므로, 상기 제1 층 도전막 패턴(224)과 상기 제2 층 도전막 패턴(232)이 실질적으로 대향하는 부위의 면적이 넓지 않게 된다. 이로 인해, 상기 제1 층 도전막 패턴(224)과 제2 층 도전막 패턴(232) 사이에 기생 커패시턴스가 감소되어 신호 전달 속도가 증가하게 된다. 또한, 상기 기생 커패시턴스로 인한 오동작이 감소되어 플래시 메모리 소자의 동작 특성이 향상된다.
또한, 상기 제2 영역의 제1 층간 절연막(214) 상에는 제1 층 및 제2 층 도전막 패턴(224, 232)을 이루는 도전 물질이 전혀 형성되어 있지 않다.
도 11 내지 도 21은 도 9 및 10에 도시된 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 단위 셀들이 형성되는 제1 영역과 주변 회로들이 형성되는 제2 영역으로 구분되는 기판(200)을 마련한다.
상기 기판(200)의 일부를 식각하여 트렌치를 형성하고, 상기 트렌치 내부에 소자 분리용 절연막을 채워 넣음으로써 소자 분리막 패턴(202)을 형성한다. 상기 소자 분리막 패턴(202)을 형성함으로써, 상기 기판(200)은 액티브 영역 및 소자 분리 영역으로 구분된다.
이 후, 상기 제1 영역의 기판(200)에 터널 산화막(204), 전하 저장막 패턴(206), 유전막 패턴(208) 및 콘트롤 게이트 전극(210)이 적층된 셀 게이트 구조물(212)을 형성한다. 또한, 상기 셀 게이트 구조물(212) 양측의 기판에 불순물을 주입시켜 불순물 영역(도시안됨)을 형성한다. 상기 공정을 통해 셀 트랜지스터가 완성된다.
상기 전하 저장막 패턴(206)은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 이 경우, 상기 전하 저장막 패턴(206)은 플로팅 게이트 전극으로 제공된다. 또는, 상기 전하 저장막 패턴(206)은 실리콘 질화물로 형성될 수 있다. 이 경우, 상기 전하 저장막 패턴(206)은 전하 트랩 패턴으로 제공된다.
상기 셀 트랜지스터 16 또는 32개로 이루어지는 하나의 스트링의 양측으로 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터(도시안됨)를 형성한다. 상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터는 통상적인 MOS구조를 갖는다. 상기 전하 저장막 패턴(206)을 폴리실리콘으로 형성하는 경우에는, 상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터가 형성되는 부위의 유전막 패턴(208)을 선택적으로 제거함으로써 상기 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터의 게이트 전극을 형성할 수 있다.
상기 기판(200) 상에 상기 셀 게이트 구조물(212), 셀 선택 트랜지스터 및 그라운드 선택 트랜지스터를 덮는 제1 층간 절연막(214)을 형성한다. 상기 제1 층간 절연막(214)은 실리콘 산화물을 화학 기상 증착 공정을 통해 증착하여 형성할 수 있다. 상기 제1 층간 절연막(214)을 형성한 이 후에, 상기 제1 층간 절연막(214)의 상부면을 평탄화하는 공정이 더 수행될 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함한다.
상기 제1 층간 절연막(214) 상에는 식각 저지막(216)을 형성한다. 상기 식각 저지막(216)은 실리콘 질화물을 화학 기상 증착 공정을 통해 증착하여 형성할 수 있다.
도 12를 참조하면, 상기 식각 저지막(216) 상에 몰드용 희생막(도시안됨)을 증착한다. 상기 몰드용 희생막은 상기 식각 저지막(216)과 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 몰드용 희생막은 실리콘 산화물, 폴리실리콘 등으로 형성할 수 있다.
상기 몰드용 희생막을 사진 및 식각 공정을 통해 패터닝하여 제1 및 제2 영역에 몰드용 희생막 패턴(218)을 형성한다.
상기 제1 영역에서 상기 몰드용 희생막 패턴(218)들 사이의 갭 부위는 제1 층 도전막 패턴이 형성될 영역이고, 상기 몰드용 희생막 패턴(218)이 형성된 부위의 일부는 제2 층 도전막 패턴이 형성될 영역이다. 또한, 상기 제2 영역에서 상기 몰드용 희생막 패턴(218)들 사이의 갭 부위는 제1 더미 패턴이 형성될 영역이다.
상기 제2 영역에서 상기 몰드용 희생막 패턴(218)은 매우 좁은 선폭을 가지면서 조밀하게 배치되는 것이 바람직하다. 구체적으로, 상기 몰드용 희생막 패 턴(218)은 사진 공정의 한계의 선폭 및 간격을 갖도록 형성하는 것이 바람직하다.
도 13을 참조하면, 상기 몰드용 희생막 패턴(218) 및 식각 저지막(216) 표면 상에 실리콘 질화막(도시안됨)을 형성한다. 이 때, 상기 제2 영역의 몰드용 희생막 패턴(218) 사이의 갭 부위에는 상기 실리콘 질화막이 완전히 채워지도록 하여야 한다.
상기 실리콘 질화막을 이방성으로 식각함으로써 상기 제1 영역의 몰드용 희생막 패턴의 측벽에는 스페이서(220)를 형성한다. 또한, 상기 제2 영역의 몰드용 희생막 패턴 사이에는 제1 더미 패턴(222)을 형성한다.
본 실시예에서는 상기 식각 저지막이 실리콘 질화물로 이루어지므로 상기 이방성 식각 공정 시에 상기 스페이서(220) 사이에 노출되는 식각 저지막(216)이 제거될 수 있다. 이와 같이, 상기 식각 저지막(216)의 일부가 제거됨으로써 식각 저지막 패턴(216a)이 형성된다.
도 14를 참조하면, 상기 스페이서(220) 사이의 갭 부위를 매립하도록 제1 도전막(도시안됨)을 형성한다. 이 때, 상기 제1 도전막은 상기 스페이서(220) 사이의 갭 부위 뿐 아니라, 몰드용 희생막 패턴(218) 및 제1 더미 패턴(222)의 상부면에도 형성된다.
상기 제1 도전막은 금속 물질 또는 불순물이 도핑된 반도체 물질을 증착시켜 형성할 수 있다. 상기 제1 도전막으로 사용될 수 있는 물질의 구체적인 예로는 텅스텐, 텅스텐 실리사이드, 구리 및 폴리실리콘 등을 들 수 있다.
이 후, 상기 스페이서(220) 사이의 갭 부위에만 상기 제1 도전막이 남도록 상기 제1 도전막의 일부를 제거함으로써 제1 층 도전막 패턴(224)을 형성한다. 상기 제1 층 도전막 패턴(224)의 상부면이 상기 스페이서(220)의 상부면보다 낮게 위치하도록 상기 제거 공정을 수행하는 것이 바람직하다. 상기 제거 공정은 화학 기계적 연마 공정 및 에치백 공정을 포함한다. 상기 제1 도전막의 일부를 제거하는 공정을 수행하면, 상기 제2 영역에 형성된 상기 제1 도전막은 완전하게 제거되어야 한다.
도 15를 참조하면, 상기 몰드용 희생막 패턴(218)을 제거한다. 상기 몰드용 희생막 패턴(218)을 제거할 때 상기 스페이서(220) 및 제1 층 도전막 패턴(224)이 손상되지 않도록 하기 위하여, 상기 제거는 습식 식각을 통해 수행되는 것이 바람직하다.
도 16을 참조하면, 상기 제1 및 제2 영역에 제1 절연막(도시안됨)을 형성한다. 구체적으로, 제1 영역에서는 상기 제1 층 도전막 패턴(224), 스페이서(220) 및 식각 저지막 패턴(216)의 표면을 따라 제1 절연막을 형성한다. 이 때, 상기 제1 절연막은 상기 제1 층 도전막 패턴(224)들 사이의 갭 부위를 완전히 매립하지 않도록 형성되어야 한다. 그리고, 제2 영역에서는 상기 제1 더미 패턴(222) 사이의 갭 부위를 매립하도록 상기 제1 절연막을 형성한다.
상기 제1 절연막은 상기 스페이서(220)와 동일한 물질 또는 다른 절연 물질로 이루어질 수 있다. 예를 들어, 상기 제1 절연막은 실리콘 산화물, 실리콘 산 질화물 또는 실리콘 질화물로 이루어질 수 있다. 본 실시예에서는, 화학 기상 증착 공정을 통해 실리콘 산 질화물을 증착시켜 제1 절연막을 형성한다.
다음에, 상기 제1 절연막을 이방성으로 식각하여 상기 제1 영역의 스페이서(220)의 측벽 및 상기 제1 층 도전막 패턴(224)의 상부면에 제1 절연막 패턴(226)을 형성한다. 이 때, 상기 스페이서(220)의 측벽에 형성되는 제1 절연막 패턴(226)은 일반적인 스페이서의 형태를 갖는다. 또한, 상기 제1 절연막을 이방성으로 식각하면, 상기 제2 영역의 제1 더미 패턴(222)들 사이에는 제2 더미 패턴(228)이 형성된다.
도 17을 참조하면, 상기 제1 절연막 패턴(226), 스페이서(220), 식각 저지막 패턴(216a), 제1 더미 패턴(222) 및 제2 더미 패턴(228)의 노출된 표면을 따라 제2 절연막(230)을 형성한다. 상기 제2 절연막(230)은 상기 제1 절연막 패턴(226)과 동일한 물질로 형성하거나 또는 서로 다른 절연 물질로 형성할 수 있다. 상기 제2 절연막(230)을 형성하면, 상기 제1 절연막 패턴(226) 사이 부위에 리세스부(231)가 생성된다.
상기 생성된 리세스부(231)의 저면은 상기 제1 층 도전막 패턴(224)의 저면보다 높게 위치하게 된다.
도 18을 참조하면, 상기 리세스부(231)의 내부를 채우도록 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 제1 층 도전막 패턴(224)과 동일한 물질을 증착시켜 형성하는 것이 바람직하다.
다음에, 상기 리세스부(231) 내부에만 제2 도전막이 남아있도록 상기 제2 도전막의 일부를 제거하여 제2 층 도전막 패턴(232)을 형성한다. 상기 제거는 에치백 또는 화학 기계적 연마 공정을 통해 수행할 수 있다. 이 때, 상기 제2 영역에 형성 된 상기 제2 도전막은 완전하게 제거되어야 한다.
도 19를 참조하면, 상기 제2 층 도전막 패턴(232) 및 제2 절연막 상에 제2 층간 절연막(234)을 형성한다. 상기 제2 층간 절연막(234)은 실리콘 산화물로 이루어질 수 있다.
상기 제2 층간 절연막(234) 상에 포토레지스트를 코팅하고 이를 사진 공정을 통해 패터닝함으로써 상기 제1 및 제2 층 도전막 패턴(224, 232)의 상부면과 대향하는 부위를 노출하는 포토레지스트 패턴(236)을 형성한다.
이와는 달리, 상기 제2 층간 절연막(234) 상에 식각 마스크로써 하드 마스크 패턴을 형성할 수도 있다.
도 20을 참조하면, 상기 포토레지스트 패턴(236)을 식각 마스크로 사용하여 상기 제2 층간 절연막(234), 제2 절연막(230), 제1 층 및 제2 층 도전막 패턴(224, 232), 제1 절연막 패턴(226) 및 제1 층간 절연막(214)을 순차적으로 식각함으로써 개구부(238)를 형성한다.
상기 개구부(238)를 형성한 이 후에, 상기 포토레지스트 패턴(236)을 에싱 및 스트립 공정을 수행하여 제거한다.
도 21을 참조하면, 상기 개구부(238) 내부를 채우도록 제3 도전막(도시안됨)을 형성한다. 상기 제3 도전막으로 사용될 수 있는 물질은 불순물이 도핑된 폴리실리콘, 텅스텐 실리사이드, 텅스텐, 구리 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다.
이 후, 상기 제2 층간 절연막의 상부면이 노출되도록 상기 제3 도전막을 화 학 기계적 연마 공정을 통해 연마한다. 상기 공정을 수행함으로써, 상기 제1 층 도전막 패턴(224) 및 기판(200)과 접속하는 제1 콘택 플러그(240)와, 상기 제2 층 도전막 패턴(232) 및 기판(200)과 접속하는 제2 콘택 플러그(242)를 형성한다.
실시예 3
도 22는 본 발명의 실시예 3에 따른 플래시 메모리 소자의 페리 회로 영역의 단면도이다.
실시예 3에 따른 플래시 메모리 소자는 페리 회로 영역의 형상이 실시예 2와 다르며, 셀 영역은 실시예 2와 동일한 형상을 갖는다. 그러므로, 이하에서는 플래시 메모리 소자의 페리 회로 영역만을 설명한다.
도 22를 참조하면, 단위 셀들이 형성되기 위한 제1 영역과 주변 회로들이 형성되기 위한 제2 영역이 구분되는 기판(200)이 마련된다.
상기 제2 영역의 기판의 소자 분리 영역에는 소자 분리막 패턴(202)이 구비되어 있다. 상기 기판(200) 상에는 제1 층간 절연막(214)이 구비된다. 상기 제1 층간 절연막(214) 상에는 식각 저지막 패턴(216a)이 구비된다.
상기 제2 영역의 제1 층간 절연막(214) 상에는 제2 절연막(230) 및 제2 층간 절연막(234)이 구비된다. 즉, 실시예 2와는 달리 상기 제2 영역의 제1 층간 절연막 (214) 상에는 제1 및 제2 더미 패턴이 구비되지 않는다. 따라서, 상기 제2 영역에 형성된 제2 절연막(230)은 상기 제1 영역에 형성된 제2 절연막(230)보다 낮은 단차를 갖게 된다. 그러나, 상기 제2 층간 절연막(234)의 상부면은 제1 및 제2 영역 간 의 단차가 없이 평탄한 형상을 갖는 것이 바람직하다.
또한, 상기 제2 영역의 제1 층간 절연막(214) 상에는 제1 층 및 제2 층 도전막 패턴을 이루는 도전 물질이 전혀 형성되어 있지 않다.
도 23 내지 도 27은 도 22에 도시된 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 실시예 1의 도 11을 참조로 설명한 것과 동일한 공정을 수행하여, 셀 게이트 구조물(212), 제1 층간 절연막(214) 및 식각 저지막을 형성한다.
상기 식각 저지막 상에 몰드용 희생막을 형성한다.
상기 몰드용 희생막을 사진 및 식각 공정을 통해 패터닝하여 제1 영역에 몰드용 희생막 패턴(218a)을 형성한다. 이 때, 상기 제2 영역에 형성된 몰드용 희생막(218b)은 식각하지 않고 그대로 남겨둔다.
상기 제1 영역의 몰드용 희생막 패턴(218a) 및 식각 저지막(216) 표면과, 상기 제2 영역의 몰드용 희생막(218b) 상에 실리콘 질화막을 형성한다.
상기 실리콘 질화막을 이방성으로 식각함으로써 상기 제1 영역의 몰드용 희생막 패턴의 측벽에 스페이서(220)를 형성한다. 상기 이방성 식각 공정을 수행하면, 상기 제2 영역의 몰드용 희생막(218b) 상에 형성된 실리콘 질화막은 완전히 제거된다.
상기 식각 저지막이 실리콘 질화물로 이루어지는 경우, 상기 이방성 식각 공정 시에 상기 스페이서(220) 사이에 노출되는 식각 저지막(216)이 제거됨으로써 식 각 저지막 패턴(216a)이 생성될 수 있다.
도 24를 참조하면, 상기 제1 영역의 스페이서(220) 사이의 갭 부위를 매립하도록 제1 도전막(도시안됨)을 형성한다. 이 때, 상기 제1 도전막은 상기 제1 영역의 몰드용 희생막 패턴(218a)과 상기 제2 영역의 몰드용 희생막(218b) 상에도 형성된다.
상기 제1 도전막은 금속 물질 또는 불순물이 도핑된 반도체 물질을 증착시켜 형성할 수 있다. 상기 제1 도전막으로 사용될 수 있는 물질의 구체적인 예로는 텅스텐, 텅스텐 실리사이드, 구리 및 폴리실리콘 등을 들 수 있다.
이 후, 상기 스페이서(220) 사이의 갭 부위에만 상기 제1 도전막이 남도록 상기 제1 도전막의 일부를 제거함으로써 제1 층 도전막 패턴(224)을 형성한다. 상기 제1 층 도전막 패턴(224)의 상부면이 상기 스페이서(220)의 상부면보다 낮게 위치하도록 상기 제거 공정을 수행하는 것이 바람직하다. 상기 제거 공정은 화학 기계적 연마 공정 및 에치백 공정을 포함한다. 이 때, 상기 제2 영역에 형성된 상기 제1 도전막은 완전하게 제거되어야 한다.
도 25를 참조하면, 상기 제1 영역의 몰드용 희생막 패턴(218a) 및 제2 영역의 몰드용 희생막(218b)을 제거한다. 상기 몰드용 희생막 패턴(218a) 및 몰드용 희생막(218b)을 제거할 때 상기 스페이서(220) 및 제1 층 도전막 패턴(224)이 손상되지 않도록 하기 위하여, 상기 제거는 습식 식각을 통해 수행되는 것이 바람직하다.
상기 습식 식각 공정을 수행하면, 상기 제2 영역에는 식각 저지막 패턴(216a)이 노출된다.
이 후, 제1 및 제2 영역에 제1 절연막(도시안됨)을 형성한다. 제1 영역에서는 상기 제1 층 도전막 패턴(224), 스페이서(220) 및 식각 저지막 패턴(216a)의 표면을 따라 제1 절연막을 형성한다. 그리고, 제2 영역에서는 상기 식각 저지막 패턴(216a) 상부면에 제1 절연막을 형성한다.
상기 제1 절연막은 상기 스페이서(220)와 동일하거나 다른 절연 물질로 이루어질 수 있다. 예를 들어, 상기 제1 절연막은 실리콘 산화물, 실리콘 산 질화물 또는 실리콘 질화물로 이루어질 수 있다. 본 실시예에서는, 화학 기상 증착 공정을 통해 실리콘 산 질화물을 증착시켜 제1 절연막을 형성한다.
다음에, 상기 제1 절연막을 이방성으로 식각하여 상기 제1 영역의 스페이서(220)의 측벽 및 상기 제1 층 도전막 패턴(224)의 상부면에 제1 절연막 패턴(226)을 형성한다. 이 때, 상기 스페이서(220)의 측벽에 형성되는 제1 절연막 패턴(226)은 일반적인 스페이서의 형태를 갖는다. 또한, 상기 제2 영역에 형성된 제1 절연막은 이방성 식각 공정을 통해 모두 제거된다.
도 26을 참조하면, 상기 제1 절연막 패턴(226), 스페이서(220), 식각 저지막 패턴(216a)의 노출된 표면을 따라 제2 절연막(230)을 형성한다. 상기 제2 절연막(230)은 상기 제1 절연막 패턴(226)과 동일한 물질로 형성하거나 또는 서로 다른 물질로 형성할 수 있다. 상기 제2 절연막(230)을 형성하면, 상기 제1 절연막 패턴 (226)사이 부위에 리세스부가 생성된다.
상기 생성된 리세스부의 저면은 상기 제1 층 도전막 패턴(224)의 저면보다 높게 위치하게 된다.
상기 리세스부의 내부를 채우도록 제2 도전막(도시안됨)을 형성한다. 상기 제2 도전막은 제1 층 도전막 패턴(224)과 동일한 물질을 증착시켜 형성하는 것이 바람직하다.
다음에, 상기 리세스부 내부에만 제2 도전막이 남아있도록 상기 제2 도전막의 일부를 제거하여 제2 층 도전막 패턴(232)을 형성한다. 상기 제거는 에치백 공정을 통해 수행될 수 있다. 상기 제거 공정 시에, 상기 제2 영역에 형성된 상기 제2 도전막은 완전하게 제거되어야 한다.
도 27을 참조하면, 상기 제2 층 도전막 패턴(232) 및 제2 절연막(230) 상에 제2 층간 절연막(234)을 형성한다. 상기 제2 층간 절연막(234)은 실리콘 산화물로 이루어질 수 있다. 상기 제2 층간 절연막(234)을 형성한 이 후에, 상기 제2 층간 절연막(234)의 상부면을 평탄화하는 과정을 더 수행할 수 있다.
상기 제2 층간 절연막(234) 상에 포토레지스트를 코팅하고 이를 사진 공정을 통해 패터닝함으로써 상기 제1 및 제2 층 도전막 패턴(224, 232)의 상부면과 대향하는 부위를 노출하는 포토레지스트 패턴(도시안됨)을 형성한다.
이와는 달리, 상기 제2 층간 절연막(234) 상에 식각 마스크로써 하드 마스크 패턴을 형성할 수도 있다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제2 층간 절연막(234), 제1 절연막 패턴(226), 제1 층 및 제2 층 도전막 패턴(224, 232), 제2 절연막(230) 및 제1 층간 절연막(214)을 순차적으로 식각함으로써 개구부(238)를 형성한다.
상기 개구부(238)를 형성한 이 후에, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 수행하여 제거한다.
상기 개구부(238) 내부를 채우도록 제3 도전막(도시안됨)을 형성한다. 상기 제3 도전막으로 사용될 수 있는 물질은 불순물이 도핑된 폴리실리콘, 텅스텐 실리사이드, 텅스텐, 구리 등을 들 수 있다. 이들은 단독 또는 서로 혼합하여 사용할 수 있다.
이 후, 상기 제2 층간 절연막(234)의 상부면이 노출되도록 상기 제3 도전막을 화학 기계적 연마 공정을 통해 연마한다. 상기 공정을 수행함으로써, 상기 제1 층 도전막 패턴(224) 및 기판(200)과 접속하는 제1 콘택 플러그(240)와, 상기 제2 층 도전막 패턴(232) 및 기판(200)과 접속하는 제2 콘택 플러그(242)를 형성한다.
상술한 바와 같이 본 발명에 따른 도전성 구조물은 이웃하는 도전막 패턴들이 서로 다른 평면 상에 배치됨으로써 이웃하는 도전막 패턴들 간의 기생 커패시턴스가 감소된다. 또한, 상기 도전성 구조물을 형성하는데 있어서 사진 공정의 횟수가 증가되지 않으므로 공정 비용이 크게 증가되지 않는다. 따라서, 상기 도전성 구조물을 포함하는 반도체 소자의 성능이 향상되는 효과를 기대할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 기판 상에 형성되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 구비되는 제1 층 도전막 패턴들;
    상기 제1 층 도전막 패턴들을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물; 및
    상기 절연막 구조물에 포함된 리세스에 위치하고, 하부면이 상기 제1 층 도전막 패턴의 하부면보다 높게 위치하는 제2 층 도전막 패턴을 포함하는 것을 특징으로 하는 도전성 구조물.
  2. 제1항에 있어서,
    상기 제2 층 도전막 패턴을 덮는 제2 층간 절연막;
    상기 제2 층간 절연막, 절연막 구조물, 제1 층 도전막 패턴, 제1 층간 절연막의 일부를 관통하고, 상기 제1 층 도전막 패턴 및 기판과 전기적으로 연결되는 제1 콘택 플러그; 및
    상기 제2 층간 절연막, 절연막 구조물, 제2 층 도전막 패턴 및 제1 층간 절연막의 일부를 관통하고, 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 더 포함하는 것을 특징으로 하는 도전성 구조물.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 절연막 구조물은 서로 다른 절연 물질들로 이루어지는 것을 특징으로 하는 도전성 구조물.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 절연막 구조물은 실리콘 산 질화물, 실리콘 질화물 및 실리콘 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 도전성 구조물.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 층 도전막 패턴의 양측벽과 접하고, 상기 제1 층 도전막 패턴의 상부면보다 높은 상부면을 갖는 스페이서를 더 포함하는 것을 특징으로 하는 도전성 구조물.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제1 층 및 제2 층 도전막 패턴은 상부 선폭보다 하부 선폭이 좁은 것을 특징으로 하는 도전성 구조물.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 기판 상에는 메모리 단위 소자를 이루는 하부 구조물들이 구비되는 것을 특징으로 하는 도전성 구조물.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 기판 상에는 터널 산화막, 전하 저장용 패턴, 유전막 및 콘트롤 게이트로 이루어지는 단위 셀들이 구비되는 것을 특징으로 하는 도전성 구조물.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
  10. 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 제1 층 도전막 패턴들을 형성하는 단계;
    상기 제1 층 도전막 패턴들을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물을 형성하는 단계; 및
    상기 절연막 구조물에 포함된 리세스 내부에, 상기 제1 층 도전막 패턴의 하부면보다 높은 하부면을 갖는 제2 층 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 도전성 구조물 형성 방법.
  11. 제10항에 있어서,
    상기 제2 층 도전막 패턴을 덮는 제2 층간 절연막을 형성하는 단계;
    상기 기판 표면이 노출되도록, 상기 제2 층간 절연막, 절연막 구조물 및 제1 층간 절연막과 상기 제1 층 도전막 패턴 및 제2 층 도전막 패턴의 일부분을 식각하여 개구부를 형성하는 단계; 및
    상기 개구부 내부에 도전물질을 채워넣어, 상기 제1 층 도전막 패턴 및 기판 과 연결되는 제1 콘택 플러그와 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전성 구조물 형성 방법.
  12. 제10항에 있어서, 상기 제1 층 도전막 패턴을 형성하는 단계는,
    상기 제1 층간 절연막 상에 몰드용 희생막 패턴을 형성하는 단계;
    상기 몰드용 희생막 패턴 사이의 갭 부위를 채우도록 제1 도전막을 증착하는 단계; 및
    상기 몰드용 희생막 패턴 사이에만 제1 도전막이 남아있도록 상기 제1 도전막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 도전성 구조물의 형성 방법.
  13. 제12항에 있어서, 상기 몰드용 희생막 패턴을 형성한 이 후에,
    상기 몰드용 희생막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전성 구조물의 형성 방법.
  14. 제12항에 있어서, 상기 제1 도전막의 일부를 제거한 이 후에, 상기 몰드용 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 도전성 구조물의 형성 방법.
  15. 제10항에 있어서, 상기 절연막 구조물을 형성하는 단계는,
    상기 제1 층 도전막 패턴 및 상기 제1 층간 절연막 상에 제1 절연 물질을 사용하여 제1 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 형성되는 제1 절연막이 제거되도록 상기 제1 절연막의 일부를 식각하여 제1 절연막 패턴을 형성하는 단계; 및
    상기 제1 층간 절연막 구조물 및 제1 절연막 패턴 상에 제2 물질을 사용하여 제2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 도전성 구조물의 형성 방법.
  16. 제15항에 있어서, 상기 제1 절연막 패턴은 상기 제1 층 도전막 패턴의 측벽에 스페이서 형상을 갖도록 형성되는 것을 특징으로 하는 도전성 구조물의 형성 방법.
  17. 제10항에 있어서, 상기 제2 층 도전막 패턴을 형성하는 단계는,
    상기 절연막 구조물에 생성된 리세스 내부를 채우도록 도전 물질을 증착시켜 제2 도전막을 형성하는 단계;
    상기 리세스 내부에만 제2 도전막이 남아있도록 상기 제2 도전막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 도전성 구조물의 형성 방법.
  18. 제10항에 있어서, 상기 제1 층간 절연막 상부면에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 도전성 구조물의 형성 방법.
  19. 제1 영역 및 제2 영역으로 구분되는 기판;
    상기 기판의 제1 영역 상에 구비되고 터널 산화막, 전하 저장용 패턴, 유전막 및 콘트롤 게이트로 이루어지는 단위 셀들;
    상기 제1 및 제2 영역의 기판을 덮는 제1 층간 절연막;
    상기 제1 영역에 위치한 제1 층간 절연막 상에 구비되는 제1 층 도전막 패턴들;
    상기 제1 영역의 제1 층 도전막 패턴을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물;
    상기 절연막 구조물에 포함된 리세스 내부에 위치하고, 상기 제1 층 도전막 패턴의 하부면보다 높은 하부면을 갖는 제2 층 도전막 패턴;
    상기 제1 영역의 제2 층 도전막 패턴들 및 제2 영역의 절연막 구조물을 덮는 제2 층간 절연막;
    상기 제2 층간 절연막, 절연막 구조물, 제1 층 도전막 패턴, 제1 층간 절연막의 일부를 관통하고, 상기 제1 층 도전막 패턴 및 기판과 전기적으로 연결되는 제1 콘택 플러그; 및
    상기 제2 층간 절연막, 절연막 구조물, 제2 층 도전막 패턴 및 제1 층간 절연막의 일부를 관통하고, 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 제2 영역에 위치한 제1 층간 절연막 상부면을 덮는 제1 및 제2 더미 패턴이 더 구비되는 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제1 영역 및 제2 영역으로 구분되는 기판에서, 상기 기판의 제1 영역 상에 터널 산화막, 전하 저장용 패턴, 유전막 및 콘트롤 게이트로 이루어지는 단위 셀들을 형성하는 단계;
    상기 제1 및 제2 영역의 기판을 덮는 제1 층간 절연막을 형성하는 단계;
    상기 제1 영역에 위치하는 제1 층간 절연막 상에 제1 층 도전막 패턴들을 형성하는 단계;
    상기 제1 영역의 제1 층 도전막 패턴들 및 제2 영역의 제1 층간 절연막을 덮으면서, 상기 제1 층 도전막 패턴들 사이에 리세스를 갖는 절연막 구조물을 형성하는 단계;
    상기 절연막 구조물에 포함된 리세스 내부에 채워지고, 저면이 상기 제1 층 도전막 패턴의 저면보다 높게 위치하는 제2 층 도전막 패턴을 형성하는 단계;
    상기 제1 영역의 제2 층 도전막 패턴들 및 제2 영역의 절연막 구조물을 덮는 제2 층간 절연막을 형성하는 단계;
    상기 기판 표면이 노출되도록, 상기 제2 층간 절연막, 절연막 구조물 및 제1 층간 절연막과 상기 제1 층 도전막 패턴 및 제2 층 도전막 패턴의 일부분을 식각하여 개구부를 형성하는 단계; 및
    상기 개구부 내부에 도전물질을 채워넣어, 상기 제1 층 도전막 패턴 및 기판 과 연결되는 제1 콘택 플러그와 상기 제2 층 도전막 패턴 및 기판과 연결되는 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 제1 층 도전막 패턴을 형성하는 단계는,
    상기 제1 영역 및 제2 영역의 제1 층간 절연막을 덮는 몰드용 희생막을 형성하는 단계;
    상기 제1 영역에 위치한 몰드용 희생막을 부분적으로 식각하여 몰드용 희생막 패턴을 형성하는 단계;
    상기 제1 영역의 몰드용 희생막 패턴 사이의 갭 부위를 채우면서 상기 제2 영역의 몰드용 희생막 상에 제1 도전막을 증착하는 단계; 및
    상기 제1 영역의 몰드용 희생막 패턴 사이의 갭 부위에만 제1 도전막이 남아있도록 상기 제1 도전막의 일부를 제거하여 제1 층 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제22항에 있어서, 상기 몰드용 희생막 패턴을 형성한 이 후에 상기 몰드용 희생막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제23항에 있어서, 상기 제1 층 도전막 패턴을 형성한 이 후에, 상기 몰드용 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 절연막 구조물을 형성하는 단계는,
    상기 제2 영역의 제1 층 도전막 패턴 사이의 갭 부위를 매립하면서 상기 제1 영역의 제1 층 도전막 패턴 및 상기 제1 층간 절연막 상에 제1 물질을 사용하여 제1 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상에 형성되는 제1 절연막이 제거되도록 상기 제1 절연막의 일부를 식각하여 제1 절연막 패턴을 형성하는 단계; 및
    상기 제1 층간 절연막 및 제1 절연막 패턴 상에 제2 물질을 사용하여 제2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서, 상기 제1 층간 절연막 상부면에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  27. 제21항에 있어서, 상기 제1 층 도전막 패턴을 형성하기 이 전에,
    상기 제2 영역에 제1 더미 패턴 및 상기 제1 층 도전막 패턴 양측에 위치하는 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  28. 제27항에 있어서, 상기 제1 더미 패턴 및 스페이서를 형성하는 단계는,
    상기 제1 및 제2 영역의 제1 층간 절연막 상에 몰드용 희생막 패턴을 형성하는 단계;
    상기 제2 영역의 몰드용 희생막 패턴 사이의 갭 부위를 채우면서 상기 제1 영역의 몰드용 희생막 패턴을 덮는 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막을 이방성 식각하여, 상기 제2 영역의 몰드용 희생막 패턴 사이에 제1 더미 패턴과, 상기 제1 영역의 몰드용 희생막 패턴 측벽에 스페이서를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제28항에 있어서, 상기 제1 층 도전막 패턴을 형성하는 단계는,
    상기 제1 영역에 형성된 스페이서 사이의 갭 부위를 채우도록 제1 도전막을 증착하는 단계; 및
    상기 스페이서 사이의 갭 부위에만 제1 도전막이 남아있도록 상기 제1 도전막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제29항에 있어서, 상기 제1 층 도전막 패턴을 형성한 이 후에, 상기 몰드용 희생막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
KR1020070043216A 2007-05-03 2007-05-03 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법. KR100890400B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070043216A KR100890400B1 (ko) 2007-05-03 2007-05-03 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.
TW097116181A TW200849473A (en) 2007-05-03 2008-05-02 Conductive structures, non-volatile memory device including conductive structures and methods of manufacturing the same
US12/151,033 US20080272423A1 (en) 2007-05-03 2008-05-02 Conductive structures, non-volatile memory device including conductive structures and methods of manufacturing the same
CN200810092859.4A CN101312178A (zh) 2007-05-03 2008-05-04 导电结构、包括导电结构的非易失性存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070043216A KR100890400B1 (ko) 2007-05-03 2007-05-03 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.

Publications (2)

Publication Number Publication Date
KR20080097853A KR20080097853A (ko) 2008-11-06
KR100890400B1 true KR100890400B1 (ko) 2009-03-26

Family

ID=39938956

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070043216A KR100890400B1 (ko) 2007-05-03 2007-05-03 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.

Country Status (4)

Country Link
US (1) US20080272423A1 (ko)
KR (1) KR100890400B1 (ko)
CN (1) CN101312178A (ko)
TW (1) TW200849473A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8569891B1 (en) * 2010-03-16 2013-10-29 Micron Technology, Inc. Forming array contacts in semiconductor memories

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014995A (ko) * 1991-12-27 1993-07-23 하라 레이노스케 비휘발성 메모리의 제조방법
KR970054185A (ko) * 1995-12-27 1997-07-31 김광호 비휘발성 메모리장치 및 그 제조방법
KR20040060485A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 비휘발성 메모리 장치의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3664159B2 (ja) * 2002-10-29 2005-06-22 セイコーエプソン株式会社 半導体装置およびその製造方法
TWI223380B (en) * 2003-07-14 2004-11-01 Nanya Technology Corp Semiconductor device and method of fabricating the same
KR100578131B1 (ko) * 2003-10-28 2006-05-10 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930014995A (ko) * 1991-12-27 1993-07-23 하라 레이노스케 비휘발성 메모리의 제조방법
KR970054185A (ko) * 1995-12-27 1997-07-31 김광호 비휘발성 메모리장치 및 그 제조방법
KR20040060485A (ko) * 2002-12-30 2004-07-06 동부전자 주식회사 비휘발성 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
CN101312178A (zh) 2008-11-26
KR20080097853A (ko) 2008-11-06
TW200849473A (en) 2008-12-16
US20080272423A1 (en) 2008-11-06

Similar Documents

Publication Publication Date Title
JP3726760B2 (ja) 半導体装置の製造方法
KR100814408B1 (ko) 비휘발성 메모리 소자 및 이의 제조 방법.
US8921233B2 (en) Microelectronic fabrication methods using composite layers for double patterning
KR102558611B1 (ko) 메모리 어레이 접촉 구조
JP3956709B2 (ja) 半導体装置の製造方法
US8502295B2 (en) Nonvolatile memory device
JP3531641B2 (ja) 半導体装置の製造方法
US7320934B2 (en) Method of forming a contact in a flash memory device
JP2010080853A (ja) 不揮発性半導体記憶装置およびその製造方法
TWI582841B (zh) 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置
KR101274202B1 (ko) 웰 전위 제어용 콘택을 가지는 ｎａｎｄ 플래시 메모리소자
JP4773073B2 (ja) 半導体装置の製造方法
US20120238099A1 (en) Method of manufacturing electronic part
JP5330440B2 (ja) 半導体装置の製造方法
JP2012019184A (ja) 半導体素子のパターン形成方法
JP2003289114A (ja) 半導体記憶装置及びその製造方法
JP4459588B2 (ja) 半導体素子及びその形成方法
US7541243B2 (en) Methods of forming integrated circuit devices having gate electrodes formed on non-uniformly thick gate insulating layers
US7429503B2 (en) Method of manufacturing well pick-up structure of non-volatile memory
KR100538075B1 (ko) 플래시 메모리 소자의 제조 방법
US11889700B2 (en) Semiconductor device including dummy channels and through wiring structure
KR100890400B1 (ko) 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.
KR101346294B1 (ko) 반도체 소자의 형성 방법
JP4564511B2 (ja) 半導体装置及びその製造方法
KR101082719B1 (ko) 반도체 소자의 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee