KR101346294B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 제1 가이드 패턴들을 형성하고, 마스크막을 콘포말하게 형성하고, 제1 가이드 패턴 양측의 빈 영역을 채우는 제2 가이드 패턴을 형성한다. 이때, 서로 인접한 제1 및 제2 가이드 패턴들 사이의 마스크막의 일부를 마스크 패턴으로 사용한다. 이로써, 균일하고 미세한 반도체 패턴들을 형성할 수 있다.

Description

반도체 소자의 형성 방법{METHODS OF FORMING A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 2는 도 1a의 A 방향으로 본 평면도.
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들.
도 4는 도 3a의 B 방향으로 본 평면도.
도 5는 도 3g의 C 방향으로 본 평면도.
본 발명을 반도체 소자의 형성 방법에 관한 것으로, 특히, 미세한 패턴을 갖는 반도체 소자의 형성 방법에 관한 것이다.
반도체 소자는 반도체 기판 상에 다양한 구조의 패턴들로 이루어진 단위 소자들이 배치되어 이들의 전기적 연결을 통해 구동하는 장치이다. 통상적으로, 반도체 소자를 구성하는 패턴들, 즉, 반도체 패턴들은 노광 공정에 의하여 정의된다. 즉, 레디클(reticle)등을 이용한 노광 공정으로 감광막 패턴을 형성함으로써, 반도 체 패턴을 정의할 수 있다.
반도체 소자의 고집적화 경향에 따라, 노광 공정이 정의하는 최소선폭이 한계에 다다르고 있다. 특히, 수십나노미터의 최소 선폭이 요구되는 현 반도체 산업에서, 노광 공정으로 인하여 여러 문제점들이 발생되고 있다. 예컨대, 노광 공정으로 반도체 패턴들을 정의할때, 웨이퍼의 영역별, 노광빛의 균일성 또는 하부막의 균일도등에 의하여 반도체 패턴들의 선폭들의 균일성이 저하될 수 있다. 즉, 반도체 패턴들의 선폭들의 산포가 증가될 수 있다. 이러한 선폭의 변동량은 최소선폭이 감소할수록 타켓 폭에 대한 비율이 증가된다. 이로 인하여, 선폭의 변동량에 의한 단위 소자들(ex, 트랜지스터등)의 특성들이 달라지게 지고, 그 결과, 반도체 소자의 불량이 초래될 수 있다. 특히, 동일한 패턴들이 반복적으로 배열되는 고용량의 기억 소자들은 이러한 선폭 변동량은 치명적일 수 있다.
또한, 노광 공정은 미세한 선폭의 패턴들을 정의하는 것에 비하여 미세한 선폭의 패턴들간의 간격(space)을 정의하는 것이 더욱 어려울 수 있다. 이러한 문제점을 해결하기 위하여 이중 노광 공정이 제안된 바 있다. 이중 노광 공정을 간략히 설명하면, 제1 노광 공정으로 넓은 간격의 제1 마스크 패턴들을 형성하고, 제2 노광 공정으로 제1 마스크 패턴들 사이에 넓은 간격의 제2 마스크 패턴들을 형성한다. 하지만, 이러한 이중 노광 공정도 제1 및 제2 마스크 패턴들간의 오정렬등의 문제점들이 발생될 수 있다.
본 발명은 상술한 제반적인 문제점들을 해결하기 위하여 고안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 미세한 패턴들의 선폭들의 균일성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 본 발명이 일 실시예에 따른 반도체 소자의 형성 방법은 기판의 식각 대상막 상에 복수의 제1 가이드 패턴을 형성하는 단계; 상기 기판 상에 마스크막을 콘포말하게 형성하는 단계; 상기 제1 가이드 패턴 양측의 빈 영역들내에 제2 가이드 패턴들을 각각 형성하는 단계; 상기 마스크막을 상기 제1 가이드 패턴이 노출될때까지 평탄화시키어, 상기 제1 및 제2 가이드 패턴들 사이에 개재된 벽부 및 상기 제2 가이드 패턴 아래에 위치한 바닥부를 포함하는 예비 마스크 패턴을 형성하는 단계; 상기 제1 및 제2 가이드 패턴들을 제거하는 단계; 및 상기 제2 가이드 패턴이 제거되어 노출된 상기 바닥부를 이방성 식각으로 제거하여 마스크 패턴들을 형성하는 단계를 포함할 수 있다.
구체적으로, 상기 방법은 상기 제1 및 제2 가이드 패턴들을 제거하기 전에, 상기 제1 및 제2 가이드 패턴들 중에서 선택된 가이드 패턴을 제거하여 갭 영역을 형성하는 단계; 및 상기 갭 영역을 채우는 충전 마스크 패턴을 형성하는 단계를 더 포함할 수 있다. 상기 충전 마스크 패턴은 상기 제1 및 제2 가이드 패턴들에 대하여 식각선택비를 갖는 물질로 형성된다. 이 경우에, 상기 마스크 패턴은 상기 이방성 식각된 벽부로 구성된 제2 마스크 패턴, 및 상기 충전 마스크 패턴과 상기 충전 마스크 패턴의 양측벽에 접촉된 한쌍의 상기 이방성 식각된 벽부들을 포함하는 제2 마스크 패턴을 포함할 수 있다.
일 실시예에 따르면, 상기 충전 마스크 패턴과 상기 마스크막은 서로 동일한 물질로 형성될 수 있다. 상기 제1 가이드 패턴들은 나란히 배열된 라인 형태로 형성되는 것이 바람직하다. 상기 방법은 상기 마스크 패턴들을 식각 마스크로 사용하여 상기 식각 대상막을 식각하여 실제 패턴들을 형성하는 단계를 더 포함할 수 있다. 상기 제1 및 제2 가이드 패턴들은 서로 동일한 물질로 형성할 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법은 기판 상의 제어 게이트 도전막 상에 스트링 선택 가이드 패턴, 접지 선택 가이드 패턴, 및 상기 스트링 및 접지 선택 가이드 패턴들 사이에 배치된 복수의 셀 가이드 패턴을 포함하는 제1 가이드 패턴들을 나란히 형성하는 단계; 상기 기판 상에 마스크막을 콘포말하게 형성하는 단계; 상기 제1 가이드 패턴 양측의 빈 영역들내에 각각 제2 가이드 패턴을 형성하는 단계; 상기 마스크막을 상기 제1 가이드 패턴이 노출될때까지 평탄화시키어, 상기 제1 및 제2 가이드 패턴들 사이에 개재된 벽부 및 상기 제2 가이드 패턴 아래에 위치한 바닥부를 포함하는 예비 마스크 패턴을 형성하는 단계; 상기 스트링 선택 및 접지 선택 가이드 패턴들을 제거하여 각각 제1 및 제2 갭 영역들을 형성하는 단계; 상기 제1 및 제2 갭 영역들을 각각 채우는 제1 및 제2 충전 마스크 패턴을 형성하는 단계; 상기 제1 및 제2 가이드 패턴들을 제거하는 단계; 상기 제2 가이드 패턴이 제거되어 노출된 상기 바닥부를 이방성 식각으로 제거하여 마스크 패턴들을 형성하는 단계를 포함할 수 있다. 상기 마스크막과 상기 제1 및 제2 충전 마스크 패턴들은 상기 제1 및 제2 가이드 패턴들에 대하여 식각선택비를 갖는 물질로 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
(제1 실시예)
도 1a 내지 도 1j는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 2는 도 1a의 A 방향으로 본 평면도이다.
도 1a 및 도 2를 참조하면, 반도체 기판(100, 이하 기판이라 함)에 포함된 식각 대상막(110) 상에 제1 가이드 패턴들(115)을 형성한다. 상기 식각 대상막(110) 상에 제1 가이드막을 형성하고, 상기 제1 가이드막을 패터닝하여 상기 제1 가이드 패턴들(115)을 형성할 수 있다. 이때, 상기 제1 가이드막을 패터닝하는 공정은 노광 공정을 포함한다. 상기 제1 가이드 패턴들(115)은, 도 2에 개시된 바와 같이, 일방향으로 연장되어 나란히 배열된 라인 형태로 형성되는 것이 바람직하다. 상기 제1 가이드 패턴들(115)은 서로 이격되어 있다. 상기 제1 가이드 패턴들(115)은 등간격으로 형성될 수 있다. 이와는 다르게, 상기 제1 가이드 패턴들(115)의 적어도 일부는 다른 간격으로 형성될 수도 있다.
상기 식각 대상막(110)은 도전물질로 형성될 수 있다. 이와는 달리, 상기 식각 대상막(110)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질을 포함하는 하드마스크막으로 형성될 수 있다. 상기 식각 대상막(110)이 하드마스크막으로 형성되는 경우에, 상기 식각 대상막(110)은 차례로 적층된 산화막 및 질화막을 포함할 수 있다. 상기 제1 가이드 패턴들(115)은 상기 식각 대상막(110)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다.
도 1b를 참조하면, 상기 제1 가이드 패턴들(115)을 갖는 기판(100) 전면 상에 마스크막(120)을 콘포말(conformal)하게 형성한다. 상기 마스크막(120)은 상기 제1 가이드 패턴(115)의 측벽 및 상부면과, 상기 제1 가이드 패턴들(115) 사이의 상기 식각 대상막의 표면을 따라 실질적으로 콘포말하게 형성된다. 이에 따라, 서로 인접한 상기 제1 가이드 패턴들(115) 사이에는 빈 영역(125)이 형성된다. 즉, 상기 제1 가이드 패턴(115) 양측에 상기 빈 영역(125)이 형성된다. 상기 빈 영역(125)의 바닥면 및 측벽은 상기 마스크막(120)으로 형성된다. 즉, 상기 빈 영역(125)은 상기 마스크막(120)으로 둘러싸이고 위가 개방된 형태이다. 상기 제1 가이드 패턴들(115)이 나란히 배열된 라인 형태로 형성됨으로써, 상기 빈 영역(115)은 상기 제1 가이드 패턴들(115)과 평행한 홈형태로 형성된다.
상기 마스크막(120)은 화학기상증착법 또는 원자층적층법으로 형성될 수 있 다. 특히, 상기 마스크막(120)은 원자층적층법으로 형성하는 것이 바람직하다. 이로써, 상기 제1 가이드 패턴들(115)의 측벽들 상에 형성된 상기 마스크막(120)의 두께는 매우 균일할 수 있다.
상기 마스크막(120)은 상기 제1 가이드 패턴들(115)에 대하여 식각선택비를 갖는 물질로 형성한다. 또한, 상기 마스크막(120)은 상기 식각 대상막(110)에 대하여 식각선택비를 갖는 물질로 형성한다.
도 1c를 참조하면, 제2 가이드 패턴들(130,130a)을 상기 빈 영역들(125)내에 각각 형성한다. 상기 제2 가이드 패턴들(130,130a)을 형성하는 방법을 설명한다. 먼저, 상기 빈 영역들(125)을 채우는 제2 가이드막을 상기 기판(100) 전면 상에 형성한다. 이어서, 상기 제2 가이드막을 상기 마스크막(120)이 노출될때까지 평탄화시킨다. 이에 따라, 상기 빈 영역들(125)을 각각 채우는 상기 제2 가이드 패턴들(130,130a)을 형성할 수 있다. 상기 제2 가이드막을 평탄화시킨 후에, 상기 제2 가이드 패턴들(130,130a)의 상부면들이 상기 제1 가이드 패턴들(115)과 실질적으로 동일한 높이를 갖도록 리세스할 수 있다. 도 1c에서는, 상기 제2 가이드 패턴들(130,130a)이 리세스된 후를 도시한 것이다. 상기 제2 가이드막을 평탄화하는 공정 및 상기 리세스 공정은 습식 식각으로 연속적으로 수행할 수 있다. 이와는 달리, 상기 제2 가이드막을 평탄화 공정은 화학기상증착법 또는 전면 이방성 식각으로 수행하고, 상기 리세스 공정은 습식 식각으로 수행할 수 있다. 이와는 또 달리, 전면 이방성 식각 공정으로 상기 제2 가이드막을 평탄화하는 공정 및 상기 리세스 공정을 연속적으로 수행할 수도 있다.
상기 제2 가이드 패턴들(130,130a)은 상기 마스크막(120)에 대하여 식각선택비를 갖는 물질로 형성한다. 즉, 상기 마스크막(120)은 상기 제1 및 제2 가이드 패턴들(115,130,130a)과, 상기 식각 대상막(110)에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 제2 가이드 패턴들(130,130a)도 상기 식각 대상막(110)에 대하여 식각선택비를 가질 수 있다. 상기 제1 및 제2 가이드 패턴들(115,130,130a)은 서로 동일한 물질로 형성할 수 있다.
예컨대, 상기 제1 및 제2 가이드 패턴들(115,130,130a)을 다결정실리콘으로 형성하고, 상기 마스크막(120)을 산화막으로 형성할 수 있다. 이와는 달리, 상기 마스크막(120)을 산화막으로 형성하고, 상기 제1 및 제2 가이드 패턴들(115,130,130a)을 다결정실리콘으로 형성할 수 있다.
도 1d를 참조하면, 상기 마스크막(120)을 상기 제1 가이드 패턴들(115)이 노출될때까지 평탄화시키어 예비 마스크 패턴들(120a)을 형성한다. 상기 예비 마스크 패턴(120a)은 서로 인접한 상기 제1 가이드 패턴들(115) 사이에 형성된다. 또한, 상기 예비 마스크 패턴(120a)은 상기 빈 영역(125)을 포함한다. 상기 예비 마스크 패턴(120a)은 서로 인접한 상기 제1 가이드 패턴(115) 및 제2 가이드 패턴(130 또는 130a) 사이에 개재된 벽부(121) 및 상기 제2 가이드 패턴(130 또는 130a) 아래에 위치한 바닥부(122)를 포함한다. 상기 벽부(121)의 상부면은 상기 바닥부(122)의 상부면에 비하여 높다.
상기 예비 마스크 패턴들(120a)을 형성함으써, 상기 제1 및 제2 가이드 패턴들(115,130,130a)의 상부면들은 모두 노출된다.
도 1e를 참조하면, 상기 기판(100) 전면 상에 개구부(140)를 갖는 감광막 패턴(135)을 형성한다. 상기 개구부(140)는 상기 제1 및 제2 가이드 패턴들(115,130,130a) 중에서 선택된 가이드 패턴(130a)을 노출시킨다. 상기 선택된 가이드 패턴(130a) 아래에는 후속에 넓은 폭의 리얼 반도체 패턴(real semiconductor pattern)이 형성된다. 상술한 바와 같이, 참조부호 "130a"는 제2 가이드 패턴들 중에서 선택된 것을 의미한다. 본 실시예에서는, 상기 선택된 가이드 패턴(130a)이 상기 제2 가이드 패턴들(130,130a) 중에 하나이다. 이와는 달리, 상기 선택된 가이드 패턴은 상기 제1 가이드 패턴들(115) 중에서 하나일 수 있다.
이와는 또 다르게, 상기 선택된 가이드 패턴은 복수개일 수 있다. 이 경우에, 상기 선택된 가이드 패턴들은 상기 제1 가이드 패턴들(115) 중에서 선택된 복수개이거나, 상기 제2 가이드 패턴들(130,130a) 중에서 선택된 복수개이거나, 또는 상기 제1 가이드 패턴들(115) 중에서 선택된 것 및 상기 제2 가이드 패턴들(130,130a) 중에서 선택된 것을 포함할 수 있다.
도 1f를 참조하면, 상기 개구부(140)에 노출된 선택된 가이드 패턴(130a)을 제거하여 갭 영역(145)을 형성한다. 상기 갭 영역(145)은 상기 선택된 가이드 패턴(130a)이 제거된 영역이다. 이때, 상기 제1 및 제2 가이드 패턴들(115,130,130a) 중에서 비선택된 가이드 패턴들(115,130)은 잔존한다. 상기 비선택된 가이드 패턴들(115,130)은 적어도 서로 인접한 상기 제1 가이드 패턴(115) 및 제2 가이드 패턴(130)을 포함한다. 이에 따라, 갭 영역(145)이 형성될때, 상기 벽부들(121) 중에서 적어도 하나의 양측벽은 상기 제1 가이드 패턴(115) 및 제2 가이드 패턴(130)에 의하여 덮혀 있다. 본 실시예와 같이, 상기 선택된 가이드 패턴(130a)이 상기 제2 가이드 패턴들(130,130a) 중에 하나인 경우에, 상기 갭 영역(145)은 상기 빈 영역(125)과 동일할 수 있다. 이와는 달리, 상기 선택된 가이드 패턴이 상기 제1 가이드 패턴(115) 중에 하나인 경우에, 상기 갭 영역(145)은 인접한 상기 예비 마스크 패턴들(120a) 사이에 위치한다.
이어서, 상기 감광막 패턴(135)을 제거한다. 상기 갭 영역(145)을 채우는 충전 마스크막(150)을 상기 기판(100) 전면 상에 형성한다. 상기 충전 마스크막(150)은 상기 제1 및 제2 가이드 패턴들(115,130)에 대하여 식각선택비를 갖는 물질로 형성한다. 또한, 상기 충전 마스크막(150)은 상기 식각 대상막(110)에 대해 식각선택비를 갖는 물질로 형성한다. 상기 충전 마스크막(150)은 상기 마스크막(120)과 동일한 물질로 형성하는 것이 바람직하다.
도 1g를 참조하면, 상기 충전 마스크막(150)을 상기 제1 및 제2 가이드 패턴들(115,130)이 노출될때까지 평탄화시키어 상기 갭 영역(145)을 채우는 충전 마스크 패턴(150a)을 형성한다. 상기 충전 마스크 패턴(150a)은 상기 갭 영역(145)의 양측벽을 각각 이루는 한쌍의 벽부들(121)과 접촉한다.
도 1f를 참조하면, 상기 제1 및 제2 가이드 패턴들(115,130)을 제거한다. 이때, 상기 예비 마스크 패턴(120a) 및 충전 마스크 패턴(150a)은 상기 제1 및 제2 가이드 패턴들(115,130)에 대하여 식각선택비를 갖는 물질로 형성됨으로써 잔존한다. 또한, 상기 제2 가이드 패턴들(130) 아래에 위치한 바닥부(122)가 노출된다. 이때, 도시된 바와 같이, 상기 충전 마스크 패턴(150a)이 덮고 있는 상기 바닥 부(122)는 노출되지 않는다. 즉, 상술한 비선택된 가이드 패턴들에 포함된 제2 가이드 패턴들(130) 아래에 위치한 바닥부(122)가 노출된다.
이어서, 상기 노출된 바닥부(122)를 이방성 식각으로 제거하여 상기 노출된 바닥부(122) 아래의 식각 대상막(110)을 노출시킨다. 이때, 상기 식각 대상막(110) 상에 마스크 패턴들(120b,155)이 형성된다. 상기 노출된 바닥부(122)를 제거할때, 상기 벽부(121)도 상기 이방성 식각된다. 하지만, 상기 벽부(121)는 상기 바닥부(122)에 비하여 높게 형성되기 때문에, 상기 이방성 식각된 벽부는 남아 있다. 또한, 상기 충전 마스크 패턴(150a)이 상기 마스크막(120)과 동일한 물질로 형성되는 경우에, 상기 충전 마스크 패턴(150a)도 상기 이방성 식각된다. 도면에서는, 상기 충전 마스크 패턴(150a)과 상기 마스크막(120)이 동일한 물질로 형성된 경우에 대해 도시하였다.
상기 마스크 패턴들(120b,155)은 제1 마스크 패턴들(120b) 및 제2 마스크 패턴(155)을 포함한다. 상기 제1 마스크 패턴(120b)은 상기 이방성 식각된 벽부로 구성된다. 상기 제2 마스크 패턴(155)은 상기 이방성 식각된 충전 마스크 패턴 및 상기 이방성 식각된 충전 마스크 패턴 양측벽에 각각 접촉된 한쌍의 상기 이방성 식각된 벽부를 포함한다. 따라서, 상기 제2 마스크 패턴(155)의 선폭은 상기 제1 마스크 패턴(120b)의 선폭에 비하여 크다.
도 1i를 참조하면, 상기 제1 및 제2 마스크 패턴들(120b,155)을 식각 마스크로 사용하여 상기 식각 대상막(110)을 식각하여 제1 및 제2 리얼 반도체 패턴들(110a,110b)을 형성한다. 상기 제1 리얼 반도체 패턴(110a)은 상기 제1 마스크 패턴(120b) 아래에 형성되고, 상기 제2 리얼 반도체 패턴(110b)은 상기 제2 마스크 패턴(155) 아래에 형성된다. 이어서, 상기 제1 및 제2 마스크 패턴들(120b,155)을 제거한다.
상기 제1 리얼 반도체 패턴(110a)은 상기 제1 마스크 패턴(120b)에 의하여 정의된다. 이때, 상기 제1 마스크 패턴(120b)은 상기 예비 마스크 패턴(120a)의 벽부(121)로부터 형성된다. 이에 따라, 상기 제1 마스크 패턴(120b)의 선폭은 상기 벽부(121)의 폭으로 결정된다. 상기 벽부(121)의 폭은 상기 마스크막(120)의 증착 두께에 의하여 결정된다. 이에 따라, 상기 제1 마스크 패턴들(120b)의 선폭은 노광 공정에 의존하지 않는다. 그 결과, 상기 제1 마스크 패턴들(120b)은 종래의 노광 공정에 의한 산포 발생을 차단할 수 있다. 이로써, 상기 상기 제1 마스크 패턴들(120b)의 선폭들의 균일성이 향상된다. 특히, 상기 마스크막(120)을 원자층 적층법으로 형성하는 경우에, 상기 제1 마스크 패턴들(120b)의 선폭들의 균일성이 더욱 향상된다.
또한, 상기 충전 마스크 패턴(150a)을 이용함으로써, 미세한 폭의 상기 제1 마스크 패턴들(120b)과 더불어 상대적으로 넓은 폭의 상기 제2 마스크 패턴(155)을 형성할 수 있다. 그 결과, 미세한 폭의 상기 제1 리얼 반도체 패턴들(110a) 및 넓은 폭의 상기 제2 리얼 반도체 패턴들(110b)을 동시에 형성할 수 있다.
상기 식각 대상막(110)은 도전물질로 형성될 수 있다. 이 경우에, 상기 제1 및 제2 리얼 반도체 패턴들(110a,110b)은 비트라인등과 같은 배선 라인, 또는 디램 소자, 상변화 기억 소자 또는 플래쉬 기억 소자등과 같은 기억 소자의 워드라인등 으로 사용될 수 있다. 이 경우에, 상기 식각 대상막(110)과 상기 기판(100) 사이에 단일층 또는 복수층의 절연층이 개재될 수 있다.
이와는 달리, 상기 식각 대상막(110)은 상술한 바와 같이 하드마스크막으로 형성되는 경우에, 상기 제1 및 제2 리얼 반도체 패턴들(110a,110b)은 활성영역을 정의하는 하드마스크 패턴들로 형성될 수 있다. 상기 제1 및 제2 리얼 반도체 패턴들(110a,110b)이 하드마스크 패턴들로 형성되는 경우를 도 1j를 참조하여 좀더 설명한다.
도 1j를 참조하면, 하드마스크 패턴들인 상기 제1 및 제2 리얼 반도체 패턴들(110a,110b)을 식각마스크로 사용하여 상기 기판(100)을 식각하여 활성영역들(103a,103b)을 한정하는 트렌치(105)를 형성한다. 도 2에 도시된 제1 가이드 패턴(115)에 의하여 상기 트렌치(105)는 일방향으로 연장된 홈 형태로 형성된다. 또한, 상기 활성영역들(103a,103b)도 상기 일방향으로 연장된 라인 형태로 형성된다. 상기 제1 리얼 반도체 패턴(110a) 아래에 미세한 폭의 제1 활성영역(103a)이 정의되고, 상기 제2 리얼 반도체 패턴(110b) 아래에 상대적으로 넓은 폭의 제2 활성영역(103b)이 정의된다. 이어서, 상기 트렌치(125)를 채우는 소자분리막(미도시함)을 형성할 수 있다.
(제2 실시예)
도 3a 내지 도 3g는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이고, 도 4는 도 3a의 B 방향으로 본 평면도이며, 도 5는 도 3g의 C 방향으로 본 평면도이다.
도 3a 및 도 4를 참조하면, 기판(200)에 소자분리막을 형성하여 나란히 배열된 활성영역들(203)을 정의한다. 상기 활성영역들(203)은 평면적 관점에서 나란히 배열된 라인 형태들이다. 상기 활성영역들은 상술한 제1 실시예의 제1 및 제2 활성영역들(도 1j의 103a,103b)을 형성하는 방법으로 형성할 수 있다. 이 경우에, 기판(200)에는 상기 활성영역(203)에 폭에 비하여 넓은 폭의 활성영역(미도시함)이 형성된다.
상기 활성영역(203) 상에 차례로 적층된 터널 절연막(205) 및 전하저장막(207)을 형성한다. 상기 터널 절연막(205)은 산화막, 특히, 열산화막으로 형성될 수 있다. 상기 전하저장막(207)은 언도프트(undoped) 또는 도프트(doped) 다결정실리콘으로 형성될 수 있다. 이 경우에, 상기 전하저장막(207)은 상기 활성영역(203)에 한정적으로 형성되는 것이 바람직하다.
이와는 달리, 상기 전하저장막(207)은 깊은 준위의 트랩들을 갖는 절연물질로 형성될 수 있다. 예컨대, 상기 전하저장막(207)은 실리콘질화막 또는 다수의 나노크리스탈들을 포함하는 절연막으로 형성될 수 있다. 이 경우에, 상기 전하저장막(207)은 상기 기판(200) 전면 상에 형성될 수 있다. 물론, 이 경우에(즉, 전하저장막(207)이 깊은 준위의 트랩들을 갖는 절연물질로 형성되는 경우)도 상기 전하저장막(207)은 상기 활성영역(203) 상에 한정적으로 형성될 수 있다.
상기 전하저장막(207)을 갖는 기판(100) 전면 상에 블로킹 절연막(209)을 형성한다. 상기 블로킹 절연막(209)은 산화막 또는 ONO막(Oxide-Nitride-Oxide layer)으로 형성될 수 있다. 상기 블로킹 절연막(209)이 산화막으로 형성되는 경우 에, 상기 블로킹 절연막(209)은 상기 터널 절연막(205)에 비하여 두껍게 형성될 수 있다. 이와는 달리, 상기 블로킹 절연막(209)은 상기 터널 절연막(205)에 비하여 높은 유전상수를 갖는 고유전물질을 포함할 수 있다. 예컨대, 상기 블로킹 절연막(209)은 산화알루미늄 또는 산화하프늄등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 블로킹 절연막(209)을 갖는 기판(200) 전면 상에 제어 게이트 도전막(211)을 형성한다. 상기 제어 게이트 도전막은 도핑된 폴리실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 또는 질화텅스텐등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등)등 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제어 게이트 도전막(211) 상에 캐핑막(211)을 형성할 수 있다. 상기 캐핑막(211)은 반도체 소자가 요구하는 특성에 맞추어 산화막, 질화막, 다결정실리콘 또는 산화질화막등 다양한 물질로 형성될 수 있다. 경우에 따라, 상기 캐핑막(211)은 생략될 수도 있다.
상기 캐핑막(211) 상에 제1 가이드 패턴들(215a,215b,215c)을 나란히 형성한다. 상기 제1 가이드 패턴들(215a,215b,215c)은 상기 활성영역들(203)을 나란히 가로지르는 라인 형태이다. 상기 제1 가이드 패턴들(215a,215b,215c)은 스트링 선택 가이드 패턴(215a), 접지 선택 가이드 패턴(215b), 및 상기 스트링 및 접지 선택 가이드 패턴들(215a,215b) 사이에 배치된 복수의 셀 가이드 패턴(215c)을 포함한다. 상기 제1 가이드 패턴들(215a,215b,215c)은 실질적으로 등간격으로 배열될 수 있다. 상기 제1 가이드 패턴들(215a,215b,215c)간의 간격은 1F(1 Feature)에 비하여 클 수 있다. 예컨대, 상기 제1 가이드 패턴들(215a,215b,215c)은 4F의 피치(pitch)로 배열될 수 있다.
상기 셀 가이드 패턴들(215c)의 선폭들은 서로 실질적으로 동일한 것이 바람직하다. 상기 스트링 및 접지 선택 가이드 패턴들(215a,215b)의 선폭들은 서로 실질적으로 동일할 수 있다. 상기 스트링 및 접지 선택 가이드 패턴들(215a,215b)의 선폭들은 상기 셀 가이드 패턴(215c)의 선폭과 동일하거나 다를 수 있다.
도 3b를 참조하면, 상기 제1 가이드 패턴들(215a,215b,215c)을 갖는 기판(100) 전면 상에 마스크막(220)을 콘포말(conformal)하게 형성한다. 상기 마스크막(100)은 상기 제1 가이드 패턴들(215a,215b,215c) 및 제어 게이트 도전막(211)에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 마스크막(220)은 화학기상증착법 또는 원자층 적층법으로 형성할 수 있다. 특히, 상기 마스크막(220)은 원자층 적층법으로 형성하는 것이 바람직하다.
상기 마스크막(220)을 콘포말하게 형성함으로써, 상기 제1 가이드 패턴들(215a,215b,215c)들 사이에 빈 영역들(225)이 각각 형성된다. 상기 스트링 선택 가이드 패턴(215a)은 서로 대향된 제1 측 및 제2 측을 갖는다. 상기 스트링 선택 가이드 패턴(215a)의 제1 측에 상기 제1 셀 가이드 패턴들(215c)이 위치한다. 이때, 상기 스트링 선택 가이드 패턴(215a)의 제2 측에도 상기 빈 영역(225)이 형성된다. 또한, 이와 마찬가지로, 상기 접지 선택 가이드 패턴(215b)은 서로 대향된 제1 측 및 제2 측을 갖는다. 상기 접지 선택 가이드 패턴(215b)의 제1 측에 상기 셀 가이드 패턴들(215c)이 배치된다. 이때, 상기 접지 선택 가이드 패턴(215b)의 제2 측에도 상기 빈 영역(225)이 형성된다.
상기 스트링 및 접지 선택 가이드 패턴들(215a,215b)의 제2 측들에 형성된 빈 영역들(225)은 상기 제1 가이드 패턴들(215a,215b,215c) 사이에 형성된 빈 영역들(225)에 비하여 넓은 폭을 가질 수 있다.
상기 빈 영역들(225)을 각각 채우는 제2 가이드 패턴들(230)을 형성한다. 상기 제2 가이드 패턴들(230)은 상기 마스크막(220)에 대하여 식각선택비를 갖는 물질로 형성된다. 상기 제2 가이드 패턴들(230)은 상기 제1 가이드 패턴들(115)과 동일한 물질로 형성될 수 있다. 예컨대, 상기 마스크막(220)은 산화물로 형성하고, 상기 제1 및 제2 가이드 패턴들(215a,215b,215c,230)은 다결정실리콘으로 형성할 수 있다. 이와는 달리, 상기 마스크막(220)을 다결정실리콘으로 형성하고, 상기 제1 및 제2 가이드 패턴들(215a,215b,215c,230)을 산화물로 형성할 수도 있다. 상기 제2 가이드 패턴들(230)을 형성하는 방법은 도 1c의 제2 가이드 패턴들(130)을 형성하는 방법과 동일할 수 있다.
도 3c를 참조하면, 상기 마스크막(220)을 상기 제1 가이드 패턴들(215a,215b,215c)이 노출될때까지 평탄화시키어 예비 마스크 패턴들(220a)을 형성한다. 상기 예비 마스크 패턴(220a)은 인접한 상기 제1 가이드 패턴(215a,215b 또는 215c) 및 제2 가이드 패턴(230) 사이에 개재된 벽부(221) 및 상기 제2 가이드 패턴(230)에 아래에 배치된 바닥부(222)를 포함한다. 상기 벽부(221)의 상부면은 상기 바닥부(222)의 상부면에 비하여 높다. 상기 스트링 및 접지 선택 가이드 패턴 들(215a,215b)의 제2 측들에도 상기 예비 마스크 패턴들(220a)이 형성된다.
이어서, 상기 기판(100) 전면 상에 제1 및 제2 개구부들(240a,240b)를 갖는 감광막 패턴(235)을 형성한다. 상기 제1 개구부(240a)는 상기 스트링 선택 가이드 패턴(215a)을 노출시키고, 상기 제2 개구부(240b)는 상기 접지 선택 가이드 패턴(215b)을 노출시킨다.
도 3d를 참조하면, 상기 노출된 스트링 및 접지 선택 가이드 패턴들(215a,215b)을 제거하여 제1 및 제2 갭 영역들(245a,245b)을 형성한다. 상기 제1 갭 영역(245a)은 상기 스트링 선택 가이드 패턴(215a)이 제거된 영역이고, 상기 제2 갭 영역(245b)은 상기 접지 선택 가이드 패턴(215b)이 제거된 영역이다.
이어서, 상기 감광막 패턴(235)을 제거하고, 상기 제1 및 제2 갭 영역들(245a,245b)을 채우는 충전 마스크막(250)을 상기 기판(100) 전면 상에 형성한다. 상기 충전 마스크막(250)은 상기 셀 가이드 패턴들(215c), 제2 가이드 패턴들(230) 및 제2 가이드 패턴들(215c,230), 및 제어 게이트 도전막에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 충전 마스크막(250)은 상기 마스크막(220)과 동일한 물질로 형성하는 것이 바람직하다.
도 3e를 참조하면, 상기 충전 마스크막을 상기 셀 가이드 패턴들(215c) 및 제2 가이드 패턴들(230)이 노출될때까지 평탄화시키어 상기 제1 및 제2 갭 영역들(245a,245b)을 각각 채우는 제1 및 제2 충전 마스크 패턴들(250a,250b)을 형성한다.
상기 셀 가이드 패턴들(215c) 및 제2 가이드 패턴들(230)을 제거한다. 이로 써, 상기 제2 가이드 패턴들(230) 아래의 상기 바닥부들(222)이 노출된다. 상기 제1 및 제2 충전 마스크 패턴들(250a,250b) 및 예비 마스크 패턴들(220a)이 잔존한다.
도 3f를 참조하면, 상기 노출된 바닥부들(222)을 이방성 식각으로 제거하여 마스크 패턴들(220c,255a,255b)을 형성한다. 상기 바닥부(222) 및 상기 벽부(221)는 모두 상기 마스크막(220)의 일부분임으로, 상기 노출된 바닥부들(222)을 제거할때, 상기 벽부(221)의 윗부분도 식각될 수 있다. 상기 마스크 패턴들(220c)은 셀 마스크 패턴(220c), 스트링 선택 마스크 패턴(255a) 및 접지 선택 마스크 패턴(255b)을 포함한다. 상기 마스크 패턴들(220c)은 상기 이방성 식각된 벽부로 구성된다. 상기 스트링 선택 마스크 패턴(255a)은 상기 이방성 식각된 제1 충전 마스크 패턴, 및 상기 이방성 식각된 제1 충전 마스크 패턴 양측에 접촉된 한쌍의 상기 이방성 식각된 벽부를 포함한다. 상기 접지 선택 마스크 패턴(255b)은 상기 이방성 식각된 제2 충전 마스크 패턴, 및 상기 이방성 식각된 제2 충전 마스크 패턴 양측에 접촉된 한쌍의 상기 이방성 식각된 벽부를 포함한다. 상기 제1 및 제2 충전 마스크 패턴들로 인하여, 상기 스트링 및 접지 선택 마스크 패턴들(255a,255b)의 폭은 상기 셀 마스크 패턴(220c)의 폭에 비하여 크게 형성된다.
상기 셀 마스크 패턴(220c)은 상기 벽부(221)로부터 형성된다. 즉, 상기 셀 마스크 패턴(220c)의 선폭은 상기 벽부(221)의 선폭에 의해 결정되고, 상기 벽부(221)의 선폭은 상기 마스크막(220)의 증착두께에 의해 결정된다. 이에 따라, 상기 셀 마스크 패턴(220c)의 선폭은 종래의 노광 공정으로 야기된 선폭가 발생되지 않는다. 결과적으로, 상기 셀 마스크 패턴들(220c)의 선폭들은 우수한 균일성을 가질 수 있다. 특히, 상기 마스크막(220)을 원자층 적층법으로 형성하는 경우에, 상기 셀 마스크 패턴들(220c)의 선폭들의 균일성은 더욱 향상된다.
또한, 상기 제1 및 제2 충전 마스크 패턴들(250a,250b)을 이용함으로써, 상기 스트링 및 접지 선택 마스크 패턴들(255a,255b)도 자기정렬으로 상대적으로 넓은 폭을 갖도록 형성할 수 있다.
도 3g 및 도 5를 참조하면, 상기 전하 저장막(207)이 다결정실리콘으로 형성되는 경우에, 상기 스트링 선택, 셀 및 접지 선택 마스크 패턴들(255a,220c,255b)을 식각마스크로 사용하여 캐핑막(213), 제어 게이트 도전막(211), 블로킹 절연막(209) 및 전하저장막(207)을 연속적으로 패터닝하여 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 형성한다. 상기 스트링 선택 라인(SSL)은 상기 스트링 선택 마스크 패턴(255a) 아래에 형성되고, 상기 워드 라인들(WL)은 각각 상기 셀 마스크 패턴들(220c) 아래에 형성된다. 상기 접지 선택 라인(GSL)은 상기 접지 선택 마스크 패턴(255b) 아래에 형성된다. 이 경우에, 상기 제어 게이트 도전막(211)을 형성하게 전에, 상기 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)이 형성되는 영역들의 상기 블로킹 절연막(111)을 관통하는 홀들을 형성할 수 있다. 이로써, 상기 스트링 선택 라인(SSL)내 제어 게이트 도전막(211)의 일부 및 전하 저장막(207)의 일부는 상기 홀을 통하여 서로 접속될 수 있다. 이와 마찬가지로, 상기 접지 선택 라인(GSL)내 제어 게이트 도전막(211)의 일부 및 전하 저장막(207)의 일부도 상기 홀을 통하여 서로 접속될 수 있다.
이와는 다르게, 상기 전하저장막(207)이 깊은 준위의 트랩들을 포함하는 절연물질로 형성하는 경우에, 상기 스트링 선택, 셀 및 접지 선택 마스크 패턴들(255a,220c,255b)을 식각마스크로 사용하여 상기 캐핑막(213) 및 제어 게이트 도전막(211)을 연속적으로 패터닝하여 상기 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 형성할 수 있다. 즉, 상기 식각 공정시, 상기 블로킹 절연막(209)을 식각정지층으로 사용할 수 있다. 깊은 준위의 트랩들에 저장된 전하들은 다른 셀로 이동될 수 없다. 이로써, 상기 저장된 전하들에 의한 셀간 간섭이 거발생되지 않음으로써, 상기 전하저장막(207)을 분리하지 않을 수 있다. 물론, 이경우도, 상기 마스크 패턴들(255a,220c,255b)을 식각마스크로 사용하여 상기 터널 절연막(205)을 식각정지층으로 사용하여 상기 캐핑막(213), 제어 게이트 도전막(211), 블로킹 절연막(209) 및 전하 저장막(207)을 연속적으로 식각할 수도 있다.
상기 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL)을 형성한 후에, 상기 마스크 패턴들(255a,220c,255b)을 제거한다.
계속해서, 상기 스트링 선택 라인(SSL), 워드 라인들(WL) 및 접지 선택 라인(GSL)을 마스크로 사용하여 상기 활성영역(203)에 도펀트 이온들을 주입하여 공통 드레인 영역(260d), 셀 소오스/드레인 영역(260c) 및 공통 소오스 영역(260s)을 형성한다. 상기 공통 드레인 영역(260d)은 상기 스트링 선택 라인(SSL) 일측의 활성영역(203)에 형성되고, 상기 공통 소오스 영역(260s)은 상기 접지 선택 라인(GSL) 일측의 활성영역(203)에 형성된다. 상기 셀 소오스/드레인 영역(260c)은 상기 워드 라인(WL) 양측에 형성된다. 상기 공통 드레인 영역(260d)은 상술한 스트링 선택 가이드 패턴(215a)의 제2 측에 위치했던 제2 가이드 패턴(230) 아래에 형성되고, 상기 공통 소오스 영역(260s)은 상술한 접지 선택 가이드 패턴(215b)의 제2 측에 위치했던 제2 가이드 패턴(230) 아래에 형성된다.
상기 스트링 선택 라인(SSL)에 가장 인접한 워드 라인(WL) 및 상기 접지 선택 라인(GSL)에 가장 인접한 워드 라인(WL)은 더미 라인으로 사용할 수 있다. 이에 따라, 상기 스트링 선택 라인(SSL)와 상기 스트링 선택 라인(SSL)에 가장 인접한 실제적으로 동작하는 워드 라인(WL)간의 제1 간격 및 상기 접지 선택 라인(GSL)과 상기 접지 선택 라인(GSL)에 가장 인접한 실제적으로 동작하는 워드 라인(WL)간의 제2 간격을 증가시킬 수 있다. 특히, 상기 제1 및 제2 간격들을 실질적으로 동일하게 함과 더불어 상기 제1 및 제2 간격들을 증가시킴으로써, 낸드형 비휘발성 기억 소자의 특성을 향상시킬 수 있다.
상술한 반도체 소자의 형성 방법에 따르면, 상술한 바와 같이, 상기 워드 라인(WL)을 정의하는 셀 마스크 패턴(220c)의 선폭은 상기 마스크막(220)의 두께에 의하여 결정됨으로써, 종래의 노광 공정에 의한 문제점들을 방지할 수 있다. 또한, 상기 충전 마스크 패턴들(250a,250b)을 이용하여 상대적은 넓은 폭의 스트링 선택 및 접지 선택 마스크 패턴들(255a,255b)을 자기정렬적으로 형성할 수 있다.
이에 더하여, 상기 벽부들(221)은 스트링 선택 가이드 패턴(215a) 및 접지 선택 가이드 패턴(215b) 사이에 짝수개로 형성된다. 이에 따라, 상기 스트링 및 접지 선택 마스크 패턴들(255a,255b) 사이에 형성된 상기 셀 마스크 패턴들(220c)은 짝수개로 형성된다. 플래쉬 기억 소자의 셀 스트링 내에는 짝수개의 워드라인이 요구된다. 따라서, 상술한 형성 방법에 의하면 워드라인들의 짝수개로 형성하기 위한 추가적인 공정(예컨대, 홀수개일때, 하나를 제거하거나 하나를 추가하는 공정등)을 요구하지 않는다. 따라서, 제조 공정을 간략화시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 제1 가이드 패턴들을 형성하고, 마스크막을 콘포말하게 형성하고, 제1 가이드 패턴 양측의 빈 영역을 채우는 제2 가이드 패턴을 형성한다. 이때, 서로 인접한 상기 제1 및 제2 가이드 패턴들 사이의 마스크막의 일부를 마스크 패턴으로 사용한다. 이에 따라, 상기 마스크 패턴의 선폭은 상기 마스크막의 증착 두께에 의해 결정된다. 그 결과, 종래의 노광공정으로 야기되던 선폭의 산포가 증가하는 현상을 방지할 수 있다.

Claims (20)

  1. 기판의 식각 대상막 상에 복수의 제1 가이드 패턴을 형성하는 단계;
    상기 기판 상에 마스크막을 콘포말하게 형성하는 단계;
    상기 제1 가이드 패턴 양측의 빈 영역들내에 제2 가이드 패턴들을 각각 형성하는 단계;
    상기 마스크막을 상기 제1 가이드 패턴이 노출될때까지 평탄화시키어, 상기 제1 및 제2 가이드 패턴들 사이에 개재된 벽부 및 상기 제2 가이드 패턴 아래에 위치한 바닥부를 포함하는 예비 마스크 패턴을 형성하는 단계;
    상기 제1 및 제2 가이드 패턴들을 제거하는 단계; 및
    상기 제2 가이드 패턴이 제거되어 노출된 상기 바닥부를 이방성 식각으로 제거하여 마스크 패턴들을 형성하는 단계를 포함하고,
    상기 제1 및 제2 가이드 패턴들을 제거하기 전에,
    상기 제1 및 제2 가이드 패턴들 중에서 선택된 가이드 패턴을 제거하여 갭 영역을 형성하는 단계; 및
    상기 갭 영역을 채우는 충전 마스크 패턴을 형성하는 단계를 더 포함하되, 상기 충전 마스크 패턴은 상기 제1 및 제2 가이드 패턴들에 대하여 식각선택비를 갖는 물질로 형성되는 반도체 소자의 형성 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 마스크 패턴은 상기 이방성 식각된 벽부로 구성된 제1 마스크 패턴 및 상기 충전 마스크 패턴과 상기 충전 마스크 패턴의 양측벽에 접촉된 한쌍의 상기 이방성 식각된 벽부들을 포함하는 제2 마스크 패턴을 포함하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 충전 마스크 패턴과 상기 마스크막은 서로 동일한 물질로 형성하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 가이드 패턴들은 나란히 배열된 라인 형태로 형성되는 반도체 소자의 형성 방법.
  6. 제 1 항에서,
    상기 마스크 패턴들을 식각 마스크로 사용하여 상기 식각 대상막을 식각하여 실제 패턴들을 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 식각 대상막은 하드마스크막이고, 상기 실제 패턴들은 하드마스크 패턴으로 형성되되,
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 기판을 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 가이드 패턴들은 서로 동일한 물질로 형성하는 반도체 소자의 형성 방법.
  10. 기판 상의 제어 게이트 도전막 상에 스트링 선택 가이드 패턴, 접지 선택 가이드 패턴, 및 상기 스트링 및 접지 선택 가이드 패턴들 사이에 배치된 복수의 셀 가이드 패턴을 포함하는 제1 가이드 패턴들을 나란히 형성하는 단계;
    상기 기판 상에 마스크막을 콘포말하게 형성하는 단계;
    상기 제1 가이드 패턴 양측의 빈 영역들내에 각각 제2 가이드 패턴을 형성하는 단계;
    상기 마스크막을 상기 제1 가이드 패턴이 노출될때까지 평탄화시키어, 상기 제1 및 제2 가이드 패턴들 사이에 개재된 벽부 및 상기 제2 가이드 패턴 아래에 위 치한 바닥부를 포함하는 예비 마스크 패턴을 형성하는 단계;
    상기 스트링 선택 및 접지 선택 가이드 패턴들을 제거하여 각각 제1 및 제2 갭 영역들을 형성하는 단계;
    상기 제1 및 제2 갭 영역들을 각각 채우는 제1 및 제2 충전 마스크 패턴을 형성하는 단계;
    상기 제1 및 제2 가이드 패턴들을 제거하는 단계;
    이방성 식각으로 상기 바닥부을 제거하여 마스크 패턴들을 형성하는 단계를 포함하되, 상기 마스크막과 상기 제1 및 제2 충전 마스크 패턴들은 상기 제1 및 제2 가이드 패턴들에 대하여 식각선택비를 갖는 물질로 형성되는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 마스크 패턴은 스트링 선택 마스크 패턴, 셀 마스크 패턴 및 접지 선택 마스크 패턴을 포함하되,
    상기 스트링 선택 마스크 패턴은 상기 제1 충전 마스크 패턴 및 상기 제1 충전 마스크 패턴 양측에 접촉된 상기 이방성 식각된 벽부들을 포함하고,
    상기 접지 선택 마스크 패턴은 상기 제2 충전 마스크 패턴 및 상기 제2 충전 마스크 패턴 양측에 접촉된 상기 이방성 식각된 벽부들을 포함하고,
    상기 셀 마스크 패턴은 상기 이방성 식각된 벽부로 구성된 반도체 소자의 형성 방법.
  12. 삭제
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