CN111799270A - 半导体器件 - Google Patents

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insulating
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Abstract

提供了一种半导体器件。该半导体器件包括：堆叠结构，设置在下结构上；绝缘结构，设置在堆叠结构上；以及垂直结构，在垂直于下结构的上表面的方向上延伸，并具有与堆叠结构和绝缘结构相对的侧表面。堆叠结构包括交替地堆叠的层间绝缘层和栅极层，绝缘结构包括下绝缘层、在下绝缘层上的中间绝缘层和在中间绝缘层上的上绝缘层。

Description

半导体器件
技术领域
本申请的示例实施方式涉及半导体器件，更具体地，涉及三维半导体器件。
背景技术
为了提高电子产品的价格竞争力，对提高半导体器件的集成密度的需求已增加。为了提高半导体器件的集成密度，已提出了其中存储单元被三维地布置的半导体器件来代替包括二维地布置的存储单元的半导体器件。
发明内容
本申请的示例实施方式提供了具有提高的集成密度的半导体器件。
这里提供了一种半导体器件，其包括：堆叠结构；下结构，其中堆叠结构设置在下结构上；绝缘结构，设置在堆叠结构上；以及垂直结构，在垂直于下结构的上表面的方向上延伸，其中垂直结构包括与堆叠结构的侧表面相对并且与绝缘结构的侧表面相对的侧表面，其中堆叠结构的至少一部分包括多个层间绝缘层和多个栅极层，其中所述多个层间绝缘层和所述多个栅极层交替地堆叠，其中绝缘结构包括下绝缘层、中间绝缘层和上绝缘层，其中中间绝缘层设置在下绝缘层上，其中上绝缘层设置在中间绝缘层上，以及其中中间绝缘层表现出蚀刻选择性。
在半导体器件的一些实施方式中，中间绝缘层的材料不同于下绝缘层的材料和上绝缘层的材料，中间绝缘层包括掺杂剂，其中掺杂剂包括元素周期表的第VA族元素，以及其中中间绝缘层相对于上绝缘层表现出蚀刻选择性。
在一些实施方式中还提供一种可选的半导体器件，其包括：堆叠结构；下结构，其中堆叠结构设置在下结构上；绝缘结构，设置在堆叠结构上；垂直结构，在垂直于下结构的上表面的方向上延伸，其中垂直结构穿透堆叠结构并穿透绝缘结构；盖绝缘层，其中盖绝缘层设置在绝缘结构上并且在垂直结构上；以及分隔结构，其中分隔结构在垂直于下结构的上表面的方向上延伸，以及其中分隔结构穿透堆叠结构、穿透绝缘结构并穿透盖绝缘层，绝缘结构包括下绝缘层、中间绝缘层和上绝缘层，中间绝缘层设置在下绝缘层上，上绝缘层设置在中间绝缘层上，中间绝缘层表现出蚀刻选择性。
在该可选的半导体器件的一些实施方式中，堆叠结构的至少一部分包括多个栅极层和多个层间绝缘层，其中所述多个层间绝缘层和所述多个栅极层交替地堆叠，中间绝缘层的材料不同于下绝缘层的材料、上绝缘层的材料和层间绝缘层的材料，中间绝缘层包括掺杂剂，其中掺杂剂包括元素周期表的第VA族元素，以及其中中间绝缘层相对于上绝缘层表现出蚀刻选择性。
在一些实施方式中还提供了又一种半导体器件，其包括：堆叠结构；下结构，其中堆叠结构设置在下结构上；绝缘结构，设置在堆叠结构上；垂直结构，在垂直于下结构的上表面的方向上延伸，其中垂直结构穿透堆叠结构并穿透绝缘结构；盖绝缘层，其中盖绝缘层设置在绝缘结构上并且在垂直结构上；以及接触插塞，其中接触插塞穿透盖绝缘层并穿透绝缘结构，绝缘结构包括下绝缘层、中间绝缘层和上绝缘层，中间绝缘层设置在下绝缘层上，其中上绝缘层设置在中间绝缘层上，中间绝缘层表现出蚀刻选择性。
附图说明
本申请的以上及另外的方面、特征和优点将由以下详细描述结合附图被更清楚地理解，附图中：
图1是示出根据本申请的一示例实施方式的半导体器件的框图；
图2是示出根据本申请的一示例实施方式的半导体器件的一示例的剖视图；
图3是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图；
图4是示出根据本申请的一示例实施方式的半导体器件的一示例的剖视图；
图5是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图；
图6是示出根据本申请的一示例实施方式的半导体器件的一部分的一示例的透视图；
图7是示出根据本申请的一示例实施方式的半导体器件的一示例的剖视图和示出该剖视图的一部分的掺杂分布(profile)的一示例的曲线图；
图8是示出根据本申请的一示例实施方式的半导体器件的一部分的一示例的放大图；
图9是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图和示出该剖视图的一部分的掺杂分布的一示例的曲线图；
图10是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图和示出该剖视图的一部分的掺杂分布的一示例的曲线图；
图11是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图和示出该剖视图的一部分的掺杂分布的一示例的曲线图；
图12A至图12F是示出根据本申请的一示例实施方式的半导体器件的部分的各种修改示例的剖视图；
图13是示出根据本申请的一示例实施方式的半导体器件的俯视图；
图14A至图14D是示出半导体器件的一示例的剖视图。
图15是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图；
图16是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图；
图17是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图；
图18A是示出根据本申请的一示例实施方式的半导体器件的一修改示例的透视图；
图18B是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图；
图19是示出根据本申请的一示例实施方式的半导体器件的一修改示例的剖视图；
图20A至图26B是示出根据本申请的一示例实施方式的制造半导体器件的方法的剖视图；
图27是示出根据本申请的一示例实施方式的制造半导体器件的方法的一修改示例的剖视图；
图28和图29是示出根据本申请的一示例实施方式的制造半导体器件的方法的一修改示例的剖视图；以及
图30是示出根据本申请的一示例实施方式的制造半导体器件的方法的一修改示例的剖视图。
具体实施方式
在下文中，本申请的实施方式将参照附图描述如下。
半导体器件的一示例将参照图1描述。图1是示出根据一示例实施方式的半导体器件的框图。
参照图1，半导体器件10可以包括：存储单元阵列区域20，在其中设置包括由串选择线SSL控制的上晶体管UT、由地选择线GSL控制的下晶体管LT、以及设置在上晶体管UT和下晶体管LT之间并由字线WL控制的存储单元MC的单元串S；以及外围电路区域40，在其中设置用于在存储单元MC中存储信息或用于读出存储在存储单元MC中的信息的外围电路，诸如行解码器42、页缓冲器44、输入输出(I/O)缓冲器45、控制逻辑46、电压发生器47等。
半导体器件的一示例将参照图2描述。图2是示出根据一示例实施方式的半导体器件的一示例的剖视图。
参照图2，在一示例实施方式中，半导体器件10a可以包括存储单元阵列区域20和邻近存储单元阵列区域20设置的外围电路区域40a。外围电路区域40a可以包括包含于外围电路中的外围晶体管PT。外围晶体管PT可以包括外围栅极PG和外围源极/漏极PSD。
在一示例中，半导体器件10a可以包括与存储单元阵列区域20相邻的连接区域25。连接区域25可以被称为“接触区域”或“延伸区域”。
在一示例中，半导体器件10a可以包括下结构50a、设置在下结构50a上的堆叠结构65、以及设置在下结构50a上并覆盖堆叠结构65的绝缘结构24。在一示例实施方式中，下结构50a可以是半导体衬底。存储单元阵列区域20和外围电路区域40a可以设置在下结构50a上。堆叠结构65可以设置在存储单元阵列区域20中，并且可以延伸到连接区域25中。
在该示例实施方式中，堆叠结构65可以包括第一区域65t以及从第一区域65t延伸并在连接区域25中具有阶梯形式的第二区域65s。第二区域65s可以具有从第一区域65t的上表面下降的阶梯形式。第二区域65s可以设置在连接区域25中。
在该示例实施方式中，阶梯形式可以包括以台阶之间的特定高度差逐渐下降的形式，也可以包括不同类型的阶梯形式。在下文中，堆叠结构65的第一区域65t可以被称为“堆叠区域”，堆叠结构65的第二区域65s可以被称为“阶梯区域”。
绝缘结构24可以包括下绝缘层15、设置在下绝缘层15上的中间绝缘层18和设置在中间绝缘层18上的上绝缘层21。
中间绝缘层18的材料可以不同于下绝缘层15的材料和上绝缘层21的材料。中间绝缘层18可以由具有与下绝缘层15的材料的蚀刻选择性和上绝缘层21的材料的蚀刻选择性不同的蚀刻选择性的材料形成。
在该示例实施方式中，半导体器件10a可以包括设置在下结构50a上并穿透堆叠结构65和绝缘结构24的垂直结构VS。垂直结构VS可以具有面对堆叠结构65和绝缘结构24的侧表面。垂直结构VS可以设置在存储单元阵列区域20中，并且可以穿透堆叠结构65的堆叠区域65t和设置在堆叠区域65t上的绝缘结构24。
在一示例实施方式中，垂直结构VS可以具有与绝缘结构24的上表面基本上共面的上表面。垂直结构VS的上表面和绝缘结构24的上表面可以位于基本相同的水平上。
外围电路区域40a可以邻近存储单元阵列区域20设置，但是其示例实施方式不限于此。在下面的描述中，外围电路区域40a的一修改示例将参照图3描述。图3是示出根据一示例实施方式的半导体器件的一修改示例的剖视图。
在该修改示例中，参照图3，半导体器件10b可以包括如在参照图2描述的前述示例实施方式中的存储单元阵列区域20和连接区域25，并且可以包括设置在存储单元阵列区域20和连接区域25之下的外围电路区域40b。
在该示例实施方式中，半导体器件10b可以包括下结构50b。下结构50b可以包括第一衬底5和设置在第一衬底5上的外围电路区域40b。第一衬底5可以是半导体衬底。外围电路区域40b可以包括：包含在外围电路中的外围晶体管PT，其包括外围栅极PG和外围源极/漏极PSD；以及覆盖外围晶体管PT的外围绝缘层41。
在该示例实施方式中，下结构50b还可以包括设置在外围电路区域40b上的第二衬底52和设置在第二衬底52的侧表面上的中间绝缘层54。第二衬底52可以包括半导体材料(例如，多晶硅等)和/或导电材料(例如，TiN、钨等)。
在一示例实施方式中，半导体器件10b可以包括如在参照图2描述的前述示例实施方式中的堆叠结构65、绝缘结构24和垂直结构VS。参照图2和图3描述的绝缘结构24的一示例将参照图4描述。图4是示出根据一示例实施方式的半导体器件的一示例的剖视图。
在一示例实施方式中，参照图4，如在参照图2和图3描述的示例实施方式中那样，堆叠结构65可以包括堆叠区域65t和阶梯区域65s，并且设置在堆叠结构65上的绝缘结构24可以包括依次堆叠的下绝缘层15、中间绝缘层18和上绝缘层21。
在该示例实施方式中，下绝缘层15可以包括第一下绝缘层15a和第二下绝缘层15b。第一下绝缘层15a可以设置在堆叠结构65的堆叠区域65t上，第二下绝缘层15b可以设置在堆叠结构65的阶梯区域65s上。
在该示例实施方式中，第一下绝缘层15a可以具有与第二下绝缘层15b的上表面共面的上表面。
在该示例实施方式中，第一下绝缘层15a可以具有与堆叠区域65t的上表面的宽度基本相同的宽度。第一下绝缘层15a可以与堆叠区域65t自对准。
在该示例实施方式中，中间绝缘层18可以与第一下绝缘层15a和第二下绝缘层15b接触。
参照图2和图3描述的垂直结构VS可以贯穿堆叠区域65t、第一下绝缘层15a、中间绝缘层18和上绝缘层21。
在下面的描述中，绝缘结构24的第二下绝缘层15b和中间绝缘层18的修改示例将参照图5描述。图5是示出根据一示例实施方式的半导体器件的一修改示例的剖视图。
在该修改示例中，参照图5，依次堆叠的第一下绝缘层15a和中间绝缘层18'可以设置在堆叠结构65的堆叠区域65t上。如在前述示例实施方式中所述，第二下绝缘层15b'可以设置在堆叠结构65的阶梯区域65s上。
在该示例实施方式中，第一下绝缘层15a和中间绝缘层18'可以具有基本相同的宽度。
上绝缘层21可以设置在中间绝缘层18'和第二下绝缘层15b'上。因此，包括包含第一下绝缘层15a和第二下绝缘层15b'的下绝缘层15、中间绝缘层18'以及上绝缘层21的绝缘结构24可以设置在堆叠结构65上。
在该示例实施方式中，第二下绝缘层15b'可以具有与中间绝缘层18'的上表面共面的上表面。
上绝缘层21可以与第二下绝缘层15b'和中间绝缘层18'接触。
在下面的描述中，前述示例实施方式中描述的设置在存储单元阵列区域20中的堆叠结构65、绝缘结构24和垂直结构VS的示例实施方式将参照图6描述。图6是示出根据一示例实施方式的半导体器件的一示例的透视图。
参照图6，堆叠结构165、绝缘结构124和垂直结构VS可以设置在下结构50上。下结构50可以是图2中的示例所示的下结构50a(在图2中)，或者可以是图3中的示例所示的下结构50b(在图3中)。
堆叠结构165可以包括交替地堆叠的多个层间绝缘层102和多个栅极层162。层间绝缘层102可以由诸如硅氧化物等的绝缘材料形成。
所述多个栅极层162可以包括一个或多个下栅极层162L、设置在所述一个或多个下栅极层162L上的多个中间栅极层162M、以及设置在所述多个中间栅极层162M上的一个或多个上栅极层162U。
在该示例实施方式中，可以设置多个下栅极层162L。例如，所述多个下栅极层162L可以包括在垂直于下结构50的上表面的方向上从下结构50的上表面起依次设置的第一下栅极层162L1、第二下栅极层162L2和第三下栅极层162L3。
在该示例实施方式中，可以设置多个上栅极层162U。例如，所述多个上栅极层162U可以包括在垂直于下结构50的上表面的方向上从堆叠结构165的上表面起依次设置的第一上栅极层162U1、第二上栅极层162U2、第三上栅极层162U3和第四上栅极层162U4。
绝缘结构124可以包括依次堆叠的下绝缘层115、中间绝缘层118和上绝缘层121。绝缘结构124可以与图4和图5中示出的示例所示的设置在存储单元阵列区域20中的绝缘结构24(在图4和图5中)基本相同。例如，绝缘结构124的下绝缘层115、中间绝缘层118和上绝缘层121可以分别对应于参照图4和图5描述的绝缘结构24(在图4和图5中)的第一下绝缘层15a(在图4和图5中)、中间绝缘层18和18'(分别在图4和图5中)和上绝缘层21(在图4和图5中)。因此，如上所述，中间绝缘层118可以由与下绝缘层115的材料和上绝缘层121的材料不同的材料形成。
可以设置依次穿透堆叠结构165和绝缘结构124的孔130。垂直结构VS可以设置在孔130中。垂直结构VS可以在垂直于下结构50的上表面的方向上延伸，并且可以依次贯穿堆叠结构165和绝缘结构124。垂直结构VS可以具有与堆叠结构165的侧表面和绝缘结构124的侧表面相对的侧表面。垂直结构VS可以具有与绝缘结构124的上表面基本上共面的上表面。
垂直结构VS可以包括半导体图案140。半导体图案140可以包括位于比堆叠结构165(或下面将描述的芯图案142)高的水平上的焊盘部分140P、以及在垂直于下结构50的上表面的方向上从焊盘部分140P的边缘区域延伸的衬层部分140L。
半导体图案140可以包括沟道区域140Lc以及掺杂区域140Ld和140Pd。沟道区域140Lc可以由半导体图案140的衬层部分140L的下部分构成。掺杂区域140Ld和140Pd可以包括由半导体图案140的焊盘部分140P构成的第一掺杂区域140Pd和从第一掺杂区域140Pd延伸到衬层部分140L中并由衬层部分140L的上部分构成的第二掺杂区域140Ld。
在该示例实施方式中，绝缘结构124可以与掺杂区域140Ld和140Pd相对。绝缘结构124的下表面可以设置在比接触区域140J(见图7)高的水平上。
垂直结构VS还可以包括芯图案142和围绕半导体图案140的外部侧表面的电介质结构138。半导体图案140可以围绕芯图案142的侧表面，并且可以覆盖芯图案142的上表面。半导体图案140可以围绕芯图案142的侧表面，并且可以延伸到芯图案142的下表面和下结构50之间的区域。芯图案142可以由例如硅氧化物的绝缘材料形成。半导体图案140的衬层部分140L可以设置为围绕芯图案142的侧表面，半导体图案140的焊盘部分140P可以设置在芯图案142上。
在下面的描述中，堆叠结构165、绝缘结构124和垂直结构VS的各种示例将参照图7、图8、图9、图10和图11描述。图7是示出根据一示例实施方式的半导体器件的一示例的剖视图和示出该剖视图的一部分的掺杂分布的一示例的曲线图。图8是示出图7所示的标记为‘A’的部分的放大图。图9是示出根据一示例实施方式的半导体器件的一修改示例的剖视图和示出该剖视图的一部分的掺杂分布的一示例的曲线图。图10是示出根据一示例实施方式的半导体器件的另一修改示例的剖视图和示出该剖视图的一部分的掺杂分布的一示例的曲线图。图11是示出根据一示例实施方式的半导体器件的另一修改示例的剖视图和示出该剖视图的一部分的掺杂分布的一示例的曲线图。图7中的剖视图可以示出从参照图6描述的所述多个中间栅极层162M的部分到参照图6描述的绝缘结构124的上表面的剖面。在表示图7、图9、图10和图11的掺杂分布的曲线图中，C轴可以表示掺杂浓度，D轴可以表示在垂直于堆叠结构165的上表面的方向上从绝缘结构124的上表面起获得的深度。
堆叠结构165、绝缘结构124和垂直结构VS的示例将参照图7描述。
参照图7，可以设置如在参照图6描述的示例实施方式中的堆叠结构165、绝缘结构124和垂直结构VS。堆叠结构165可以包括如以上描述的所述多个栅极层162。每个栅极层162可以包括第一材料层158和第二材料层160。第一材料层158可以覆盖第二材料层160的上表面和下表面，并且可以延伸到第二材料层160的侧表面和垂直结构VS的侧表面之间的区域。
在该示例实施方式中，第一材料层158可以由诸如铝氧化物等的电介质材料形成，第二材料层160可以由包括被掺杂的硅、金属氮化物(例如，TiN等)和金属(例如，W等)中的一种或两种或更多种的导电材料形成。
在另一示例实施方式中，第一材料层158可以由诸如金属氮化物(例如，TiN等)等的导电材料形成，第二材料层160可以由诸如金属(例如，W等)等的导电材料形成。
如参照图6所述，绝缘结构124可以包括依次堆叠的下绝缘层115、中间绝缘层118和上绝缘层121，垂直结构VS可以包括半导体图案140，半导体图案140包括沟道区域140Lc以及掺杂区域140Ld和140Pd。掺杂区域140Ld和140Pd可以包括由半导体图案140的焊盘部分140P构成的第一掺杂区域140Pd和由半导体图案140的衬层部分140L的上部分构成的第二掺杂区域140Ld。
在该示例实施方式中，第二掺杂区域140Ld和沟道区域140Lc之间的接触区域140J可以设置在比栅极层162之中的位于最高水平上的第一上栅极层162U1的上表面低的水平上。例如，接触区域140J可以位于第一上栅极层162U1的上表面和第一上栅极层162U1的下表面之间的水平上。
掺杂区域140Ld和140Pd以及绝缘结构124可以包括通过离子注入工艺从半导体图案140的上表面140S和绝缘结构124的上表面124S注入的第一元素。
在该示例实施方式中，第一元素在绝缘结构124中可以被掺杂为具有高斯分布或具有类似于高斯分布的分布。
在该示例实施方式中，第一元素的掺杂分布在绝缘结构124中可以在从半导体图案140的上表面140S和绝缘结构124的上表面124S起的第一深度Rp处具有最大浓度。半导体图案140的上表面140S和绝缘结构124的上表面124S可以彼此共面。第一深度Rp可以位于中间绝缘层118的上表面和下表面之间。因此，绝缘结构124中的第一元素可以在中间绝缘层118中具有最大浓度。绝缘结构124中的第一元素的浓度可以在中间绝缘层118中比在下绝缘层115和上绝缘层121中高。
在该示例实施方式中，第一元素可以是元素周期表中的第VA族元素(例如，磷(P)、砷(As)等)。因此，掺杂区域140Ld和140Pd可以具有N型导电性。
在该示例实施方式中，绝缘结构124可以与参照图4和图5描述的设置在存储单元阵列区域20中的绝缘结构24(在图4和图5中)基本相同，因此，绝缘结构24(在图4和图5中)可以包括第一元素，并且绝缘结构24(在图4和图5中)的第一元素的掺杂浓度可以在中间绝缘层18和18'(分别在图4和图5中)中比在第一下绝缘层15a(在图4和图5中)和上绝缘层21(在图4和图5中)中高。
在下面的描述中，可以理解的是，中间绝缘层118可以包括第一元素，并且绝缘结构124中的第一元素的掺杂浓度可以在中间绝缘层118中比在下绝缘层115和上绝缘层121中高。因此，尽管未提供其描述，但是可以理解的是，绝缘结构124或与绝缘结构124相对应的绝缘结构可以具有上述第一元素的浓度分布。
在该示例实施方式中，中间绝缘层118可以是配置为围绕半导体图案140的焊盘部分140P和衬层部分140L之间的边界区域的中间绝缘层118a。中间绝缘层118a可以围绕芯图案142的上表面。因此，中间绝缘层118a可以设置在与焊盘部分140P的一部分和衬层部分140L的一部分相同的水平上。
在下面的描述中，电介质结构138的一示例将参照图8描述。
参照图8，电介质结构138可以包括第一电介质层132、数据存储层134和第二电介质层136。数据存储层134可以设置在第一电介质层132和第二电介质层136之间。第一电介质层132可以设置在数据存储层134和栅极层162之间，并且可以延伸到数据存储层134和层间绝缘层102之间的区域。第二电介质层136可以设置在半导体图案140和数据存储层134之间。
在该示例实施方式中，数据存储层134可以用作NAND闪速存储器件的存储单元的数据存储区域。例如，数据存储层134的与中间栅极层162M之中用作字线WL(在图1中)的中间栅极层相对的区域可以是“数据存储区域”，并且可以被包括在图1中的示例所示的存储单元MC(在图1)中。例如，数据存储层134可以由可俘获电荷的材料形成，诸如硅氮化物。第一电介质层132可以是阻挡层，第二电介质层136可以是隧穿层。电介质结构138可以被称为“栅极电介质”。
在下面的描述中，垂直结构VS的焊盘部分140P和绝缘结构124的中间绝缘层118的水平(高度)的各种修改示例将分别参照图9和图10描述。
在一修改示例中，参照图9，绝缘结构124的中间绝缘层118可以位于比衬层部分140L高的水平上，并且可以是围绕焊盘部分140P的一部分的中间绝缘层118b。中间绝缘层118b的厚度可以小于焊盘部分140P的厚度。
在另一修改示例中，参照图10，绝缘结构124的中间绝缘层118可以位于比焊盘部分140P低的水平上，并且可以是围绕衬层部分140L的一部分的中间绝缘层118c。
在下面的描述中，第二掺杂区域140Ld和沟道区域140Lc之间的接触区域140J的一修改示例将参照图11描述。
在该修改示例中，参照图11，第二掺杂区域140Ld和沟道区域140Lc之间的接触区域140J'可以位于比栅极层162之中的位于最高水平上的第一上栅极层162U1低的水平上。例如，第二掺杂区域140Ld和沟道区域140Lc之间的接触区域140J'可以位于栅极层162之中的位于最高水平上的第一上栅极层162U1和栅极层162之中的位于第二高的水平上的第二上栅极层162U2之间的水平上。
返回参照图6，在该示例实施方式中，下绝缘层115的厚度115ta可以大于中间绝缘层118的厚度118ta、上绝缘层121的厚度121ta、每个层间绝缘层102的厚度102t和每个栅极层162的厚度162t。上绝缘层121的厚度121ta可以大于中间绝缘层118的厚度118ta。中间绝缘层118的厚度118ta可以大于每个层间绝缘层102的厚度102t。中间绝缘层118的厚度118ta可以与每个栅极层162的厚度162t相同，或比每个栅极层162的厚度162t大。
在下面的描述中，绝缘结构124的下绝缘层115、中间绝缘层118和上绝缘层121的厚度的各种修改示例将参照图12A至图12F描述。图12A至图12F是示出绝缘结构124的下绝缘层115、中间绝缘层118和上绝缘层121的部分、堆叠结构165的第一上栅极层162U1和第二上栅极层162U2的部分、以及在第一上栅极层162U1和第二上栅极层162U2之间的层间绝缘层102的部分的剖视图。
在一修改示例中，参照图12A，下绝缘层115的厚度115tb、中间绝缘层118的厚度118tb和上绝缘层121的厚度121tb可以基本相同。下绝缘层115的厚度115tb、中间绝缘层118的厚度118tb和上绝缘层121的厚度121tb可以大于每个栅极层162的厚度162t和每个层间绝缘层102的厚度102t。在该示例实施方式中，每个栅极层162的厚度162t可以大于每个层间绝缘层102的厚度102t。
在另一修改示例中，参照图12B，中间绝缘层118的厚度118tc可以小于下绝缘层115的厚度115tc和上绝缘层121的厚度121tc。下绝缘层115的厚度115tc可以与上绝缘层121的厚度121tc基本相同。
在另一修改示例中，参照图12C，中间绝缘层118的厚度118td可以大于下绝缘层115的厚度115td和上绝缘层121的厚度121td。
在另一修改示例中，参照图12D，上绝缘层121的厚度121te可以大于中间绝缘层118的厚度118te和下绝缘层115的厚度115te。下绝缘层115的厚度115te可以大于中间绝缘层118的厚度118te。
在另一修改示例中，参照图12E，上绝缘层121的厚度121tf和中间绝缘层118的厚度118tf可以基本相同，并且下绝缘层115的厚度115tf可以大于上绝缘层121的厚度121tf和中间绝缘层118的厚度118tf。
在另一修改示例中，参照图12F，上绝缘层121的厚度121tg可以大于中间绝缘层118的厚度118tg和下绝缘层115的厚度115tg，并且中间绝缘层118的厚度118tg和下绝缘层115的厚度115tg可以基本相同。
在下面的描述中，半导体器件的一示例将参照图13和图14A至图14D描述。关于图13和图14A至图14D，图13是示出根据一示例实施方式的半导体器件10c的俯视图，图14A是示出沿着图13中的线I-I'截取的区域的剖视图，图14B是示出沿着图13中的线II-II'截取的区域的剖视图，图14C是示出沿着图13中的线III-III'截取的区域的剖视图，图14D是示出沿着图13中的线IV-IV'截取的区域的剖视图。
参照图13和图14A至图14D，堆叠结构165、绝缘结构124和垂直结构VS可以设置在下结构50上。下结构50可以是图2中的示例实施方式所示的下结构50a，或者可以是图3中的示例实施方式所示的下结构50b。
堆叠结构165可以设置在存储单元阵列区域20中，并且可以从存储单元阵列区域20延伸到连接区域25中。
堆叠结构165可以包括交替地堆叠的层间绝缘层102和栅极层162。层间绝缘层102可以由硅氧化物形成。
在存储单元阵列区域20中，如在参照图6至图8描述的前述示例实施方式中那样，栅极层162可以包括一个或多个下栅极层162L(例如，162L1、162L2和162L3)、多个中间栅极层162M以及一个或多个上栅极层162U(例如，162U1、162U2、162U3和162U4)。
在连接区域25中，栅极层162可以具有以阶梯形式布置的焊盘区域162P。因此，堆叠结构165可以在连接区域25中具有阶梯形式。
在该示例实施方式中，垂直结构VS可以在垂直于下结构50的上表面的第三方向D3上延伸并可以穿透堆叠结构165和绝缘结构124，并且可以包括图6至图8中的示例所示的包括沟道区域140Lc及掺杂区域140Ld和140Pd的半导体图案140、芯图案142以及电介质结构138。
绝缘结构124可以包括依次堆叠的下绝缘层115、中间绝缘层118和上绝缘层121。下绝缘层115可以包括可分别与图4中的示例所示的第一下绝缘层15a和第二下绝缘层15b对应的第一下绝缘层115a和第二下绝缘层115b。例如，第一下绝缘层115a可以设置在存储单元阵列区域20中的堆叠结构165上，第二下绝缘层115b可以具有与第一下绝缘层115a的上表面共面的上表面，并且可以设置在连接区域25中的堆叠结构165上。
在该示例实施方式中，第一下绝缘层115a可以与第一上栅极层162Ul(栅极层162之中的最上面的栅极层)重叠并自对准，第二下绝缘层115b可以具有与第一下绝缘层115a的上表面共面的上表面，并且可以设置在连接区域25中的堆叠结构165上。
在该示例实施方式中，中间绝缘层118可以与第一下绝缘层115a和第二下绝缘层115b接触。
在该示例实施方式中，可以设置穿透绝缘结构124并穿透一个或多个上栅极层162U1、162U2、162U3和162U4的绝缘图案127(在图14A中)。
可以设置多个垂直结构VS。在所述多个垂直结构VS之中，穿透绝缘图案127或与绝缘图案127接触的垂直结构可以是虚设垂直结构VSd(在图14B中)，并且剩余的垂直结构可以是存储单元的垂直结构VS。所述多个垂直结构VS之中的虚设垂直结构VSd可以不构成图1中的示例所示的存储单元MC(在图1中)，并且剩余的垂直结构可以构成图1中的示例所示的存储单元MC(在图1中)。
依次堆叠的第一盖绝缘层150和第二盖绝缘层178可以设置在绝缘结构124和垂直结构VS上。第一盖绝缘层150和第二盖绝缘层178可以由硅氧化物形成。
可以设置在垂直于下结构50的上表面的第三方向D3上延伸并穿透堆叠结构165、绝缘结构124和第一盖绝缘层150的分隔结构175。每个分隔结构175可以包括分隔芯图案173和设置在分隔芯图案173的侧表面上的间隔物层170。在一示例实施方式中，间隔物层170可以由诸如硅氧化物等的绝缘材料形成，分隔芯图案173可以由诸如掺杂硅或金属的导电材料形成。在另一示例实施方式中，分隔芯图案173可以由绝缘材料形成。
分隔结构175可以包括第一分隔结构175a和设置在第一分隔结构175a之间的第二分隔结构175b。堆叠结构165可以设置在第一分隔结构175a之间。如图13所示，每个第一分隔结构175a可以具有在平行于下结构50的上表面的第一方向D1上获得的长度，该长度大于每个第二分隔结构175b在第一方向D1上获得的长度。如图13所示，第二分隔结构175b的部分可以跨越存储单元阵列区域20并且可以延伸到连接区域25的一部分中，绝缘图案127可以设置在第二分隔结构175b之中的跨越存储单元阵列区域20并延伸到连接区域25的一部分中的第二分隔结构175b和第一分隔结构175a之间。
可以设置穿透第一盖绝缘层150和第二盖绝缘层178并电连接到垂直结构VS的焊盘部分140P的位线接触插塞187。
在连接区域25中，可以设置穿透第一盖绝缘层150和第二盖绝缘层178以及绝缘结构124并电连接到栅极层162的焊盘区域162P的栅极接触插塞184。位线190可以设置在位线接触插塞187上，栅极连接布线192可以设置在栅极接触插塞184上。位线190可以在平行于下结构50的上表面的第二方向D2上延伸。
在下面的描述中，绝缘结构124的一修改示例将参照图15描述。图15是示出沿着图13中的线IV-IV'截取的区域的剖视图。
在该修改示例中，参照图15，绝缘结构124可以包括下绝缘层115、中间绝缘层118'和上绝缘层121。下绝缘层115可以包括具有不同高度的上表面的第一下绝缘层115a和第二下绝缘层115b'。第一下绝缘层115a可以设置在存储单元阵列区域20中的堆叠结构165上，中间绝缘层118'可以与第一下绝缘层115a自对准。第二下绝缘层115b'可以具有与中间绝缘层118'的上表面共面的上表面。第二下绝缘层115b'可以设置在连接区域25中的堆叠结构165上。上绝缘层121可以与第二下绝缘层115b'和中间绝缘层118'接触。
返回参照图13和图14A至图14D，分隔结构175可以与中间绝缘层118接触。然而，其示例实施方式不限于此，分隔结构175可以与中间绝缘层118间隔开。其中分隔结构175和中间绝缘层118可彼此间隔开的一种或更多种示例构造将参照图16和图17描述。
图16和图17是示出沿着图13中的线I-I'截取的区域的剖视图，示出了其中分隔结构175和中间绝缘层118可彼此间隔开的一种或更多种示例构造。
在一修改示例中，参照图16，缓冲层151可以设置在分隔结构175和中间绝缘层118之间。缓冲层151可以设置在堆叠结构165上。缓冲层151可以设置在分隔结构175和中间绝缘层118之间，可以延伸到分隔结构175和下绝缘层115之间的区域，并且可以进一步延伸到分隔结构175和上绝缘层121之间的区域。此外，缓冲层151可以进一步延伸到分隔结构175和第一盖绝缘层150之间的区域。
例如，缓冲层151可以由诸如硅氧化物或硅氮化物的绝缘材料形成。
在该示例实施方式中，缓冲层151可以与堆叠结构165重叠。
缓冲层151可以与绝缘结构124的中间绝缘层118一起防止彼此相邻的垂直结构VS的掺杂区域140Ld和140Pd之间的缺陷。
在另一修改示例中，参照图17，分隔结构175可以设置在穿透堆叠结构165、绝缘结构124和第一盖绝缘层150的分隔沟槽153中。可以设置覆盖分隔沟槽153的上侧壁的缓冲间隔物层154。缓冲间隔物层154可以位于比堆叠结构165高的水平上。例如，缓冲间隔物层154可以由诸如硅氧化物或硅氮化物的绝缘材料形成。缓冲间隔物层154可以与绝缘结构124的中间绝缘层118一起防止彼此相邻的垂直结构VS的掺杂区域140Ld和140Pd之间的缺陷。缓冲间隔物层154可以被称为“缓冲层”。
半导体器件的一修改示例将参照图18A和图18B描述。图18A是示出前述示例实施方式中描述的设置在存储单元阵列区域20中的一部分半导体器件的一修改示例的透视图。图18B是示出前述示例实施方式中描述的设置在存储单元阵列区域20和连接区域25中的一部分半导体器件的一修改示例的剖视图。
在该修改示例中，参照图18A和图18B，下堆叠结构265、下绝缘结构224、上堆叠结构365和上绝缘结构324可以设置在下结构50上。下堆叠结构265、下绝缘结构224、上堆叠结构365和上绝缘结构324可以设置在存储单元阵列区域20(在图18B中)中，并且可以延伸到连接区域25(在图18B中)中。下堆叠结构265可以具有以阶梯形式布置在连接区域25(图18B中)中的下焊盘区域262P(在图18B中)，上堆叠结构365可以具有以阶梯形式布置在连接区域25(图18B中)中的上焊盘区域362P(在图18B中)。
下堆叠结构265和上堆叠结构365中的每个可以具有与图6和图7中的示例所示的堆叠结构165的结构相同或相似的结构。例如，下堆叠结构265可以包括交替地堆叠的第一层间绝缘层202和第一栅极层262，上堆叠结构365可以包括交替地堆叠的第二层间绝缘层302和第二栅极层362。
垂直结构VS'可以设置在下结构50上。垂直结构VS'可以包括下垂直结构VS_L和设置在下垂直结构VS_L上的上垂直结构VS_U。下垂直结构VS_L可以穿透下堆叠结构265和下绝缘结构224。上垂直结构VS_U可以穿透上堆叠结构365和上绝缘结构324。下垂直结构VS_L和上垂直结构VS_U中的每个可以具有与图6、图7和图8中的示例所示的垂直结构VS的结构相同或相似的结构。例如，下垂直结构VS_L可以包括下芯图案242、下半导体图案240和下电介质结构238，上垂直结构VS_U可以包括上芯图案342、上半导体图案340和上电介质结构338。在该示例实施方式中，下电介质结构238和上电介质结构338中的每个可以具有与参照图8描述的电介质结构138的结构基本相同的结构。
下芯图案242和上芯图案342可以由绝缘材料(例如，硅氧化物等)形成。下半导体图案240可以包括设置在下芯图案242上的下焊盘部分240P和在垂直于下结构50的上表面的方向上从下焊盘部分240P的边缘区域延伸的下衬层部分240L。上半导体图案340可以包括设置在上芯图案342上的上焊盘部分340P和在垂直于下结构50的上表面的方向上从上焊盘部分340P的边缘区域延伸的上衬层部分340L。
下半导体图案240可以从下衬层部分240L进一步延伸到下芯图案242的底表面和下结构50之间的区域。上半导体图案340可以从上衬层部分340L进一步延伸到上芯图案342的底表面和下垂直结构VS_L之间的区域。上半导体图案340的上衬层部分340L可以与下半导体图案240的下焊盘部分240P接触。
下半导体图案240可以包括下沟道区域240Lc以及下掺杂区域240Ld和240Pd，上半导体图案340可以包括上沟道区域340Lc以及上掺杂区域340Ld和340Pd。
下沟道区域240Lc可以由下半导体图案240的下衬层部分240L的下部分构成，下掺杂区域240Ld和240Pd可以包括由下半导体图案240的下焊盘部分240P构成的第一下掺杂区域240Pd和从第一下掺杂区域240Pd延伸到下衬层部分240L中并由下衬层部分240L的上部分构成的第二下掺杂区域240Ld。
上沟道区域340Lc可以由上半导体图案340的上衬层部分340L的下部分构成，上掺杂区域340Ld和340Pd可以包括由上半导体图案340的上焊盘部分340P构成的第一上掺杂区域340Pd和从第一上掺杂区域340Pd延伸到上衬层部分340L中并由上衬层部分340L的上部分构成的第二上掺杂区域340Ld。
在该示例实施方式中，上掺杂区域340Ld和340Pd以及下掺杂区域240Ld和240Pd可以与参照图7描述的掺杂区域140Ld和140Pd(在图7中)基本相同。
在该示例实施方式中，下绝缘结构224和上绝缘结构324中的每个可以具有与图6和图7中的示例所示的绝缘结构124(在图6和图7中)的结构相同或相似的结构。例如，下绝缘结构224可以包括依次堆叠的下绝缘层215、中间绝缘层218和上绝缘层221，上绝缘结构324可以包括依次堆叠的下绝缘层315、中间绝缘层318和上绝缘层321。在该示例实施方式中，下绝缘结构224的下绝缘层215可以包括与第一栅极层262之中的最上面的第一栅极层262(在图18B中)对准的第一下绝缘层215a(在图18B中)和覆盖下焊盘区域262P(在图18B中)的第二下绝缘层215b(在图18B中)。
在该示例实施方式中，下绝缘层315可以包括与第二栅极层362之中的最上面的第二栅极层362(在图18B中)对准的第一下绝缘层315a(在图18B中)和覆盖除最上面的上焊盘区域362P以外的其余上焊盘区域362P(在图18B中)的第二下绝缘层315b(在图18B中)。
依次堆叠的第一盖绝缘层150(在图18B中)和第二盖绝缘层178(在图18B中)可以设置在上绝缘结构324上。可以设置穿透第一盖绝缘层150和第二盖绝缘层178(在图18B中)并电连接到垂直结构VS'的上垂直结构VS_U的上焊盘部分340P(在图18A中)的位线接触插塞187(在图18B中)。位线190(在图18B中)可以设置在位线接触插塞187(在图18B中)上。
栅极接触插塞184可以设置在连接区域25(在图18B中)中。栅极接触插塞184中的一些插塞可以设置在上焊盘区域362P(在图18B中)上，并且可以向上延伸且可以穿透上绝缘结构324(在图18B中)以及第一盖绝缘层150和第二盖绝缘层178(在图18B中)。栅极接触插塞184(在图18B中)中的其他插塞可以设置在下焊盘区域262P(在图18B中)上，并且可以向上延伸且可以穿透下绝缘结构224(在图18B中)、上绝缘结构324(在图18B中)以及第一盖绝缘层150和第二盖绝缘层178(在图18B中)。栅极连接布线192(在图18B中)可以设置在栅极接触插塞184(在图18B中)上。
包括中间绝缘层318的上绝缘结构324和包括中间绝缘层218的下绝缘结构224可以防止电短路、电流泄漏等在栅极接触插塞184之间发生。
在下面的描述中，前述示例实施方式中描述的垂直结构VS和分隔结构175的修改示例将参照图19描述。图19是示出沿着图13中的线I-I'截取的区域的剖视图。
在该修改示例中，参照图13和图19，可以设置参照图13和图14A至图14D描述的下结构50、堆叠结构165、绝缘结构124、第一盖绝缘层150和第二盖绝缘层178。
基础绝缘层405可以设置在下结构50和堆叠结构165之间，水平连接图案410可以设置在基础绝缘层405上。
穿透堆叠结构165和绝缘结构124的垂直结构VS可以设置在下结构50上。垂直结构VS可以包括参照图13和图14A至图14D描述的芯图案142、半导体图案140和电介质结构138。如在前述示例实施方式中所述，半导体图案140可以包括围绕芯图案142的侧表面的衬层部分140L。
水平连接图案410可以设置在堆叠结构165之下，可以穿透电介质结构138，并且可以连接到衬层部分140L。例如，水平连接图案410可以与衬层部分140L接触。在一示例实施方式中，水平连接图案410可以包括具有N型导电性的多晶硅。
可以设置穿透堆叠结构165、绝缘结构124和第一盖绝缘层150的分隔结构175。每个分隔结构175可以包括分隔芯图案173和设置在分隔芯图案173的侧表面上的间隔物层170。
下图案415可以设置在分隔结构175和下结构50之间。在一示例实施方式中，下图案415可以是通过外延工艺从下结构50形成的外延半导体层。在另一示例实施方式中，下图案415可以由多晶硅形成。在一示例实施方式中，下图案415可以包括具有N型导电性的硅。
在下面的描述中，制造半导体器件的方法的一示例将参照图20A至图26B描述。关于图20A至图26B，图20A、图21A，图22A、图23A、图24、图25A和图26A是示出沿着图13中的线I-I'截取的区域的剖视图，图20B、图21B、图22B、图23B、图25B和图26B是示出沿着图13中的线IV-IV'截取的区域的剖视图。
参照图13、图20A和图20B，包括交替地堆叠的层间绝缘层102和模制层104的模制结构106可以在下结构50上形成。层间绝缘层102可以由硅氧化物形成，模制层104可以由相对于层间绝缘层102具有蚀刻选择性的材料形成。例如，模制层104可以由相对于层间绝缘层102具有蚀刻选择性的材料形成，相对于层间绝缘层102具有蚀刻选择性的材料可以不限于任何特定材料。例如，当层间绝缘层102由硅氧化物形成时，模制层104可以由相对于硅氧化物具有蚀刻选择性的材料形成，诸如硅氮化物、多晶硅等。
第一下绝缘层115a可以在模制结构106上形成。第一下绝缘层115a可以由硅氧化物形成。
阶梯结构可以通过图案化第一下绝缘层115a和模制结构106而形成。因此，模制结构106的层间绝缘层102和模制层104可以交替地堆叠在存储单元阵列区域20中，并且可以以阶梯结构形成在与存储单元阵列区域20相邻的连接区域25中。
参照图13、图21A和图21B，可以形成具有与第一下绝缘层115a的上表面共面的上表面的第二下绝缘层115b(在图21B中)。例如，形成第二下绝缘层115b(在图21B中)可以包括在具有第一下绝缘层115a和模制结构106的下结构50上形成绝缘层、以及平坦化该绝缘层直到暴露第一下绝缘层115a的上表面。第一下绝缘层115a和第二下绝缘层115b可以被包括在下绝缘层115中。
依次堆叠的中间绝缘层118和上绝缘层121可以在下绝缘层115上形成。依次堆叠的下绝缘层115、中间绝缘层118和上绝缘层121可以被包括在绝缘结构124中。
在该示例实施方式中，例如，上绝缘层121可以由与下绝缘层115的材料相同的材料形成，诸如硅氧化物。
在该示例实施方式中，中间绝缘层118可以由与下绝缘层115和上绝缘层121的材料以及层间绝缘层102的材料不同的材料形成。例如，中间绝缘层118可以由相对于下绝缘层115和上绝缘层121具有蚀刻选择性的材料形成。例如，下绝缘层115和上绝缘层121以及层间绝缘层102可以由硅氧化物形成，中间绝缘层118可以由硅氮化物形成。在示例实施方式中，中间绝缘层118的材料可以不限于硅氮化物，并且可以用相对于下绝缘层115和上绝缘层121以及层间绝缘层102具有蚀刻选择性的绝缘材料代替。
在该示例实施方式中，中间绝缘层118可以由与模制层104的材料不同的材料形成。例如，当模制层104由多晶硅形成或形成为非晶碳层时，中间绝缘层118可以由硅氮化物形成。例如，当模制层104由硅氮化物形成时，中间绝缘层118可以由不同于硅氮化物的绝缘材料形成。
可以形成穿透绝缘结构124和一部分模制结构106的绝缘图案127(在图21A中)。绝缘图案127(在图21A中)可以由硅氧化物形成。
参照图13、图22A和图22B，穿透模制结构106和绝缘结构124的垂直结构VS可以在下结构50上形成。
在该示例实施方式中，形成垂直结构VS可以包括形成穿透模制结构106和绝缘结构124的孔130、在孔130的侧壁上形成电介质结构138、在孔130的内壁上形成覆盖电介质结构138的衬层部分140L、形成部分地填充其中形成衬层部分140L的孔130的芯图案142、以及在芯图案142上形成连接到衬层部分140L的焊盘部分140P。衬层部分140L、在芯图案142的下表面和下结构50之间的部分及焊盘部分140P可以形成为半导体图案140。半导体图案140可以由多晶硅形成。
参照图13、图23A和图23B，可以执行离子注入工艺148。通过离子注入工艺148，半导体图案140的焊盘部分140P可以形成为第一掺杂区域140Pd，并且半导体图案140的衬层部分140L的一部分可以形成为第二掺杂区域140Ld。
在一示例实施方式中，第二掺杂区域140Ld的一部分可以与模制层104之中的至少最上面的模制层的侧表面相对。
在一示例实施方式中，第二掺杂区域140Ld的下端部分可以位于比绝缘图案127的底表面高的水平上。第二掺杂区域140Ld可以位于比模制层104之中的第二最上面的模制层高的水平上。
在一示例实施方式中，第一掺杂区域140Pd和第二掺杂区域140Ld以及绝缘结构124可以包括通过离子注入工艺148掺杂的第一元素。第一元素可以是元素周期表中的第VA族元素，例如磷(P)或砷(As)。第一掺杂区域140Pd和第二掺杂区域140Ld可以具有N型导电性。在一示例实施方式中，在绝缘结构124中，第一元素的掺杂分布可以在从半导体图案140的上表面和绝缘结构124的上表面起的第一深度Rp(在图7中)处具有最大浓度。第一深度Rp(在图7中)可以位于中间绝缘层118的上表面和下表面之间。因此，绝缘结构124中的第一元素可以在中间绝缘层118中具有最大浓度。第一元素通过离子注入工艺148(图23A和图23B)以最大浓度掺杂在其中的中间绝缘层118的材料可以相对于模制层104具有蚀刻选择性。
参照图13和图24，第一盖绝缘层150可以在绝缘结构124上形成。而且，可以形成穿透第一盖绝缘层150、绝缘结构124和模制结构106的分隔沟槽153。层间绝缘层102的侧表面、模制层104的侧表面和绝缘结构124的侧表面可以通过分隔沟槽153暴露。
参照图13、图25A和图25B，空的空间156可以通过使用蚀刻工艺选择性地去除模制层104而形成。层间绝缘层102、下绝缘层115、中间绝缘层118和上绝缘层121可以由相对于模制层104具有蚀刻选择性的材料形成，因此，在去除模制层104的同时，层间绝缘层102、下绝缘层115、中间绝缘层118和上绝缘层121可以保留。
参照图13、图26A和图26B，栅极层162可以在空的空间156(在图25A和图25B中)中形成。栅极层162可以包括依次堆叠的一个或多个下栅极层162L(例如，图26A中的多个下栅极层162L1、162L2和162L3)、多个中间栅极层162M以及一个或多个上栅极层162U(例如，图26A中的多个上栅极层162U1、162U2、162U3和162U4)。栅极层162和层间绝缘层102可以被包括在堆叠结构165中。
可以形成填充分隔沟槽153的分隔结构175。形成分隔结构175可以包括在分隔沟槽153的侧壁上形成间隔物层170以及形成填充分隔沟槽153的分隔芯图案173。第二盖绝缘层178可以在分隔结构175和第一盖绝缘层150上形成。依次穿透第一盖绝缘层150和第二盖绝缘层178以及绝缘结构124的接触孔181可以通过执行蚀刻工艺在连接区域25中形成。接触孔181可以暴露栅极层162。通过使用与第一盖绝缘层150和第二盖绝缘层178、上绝缘层121以及下绝缘层115的材料不同的材料形成中间绝缘层118，可以防止中间绝缘层118改变为易受蚀刻影响的特性，因为中间绝缘层118掺有第一元素。因此，在用于形成接触孔181的蚀刻工艺期间可以防止由过蚀刻掺有第一元素的中间绝缘层118而导致的接触孔181之间的间隙过度减小的缺陷或接触孔181彼此连接的缺陷。
返回参照图13、图14A至图14D，可以形成填充接触孔181的栅极接触插塞184。而且，可以形成穿透第一盖绝缘层150和第二盖绝缘层178并电连接到垂直结构VS的焊盘部分140P的位线接触插塞187。此外，位线190可以在位线接触插塞187上形成，并且栅极连接布线192可以在栅极接触插塞184上形成。
在下面的描述中，根据一示例实施方式的制造半导体器件的方法的一修改示例将参照图27描述。图27是示出沿着图13中的线IV-IV'截取的区域的剖视图。
参照图13和图27，包括交替地堆叠的层间绝缘层102和模制层104的模制结构106可以在下结构50上形成，第一下绝缘层115a和中间绝缘层118'可以在模制结构106上依次形成，并且中间绝缘层118'、第一下绝缘层115a和模制结构106可以被图案化，从而形成阶梯结构。因此，模制结构106的层间绝缘层102和模制层104可以交替地堆叠在存储单元阵列区域20中并可以以阶梯结构形成在与存储单元阵列区域20相邻的连接区域25中，并且第一下绝缘层115a和中间绝缘层118'可以自对准。可以形成具有与中间绝缘层118'的上表面共面的上表面的第二下绝缘层115b'。例如，形成第二下绝缘层115b'可以包括在具有第一下绝缘层115a、中间绝缘层118'和模制结构106的下结构50上形成绝缘层、以及平坦化该绝缘层直到暴露中间绝缘层118'的上表面。第一下绝缘层115a和第二下绝缘层115b'可以被包括在下绝缘层115中。可以形成图21A和图21B中的示例所示的上绝缘层121，并且可以执行参照图22A至图26B描述的工艺。因此，可以制造包括图15中的示例所示的绝缘结构124(在图15中)的半导体器件。
在下面的描述中，制造半导体器件的方法的一修改示例将参照图28和图29描述。图28和图29是示出沿着图13中的线I-I'截取的区域的剖视图。
参照图13和图28，该方法还可以包括在参照图24描述的形成分隔沟槽153之前，形成隔离至少绝缘结构124的中间绝缘层118的缓冲层151。例如，形成缓冲层151可以包括在如图24所示的示例中那样形成第一盖绝缘层150之后，形成依次穿透第一盖绝缘层150、上绝缘层121和中间绝缘层118并暴露第一下绝缘层115a的开口以及用缓冲材料层填充所述开口。在一示例实施方式中，缓冲层151可以由硅氧化物形成。
参照图13和图29，可以形成依次穿透缓冲层151、第一下绝缘层115a和模制结构106的分隔沟槽153。
在该示例实施方式中，缓冲层151可以形成在其中形成分隔沟槽153的位置，并且每个缓冲层151可以具有比每个分隔沟槽153的宽度大的宽度。缓冲层151可以通过分隔沟槽153彼此隔离，由分隔沟槽153隔开并保留的缓冲层151可以覆盖中间绝缘层118的侧表面。
模制层104可以如参照图25A和图25B所述通过蚀刻工艺被去除，并且可以形成空的空间156(在图25A和图25B中)。在通过蚀刻工艺去除模制层104期间，缓冲层151可以保护中间绝缘层118免受蚀刻工艺影响。当如上所述地形成缓冲层151时，用于形成中间绝缘层118的材料可以不限于任何特定的材料，并且可以变化。例如，中间绝缘层118可以由硅氧化物或硅氮化物形成。
参照图26A和图26B描述的栅极层162、分隔结构175和第二盖绝缘层178可以通过执行参照图26A和图26B描述的工艺依次形成。因此，可以制造参照图16描述的半导体器件。
在下面的描述中，制造半导体器件的方法的另一修改示例将参照图30描述。图30是示出沿着图13中的线I-I'截取的区域的剖视图。
参照图13和图30，在形成图24中的示例所示的分隔沟槽153之后，可以形成缓冲层154，缓冲层154覆盖绝缘结构124的上部区域并覆盖绝缘结构124的中间绝缘层118的由分隔沟槽153暴露的侧表面。缓冲层154可以使用其台阶覆盖特性不好的沉积工艺而形成。因此，在形成缓冲层154之后，中间绝缘层118的侧表面可以由缓冲层154覆盖，但是模制层104可以由分隔沟槽153暴露。
模制层104可以如参照图25A和图25B所述通过蚀刻工艺被去除，并且可以形成空的空间156(在图25A和图25B中)。在通过蚀刻工艺去除模制层104期间，缓冲层154可以保护中间绝缘层118免受蚀刻工艺影响。
参照图26A和图26B描述的栅极层162可以通过执行参照图26A和图26B描述的工艺而形成。
在一示例实施方式中，在形成栅极层162之后，缓冲层154可以被去除，并且可以依次形成参照图26A和图26B描述的分隔结构175和第二盖绝缘层178。因此，可以制造参照图13和图14A至图14D描述的半导体器件。
在另一示例实施方式中，在形成栅极层162之后，在保留缓冲层154的位于分隔沟槽153中的部分的同时，可以依次形成参照图26A和图26B描述的分隔结构175和第二盖绝缘层178。因此，可以制造参照图17描述的半导体器件。
在参照图1至图30描述的前述示例实施方式中，通过设置围绕垂直结构VS的掺杂区域140Ld和140Pd的中间绝缘层118，可以防止位于比堆叠结构165高的水平上的垂直结构VS之间发生的缺陷。例如，通过如上所述的用于形成垂直结构VS的掺杂区域140Ld和140Pd的离子注入工艺148(在图23A和图23B中)，绝缘结构124可以包括第一元素，投影射程(projected range)或第一元素在此具有最高浓度的第一深度(Rp)可以形成在绝缘结构124中的中间绝缘层118中。通过将绝缘结构124构造为包括如上所述依次堆叠的下绝缘层115、中间绝缘层118和上绝缘层121，并且通过使用与下绝缘层115和上绝缘层121的材料不同的材料形成中间绝缘层118，可以防止在半导体工艺期间可能发生的缺陷。例如，如在参照图25A和图25B描述的前述示例实施方式中那样，因为通过离子注入工艺148(在图23A和图23B中)掺有第一元素的中间绝缘层118的材料可以相对于模制层104具有蚀刻选择性，所以在通过去除模制层104形成空的空间156(在图25A和图25B中)期间，通过离子注入工艺148(在图23A和图23B中)掺有第一元素的中间绝缘层118可以保留而不被蚀刻或损坏。因此，包括中间绝缘层118的绝缘结构124可以防止缺陷在彼此相邻的垂直结构VS的掺杂区域140Ld和140Pd之间发生。
在前述示例实施方式中，可以防止在用于形成接触孔181(在图26A和图26B中)的蚀刻工艺期间发生的缺陷，该接触孔181用于形成电连接到堆叠结构165的栅极层162的栅极接触插塞184。例如，栅极接触插塞184之间的间隙可以由于高密度而变窄，在用于形成接触孔181(在图26A和26B中)的蚀刻工艺期间，通过离子注入工艺148(在图23A和图23B中)掺有第一元素的中间绝缘层118可以保留而不被蚀刻或损坏。因此，包括中间绝缘层118的绝缘结构124可以防止诸如电短路、电流泄漏等的缺陷在形成于接触孔181(在图26A和图26B中)中的栅极接触插塞184之间发生。
因此，根据前述示例实施方式，可以提供包括依次堆叠的堆叠结构和绝缘结构以及穿透堆叠结构和绝缘结构的垂直结构的半导体器件。绝缘结构可以包括依次堆叠的下绝缘层、中间绝缘层和上绝缘层。中间绝缘层可以防止缺陷在垂直结构的位于比堆叠结构高的水平上的部分之间发生。
尽管上面已经示出和描述了示例实施方式，但是对本领域技术人员将明显的是，可以在不脱离如由所附权利要求限定的本申请的范围的情况下作出修改和变化。
本申请要求于2019年4月1日在韩国知识产权局提交的韩国专利申请第10-2019-0037916号的优先权权益，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
堆叠结构；
下结构，其中所述堆叠结构设置在所述下结构上；
绝缘结构，设置在所述堆叠结构上；以及
垂直结构，在垂直于所述下结构的上表面的方向上延伸，其中所述垂直结构包括与所述堆叠结构的侧表面相对并且与所述绝缘结构的侧表面相对的侧表面，
其中所述堆叠结构的至少一部分包括多个层间绝缘层和多个栅极层，其中所述多个层间绝缘层和所述多个栅极层交替地堆叠，
其中所述绝缘结构包括下绝缘层、中间绝缘层和上绝缘层，
其中所述中间绝缘层设置在所述下绝缘层上，
其中所述上绝缘层设置在所述中间绝缘层上，以及其中所述中间绝缘层表现出蚀刻选择性。
2.根据权利要求1所述的半导体器件，其中所述中间绝缘层的材料不同于所述下绝缘层的材料和所述上绝缘层的材料，以及
其中所述中间绝缘层包括掺杂剂，
其中所述掺杂剂包括元素周期表的第VA族元素，以及
其中所述中间绝缘层相对于所述上绝缘层表现出所述蚀刻选择性。
3.根据权利要求1所述的半导体器件，其中所述中间绝缘层的厚度大于所述多个层间绝缘层中的每个的厚度。
4.根据权利要求1所述的半导体器件，其中所述中间绝缘层的厚度大于所述多个栅极层中的每个的厚度。
5.根据权利要求1所述的半导体器件，
其中所述堆叠结构设置在存储单元阵列区域中并且至少部分地延伸到与所述存储单元阵列区域相邻的连接区域中，
其中所述多个栅极层包括多个焊盘区域，其中所述多个焊盘区域以阶梯形式布置在所述连接区域中，
其中所述下绝缘层包括第一下绝缘层和第二下绝缘层，其中所述第二下绝缘层与所述第一下绝缘层相邻设置，
其中所述多个栅极层包括最上面的栅极层，
其中所述第一下绝缘层与所述最上面的栅极层重叠，以及
其中所述第二下绝缘层与所述焊盘区域重叠。
6.根据权利要求5所述的半导体器件，其中所述第一下绝缘层的厚度大于所述多个层间绝缘层中的每个的厚度。
7.根据权利要求5所述的半导体器件，其中所述第一下绝缘层的厚度大于所述多个栅极层中的每个的厚度。
8.根据权利要求5所述的半导体器件，其中所述第一下绝缘层和所述第二下绝缘层设置在所述中间绝缘层之下。
9.根据权利要求5所述的半导体器件，
其中所述中间绝缘层设置在所述第一下绝缘层和所述上绝缘层之间，以及
其中所述上绝缘层与所述第二下绝缘层接触。
10.根据权利要求1所述的半导体器件，
其中所述垂直结构包括芯图案和半导体图案，
其中所述半导体图案包括围绕所述芯图案的侧表面的衬层部分和设置在所述芯图案上的焊盘部分，以及
其中所述焊盘部分的侧表面与所述绝缘结构的所述侧表面相对。
11.根据权利要求10所述的半导体器件，其中所述焊盘部分的至少一部分位于与所述中间绝缘层的至少一部分相同的水平上。
12.根据权利要求10所述的半导体器件，其中所述中间绝缘层位于比所述焊盘部分低的水平上。
13.根据权利要求10所述的半导体器件，
其中所述半导体图案包括沟道区域和掺杂区域，其中所述掺杂区域设置在所述沟道区域上，以及
其中所述掺杂区域由所述焊盘部分和所述衬层部分的上部分构成。
14.根据权利要求13所述的半导体器件，
其中所述掺杂区域和所述绝缘结构包括被掺入的第一元素，以及
其中所述中间绝缘层中的所述第一元素的掺杂浓度高于所述上绝缘层和所述下绝缘层中的所述第一元素的掺杂浓度。
15.一种半导体器件，包括：
堆叠结构；
下结构，其中所述堆叠结构设置在所述下结构上；
绝缘结构，设置在所述堆叠结构上；
垂直结构，在垂直于所述下结构的上表面的方向上延伸，其中所述垂直结构穿透所述堆叠结构并且穿透所述绝缘结构；
盖绝缘层，其中所述盖绝缘层设置在所述绝缘结构上并且在所述垂直结构上；以及
分隔结构，其中所述分隔结构在垂直于所述下结构的所述上表面的所述方向上延伸，以及其中所述分隔结构穿透所述堆叠结构、穿透所述绝缘结构并且穿透所述盖绝缘层，
其中所述绝缘结构包括下绝缘层、中间绝缘层和上绝缘层，
其中所述中间绝缘层设置在所述下绝缘层上，
其中所述上绝缘层设置在所述中间绝缘层上，以及
其中所述中间绝缘层表现出蚀刻选择性。
16.根据权利要求15所述的半导体器件，
其中所述堆叠结构的至少一部分包括多个栅极层和多个层间绝缘层，其中所述多个层间绝缘层和所述多个栅极层交替地堆叠，
其中所述中间绝缘层的材料不同于所述下绝缘层的材料、所述上绝缘层的材料和所述层间绝缘层的材料，
其中所述中间绝缘层包括掺杂剂，
其中所述掺杂剂包括元素周期表的第VA族元素，以及
其中所述中间绝缘层相对于所述上绝缘层表现出所述蚀刻选择性。
17.根据权利要求16所述的半导体器件，其中所述多个层间绝缘层中的每个的厚度小于所述下绝缘层的厚度和所述中间绝缘层的厚度。
18.根据权利要求16所述的半导体器件，还包括：
缓冲层，设置在所述堆叠结构上并且设置在所述分隔结构和所述中间绝缘层之间。
19.一种半导体器件，包括：
堆叠结构；
下结构，其中所述堆叠结构设置在所述下结构上；
绝缘结构，设置在所述堆叠结构上；
垂直结构，在垂直于所述下结构的上表面的方向上延伸，其中所述垂直结构穿透所述堆叠结构并且穿透所述绝缘结构；
盖绝缘层，其中所述盖绝缘层设置在所述绝缘结构上并且在所述垂直结构上；以及
接触插塞，其中所述接触插塞穿透所述盖绝缘层并且穿透所述绝缘结构，
其中所述绝缘结构包括下绝缘层、中间绝缘层和上绝缘层，
其中所述中间绝缘层设置在所述下绝缘层上，
其中所述上绝缘层设置在所述中间绝缘层上，以及
其中所述中间绝缘层表现出蚀刻选择性。
20.根据权利要求19所述的半导体器件，
其中所述堆叠结构包括层间绝缘层和栅极层，
其中所述接触插塞电连接到所述栅极层的焊盘区域，
其中所述中间绝缘层的材料不同于所述下绝缘层的材料和所述上绝缘层的材料，以及
其中所述中间绝缘层包括掺杂剂，
其中所述掺杂剂包括元素周期表的第VA族元素，以及
其中所述中间绝缘层相对于所述上绝缘层表现出所述蚀刻选择性。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021144997A (ja) * 2020-03-10 2021-09-24 キオクシア株式会社 半導体装置およびその製造方法
KR20220019901A (ko) * 2020-08-10 2022-02-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
JP2022146815A (ja) * 2021-03-22 2022-10-05 キオクシア株式会社 半導体記憶装置及びその製造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120131688A (ko) 2011-05-26 2012-12-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101868799B1 (ko) 2011-05-26 2018-06-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101263182B1 (ko) 2012-06-29 2013-05-10 한양대학교 산학협력단 비휘발성 메모리 소자, 제조방법 및 이를 이용한 메모리 시스템
KR102190350B1 (ko) * 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20160061174A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9711524B2 (en) * 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
US10181476B2 (en) * 2015-03-31 2019-01-15 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods for manufacturing the same
KR102523139B1 (ko) * 2015-11-25 2023-04-20 삼성전자주식회사 반도체 메모리 소자
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US11049867B2 (en) * 2016-03-18 2021-06-29 Toshiba Memory Corporation Semiconductor memory device including an asymmetrical memory core region
US9786681B1 (en) 2016-04-01 2017-10-10 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
KR20180006817A (ko) * 2016-07-11 2018-01-19 삼성전자주식회사 수직형 메모리 장치
US10529620B2 (en) * 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
KR20180098757A (ko) * 2017-02-27 2018-09-05 삼성전자주식회사 수직형 메모리 장치
KR102342853B1 (ko) * 2017-07-21 2021-12-23 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102471273B1 (ko) * 2017-08-22 2022-11-28 삼성전자주식회사 적층 구조체와 트렌치들을 갖는 반도체 소자
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US10490503B2 (en) 2018-03-27 2019-11-26 Intel Corporation Power-delivery methods for embedded multi-die interconnect bridges and methods of assembling same
KR102612021B1 (ko) * 2018-04-03 2023-12-11 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019212689A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
US11121149B2 (en) * 2018-08-08 2021-09-14 Sandisk Technologies Llc Three-dimensional memory device containing direct contact drain-select-level semiconductor channel portions and methods of making the same
US10748925B1 (en) * 2019-02-05 2020-08-18 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores
US10964715B2 (en) * 2019-02-05 2021-03-30 Sandisk Technologies Llc Three-dimensional memory device containing channels with laterally pegged dielectric cores

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