KR20180006817A - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 적층된 게이트 전극들, 상기 기판의 셀 영역 상에 상기 수직 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장된 제1 하부 콘택 플러그, 상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장되고 상기 제1 하부 콘택 플러그에 인접한 제2 하부 콘택 플러그, 및 상기 제1 하부 콘택 플러그에 전기적으로 연결되어 이에 신호를 인가하는 제1 상부 배선을 포함할 수 있으며, 상기 제2 하부 콘택 플러그는 신호를 인가하는 상부 배선에 전기적으로 연결되지 않을 수 있다

Description

수직형 메모리 장치 {VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 콘택 플러그를 갖는 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치에서 주변 회로 영역에 형성되는 콘택 플러그는 일정한 밀도로 형성되지 않으며, 이에 따라 상대적으로 낮은 밀도로 형성되는 콘택 플러그의 경우, 기판이나 게이트 구조물에 접촉하지 못하도록 형성되거나 혹은 원하는 크기보다 작은 크기로 형성되어 전기적 불량이 발생할 수 있다.
본 발명의 과제는 우수한 전기적 특성을 갖는 콘택 플러그를 포함하는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 적층된 게이트 전극들, 상기 기판의 셀 영역 상에 상기 수직 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장된 제1 하부 콘택 플러그, 상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장되고 상기 제1 하부 콘택 플러그에 인접한 제2 하부 콘택 플러그, 및 상기 제1 하부 콘택 플러그에 전기적으로 연결되어 이에 신호를 인가하는 제1 상부 배선을 포함할 수 있으며, 상기 제2 하부 콘택 플러그는 신호를 인가하는 상부 배선에 전기적으로 연결되지 않을 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 적층된 복수의 게이트 전극들, 상기 기판의 셀 영역 상에 상기 수직 방향을 따라 연장되어 상기 복수의 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 각각 연장된 복수의 제1 하부 콘택 플러그들, 상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장되고 상기 복수의 제1 하부 콘택 플러그들 중 일부에 인접한 적어도 하나 이상의 제2 하부 콘택 플러그, 상기 복수의 제1 하부 콘택 플러그들 상면에 각각 접촉하는 복수의 제1 상부 콘택 플러그들, 및 상기 복수의 제1 상부 콘택 플러그들 상면에 접촉하는 복수의 제1 상부 배선들을 포함할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 공정에서, 기판의 주변 회로 영역 상에 상대적으로 낮은 밀도로 형성되는 하부 콘택 플러그가 원하는 크기를 가지면서 또한 목적하는 하부 구조물과 잘 접촉할 수 있도록, 상기 하부 콘택 플러그에 인접하도록 적어도 하나 이상의 하부 콘택 플러그를 추가로 형성할 수 있다. 이에 따라, 상기 하부 콘택 플러그를 포함하는 상기 수직형 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
도 1 내지 도 34는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 36 및 도 37은 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 38 및 도 39는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 40 및 도 41은 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 42 내지 도 44는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 45 및 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 47은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 48은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치에 대하여 상세하게 설명한다.
도 1 내지 도 34는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1-2, 5, 8, 10, 13, 18, 20, 22, 25, 28 및 31은 평면도들이고, 도 3-4, 6-7, 9, 11-12, 14-17, 19, 21, 23-24, 26-27, 29-30 및 32-34는 단면도들이다.
도 1을 제외한 나머지 모든 도면들은 도 1의 X 영역에 대한 도면들이다. 도 3, 23, 26, 29 및 32는 대응하는 각 평면도들의 A-A’선을 따라 절단한 단면도들이고, 도 4, 6, 7, 16, 19, 24, 27, 30 및 33은 대응하는 각 평면도들의 B-B’선을 따라 절단한 단면도들이며, 도 9, 11, 12, 14, 15, 17, 18 및 34는 대응하는 각 평면도들의 C-C’선을 따라 절단한 단면도들이다. 한편, 도 12는 도 11의 Y 영역에 대한 확대 단면도이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1을 먼저 참조하면, 기판(100)은 제1 내지 제4 영역들(I, II, III, IV)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 내지 제4 영역들(I, II, III, IV)은 각각 셀 영역, 주변 회로 영역, 행 디코더 영역, 및 페이지 버퍼 영역일 수 있다. 즉, 제1 영역(I)에는 메모리 셀들이 형성될 수 있고, 제2 영역(II)에는 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 형성될 수 있으며, 제3 영역(III)에는 행 디코더(X-decoder)가 형성될 수 있고, 제4 영역(IV)에는 페이지 버퍼(page buffer) 및 열 디코더(Y-decoder)가 형성될 수 있다. 한편, 제3 및 제4 영역들(III, IV)은 함께 코어(core) 영역으로 지칭될 수 있으며, 상기 코어 영역 및 상기 주변 회로 영역은 함께 주변 영역으로 지칭될 수 있다.
이하에서는, 기판(100)의 제1 내지 제3 영역들(I, II, III)의 각 일부들을 포함하는 X 영역에 대해서만 설명하며, 각 도면들에서 상기 X 영역의 제3 영역(III) 부분은 생략된다.
도 2 및 도 3을 참조하면, 기판(100)의 제2 영역(II) 상에 제1 게이트 구조물(140) 및 제1 내지 제4 불순물 영역들(102, 104, 106, 108)을 형성할 수 있다.
기판(100)의 제2 영역(II)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 제1 액티브 영역(105)으로 분리될 수 있다. 소자 분리 패턴(110)은 에스티아이(Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 액티브 영역(105)은 상기 제3 방향으로 연장될 수 있다. 비록 도면 상에서는 제1 액티브 영역(105)이 하나만 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 제2 방향을 따라 복수 개로 형성될 수도 있다. 또한, 제1 액티브 영역(105)의 형상도 특별히 한정되지는 않으며, 예를 들어, 상기 제2 방향으로 연장되거나 혹은 상면에서 보았을 때 사각 형상을 가질 수도 있다.
제1 게이트 구조물(140)은 기판(100) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 적층하고 이들을 패터닝함으로써 형성될 수 있다. 이에 따라, 제1 게이트 구조물(140)은 순차적으로 적층된 제1 게이트 절연 패턴(120) 및 제1 게이트 전극 패턴(130)을 포함할 수 있다. 도시하지는 않았으나, 제1 게이트 구조물(140)의 양 측벽에는 게이트 스페이서가 더 형성될 수도 있다.
제1 및 제2 불순물 영역들(102, 104)은 제1 게이트 구조물(140)에 인접하는 제1 액티브 영역(105) 상부에 형성될 수 있다. 제3 불순물 영역(106)은 서로 인접하도록 제1 액티브 영역(105) 상부에 복수 개로 형성될 수 있으며, 도면 상에서는 예시적으로 2개의 제3 불순물 영역들(106)이 도시되어 있다. 제4 불순물 영역(108)은 제1 내지 제3 불순물 영역들(102, 104, 106)로부터 멀리 떨어진 제1 액티브 영역(105) 상부에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 불순물 영역들(102, 104, 106, 108)은 n형 불순물 혹은 p형 불순물이 도핑될 수 있으며, 제1 내지 제4 불순물 영역들(102, 104, 106, 108)에 도핑되는 불순물들은 서로 동일한 도전형 혹은 서로 다른 도전형을 가질 수 있다.
도 4를 참조하면, 먼저 제1 게이트 구조물(140)을 커버하는 제1 층간 절연막(160)을 기판(100)의 제2 영역(II) 상에 형성한다.
제1 층간 절연막(160)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
이후, 기판(100)의 제1 영역(I) 및 제1 층간 절연막(160) 상에 절연막(210) 및 희생막(220)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 절연막들(210) 및 복수의 희생막들(220)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 4에는 예시적으로, 8개 층의 절연막들(210) 및 7개 층의 희생막들(220)이 교대로 형성된 것이 도시되어 있으나, 절연막(210) 및 희생막(220)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
절연막(210) 및 희생막(220)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다.
절연막(210)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다. 희생막(220)은 절연막(210)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 5 및 도 6을 참조하면, 최상층에 형성된 절연막(210)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(210) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(210) 및 그 하부의 최상층 희생막(220)을 식각한다. 이에 따라, 최상층 희생막(220) 하부에 형성된 절연막(210)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 이를 식각 마스크로 사용하여 최상층 절연막(210), 최상층 희생막(220), 상기 노출된 절연막(210), 및 그 하부의 희생막(220)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 순차적으로 적층된 희생 패턴(225) 및 절연 패턴(215)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 구조물이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 계단 구조물에 포함된 계단들은 하층에서 상층으로 갈수록 일정한 비율로 감소하는 면적을 가질 수 있다.
도 7을 참조하면, 상기 계단 구조물을 커버하는 제2 층간 절연막을 기판(100) 상에 형성하고, 최상층의 절연 패턴(215)의 상면이 노출될 때까지 상기 제2 층간 절연막을 평탄화함으로써, 상기 계단 구조물의 측벽을 커버하는 제2 층간 절연 패턴(230)을 형성할 수 있다.
상기 제2 층간 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제2 층간 절연 패턴(230)은 절연 패턴(215)과 병합될 수도 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
이후, 상기 계단 구조물의 상면 및 제2 층간 절연 패턴(230)의 상면에 제3 층간 절연막(240)을 형성할 수 있다.
제3 층간 절연막(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 제2 층간 절연 패턴(230) 및/또는 최상층의 절연 패턴(215)에 병합될 수도 있다.
도 8 및 도 9를 참조하면, 제3 층간 절연막(240) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 층간 절연막(240), 절연 패턴들(215) 및 희생 패턴들(225)을 식각함으로써, 이들을 관통하여 기판(100)의 제1 영역(I) 상면을 부분적으로 노출시키는 채널 홀(hole)(250)을 형성할 수 있다.
채널 홀(250)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널 홀들을 포함하는 제1 채널 홀 열(hole column)(250a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널 홀들을 포함하면서 상기 제3 방향으로 제1 채널 홀 열(250a)과 일정한 간격으로 이격된 제2 채널 홀 열(250b)을 포함할 수 있다. 이때, 상기 제1 채널 홀들은 상기 제2 채널 홀들로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 채널 홀들은 전체적으로 상기 제2 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 상기 제1 및 제2 채널 홀들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널 홀들(250)이 배열될 수 있다.
한편, 상기 제1 및 제2 채널 홀 열들(250a, 250b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 제1 및 제2 채널 홀 열들(250a, 250b)이 교대로 2번씩 배열되어 총 4개의 채널 홀 열들을 포함하는 하나의 채널 홀 그룹(channel hole group)을 형성할 수 있다.
이하에서는, 상기 각 채널 홀 그룹들 내에 배열된 4개의 채널 홀 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들(250a, 250b, 250c, 250d)로 지칭하기로 한다. 즉, 도 8에는 상기 제3 방향을 따라 서로 이격된 2개의 채널 홀 그룹들이 도시되어 있으며, 상기 각 채널 홀 그룹들은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 홀 열들(250a, 250b, 250c, 250d)을 포함하고 있다.
다만, 상기 각 채널 홀 그룹들이 포함하는 상기 채널 홀 열들의 개수는 위에 한정되지 않을 수 있다.
한편, 채널 홀(250)은 상면에서 보았을 때, 원형으로 형성될 수 있으나 반드시 이에 한정되지는 않으며, 예를 들어, 타원 형상, 직사각 형상 등으로 형성될 수도 있다.
도 10 내지 도 12를 참조하면, 먼저 상기 제1 마스크를 제거한 후, 채널 홀(250)을 부분적으로 채우는 반도체 패턴(260)을 형성할 수 있다.
구체적으로, 채널 홀(250)에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀(250)을 부분적으로 채우는 반도체 패턴(260)을 형성할 수 있다. 이에 따라, 반도체 패턴(260)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다.
이와는 달리, 채널 홀(250)을 채우는 비정질 실리콘 막을 형성한 후, 상기 비정질 실리콘 막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(260)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(260)은 그 상면이 절연 패턴들(215) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 절연 패턴(215)의 상면과 저면 사이에 위치하도록 형성될 수 있다.
반도체 패턴(260)은 후속하여 형성되는 채널(310)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다.
이후, 채널 홀들(250)의 측벽, 반도체 패턴(260)의 상면, 및 제3 층간 절연막(240)의 상면에 제1 블로킹막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 채널 홀들(250)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹막을 식각함으로써, 반도체 패턴(260) 및 채널 홀들(250)의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연 패턴(290), 전하 저장 패턴(280) 및 제1 블로킹 패턴(270)을 각각 형성할 수 있다. 이때, 반도체 패턴(260)의 상부도 부분적으로 함께 제거될 수 있다. 한편, 터널 절연 패턴(290), 전하 저장 패턴(280) 및 제1 블로킹 패턴(270)은 전하 저장 구조물(300)을 형성할 수 있다.
상기 제1 블로킹막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 상기 전하 저장막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있으며, 상기 터널 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 상기 제1 스페이서 막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(260), 터널 절연 패턴(290), 및 제3 층간 절연막(240) 상에 채널막을 형성하고, 채널 홀들(250)의 나머지 부분을 충분히 채우는 충전막을 상기 채널막 상에 형성한다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 채널막이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 충전막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 제3 층간 절연막(240)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(250)의 나머지 부분을 채우는 충전 패턴(320)을 형성할 수 있으며, 상기 채널막은 채널(310)로 변환될 수 있다.
이에 따라, 각 채널 홀들(250) 내 반도체 패턴(260) 상에는 전하 저장 구조물(300), 채널(310) 및 충전 패턴(320)이 순차적으로 적층될 수 있다. 이때, 전하 저장 구조물(300)은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(310)은 컵 형상으로 형성될 수 있으며, 충전 패턴(320)은 필라(pillar) 형상으로 형성될 수 있다.
채널(310)이 형성되는 채널 홀들(250)이 제1 내지 제4 채널 홀 열들(250a, 250b, 250c, 250d)을 포함하는 상기 채널 홀 그룹을 정의할 수 있으며, 또한 이들이 상기 채널 홀 어레이를 정의함에 따라, 채널(310) 역시 이에 대응하여 채널 그룹, 및 채널 어레이를 정의할 수 있다.
이후, 충전 패턴(320), 채널(310), 및 전하 저장 구조물(300)로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(330)을 형성할 수 있다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 캐핑막을 상기 제1 구조물 및 제3 층간 절연막(240) 상에 형성하고, 제3 층간 절연막(240)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화하여 캐핑 패턴(330)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 캐핑막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 상기 캐핑막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수도 있다.
한편, 각 채널 홀들(250) 내부에 형성되는 상기 제1 구조물, 반도체 패턴(260) 및 캐핑 패턴(330)은 제2 구조물을 정의할 수 있다.
도 13 및 도 14를 참조하면, 제3 층간 절연막(240) 및 캐핑 패턴(330) 상에 제4 층간 절연막(340)을 형성한다. 제4 층간 절연막(340) 상에 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 및 제4 층간 절연막들(240, 340), 절연 패턴들(215) 및 희생 패턴들(225)을 관통하는 개구(350)를 형성하여 기판(100) 상면을 노출시킨다. 제4 층간 절연막(340)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 개구(350)는 기판(100)의 제1 영역(I) 상에서 상기 채널 그룹들 사이에 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 이에 따라 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 인접하는 2개의 개구들(350) 사이에는 각각이 4개의 채널 열들을 포함하는 1개의 채널 그룹이 형성될 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 각 채널 그룹들이 포함하는 상기 채널 열들의 개수에 따라서, 인접하는 2개의 개구들(350) 사이에 형성되는 상기 채널 열들의 개수도 달라질 수 있다.
상기 제2 마스크를 제거한 후, 개구(350)에 의해 노출된 희생 패턴들(225)을 제거하여, 각 층의 절연 패턴들(215) 사이에 갭(360)을 형성할 수 있으며, 갭(360)에 의해 제1 블로킹 패턴(270)의 외측벽 일부 및 반도체 패턴(260)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 개구(350)에 의해 노출된 희생 패턴들(225)을 제거할 수 있다.
도 15를 참조하면, 노출된 제1 블로킹 패턴(270)의 외측벽, 노출된 반도체 패턴(260)의 측벽, 갭(360)의 내벽, 절연 패턴들(215)의 표면, 노출된 기판(100) 상면, 및 제4 층간 절연막(340)의 상면에 제2 블로킹막(370)을 형성하고, 제2 블로킹 막(370) 상에 게이트 배리어막(380)을 형성한 후, 갭(360)의 나머지 부분을 충분히 채우는 게이트 도전막(390)을 게이트 배리어막(380) 상에 형성한다.
제2 블로킹 막(370)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있다. 게이트 도전막(390)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함하도록 형성될 수 있다. 게이트 배리어막(380)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 게이트 배리어막(380)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
도 16 및 도 17을 참조하면, 게이트 도전막(390) 및 게이트 배리어막(380)을 부분적으로 제거하여, 갭(360) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(390) 및 게이트 배리어막(380)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 각 복수 개의 게이트 전극들은 개구(350)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
상기 게이트 전극 중에서 상기 제2 방향으로의 각 말단 부분은 패드(pad)로 지칭될 수도 있다. 즉, 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 적층될 수 있으며, 또한 각 게이트 전극들은 기판(100)의 제1 영역(I) 상에서 상기 제2 방향으로 연장될 수 있다. 이때, 상기 게이트 전극들의 상기 제2 방향으로의 길이는 상부로 갈수록 점차 작아질 수 있으며, 이에 따라 이들은 전체적으로 계단 형상을 가질 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(403, 405, 407)을 포함할 수 있다. 이때, 제1 게이트 전극(403)은 그라운드 선택 라인(Ground Selection Line: GSL) 역할을 수행할 수 있고, 제2 게이트 전극(405)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(407)은 스트링 선택 라인(String Selection Line: SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(403, 405, 407)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(403, 405) 사이 및/또는 제2 및 제3 게이트 전극들(405, 407) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(403)은 최하층에 형성되고, 제3 게이트 전극(407)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(405)은 제1 게이트 전극(403) 및 제3 게이트 전극(407) 사이에서 짝수 개의 층들에 형성될 수 있다. 이에 따라, 제1 게이트 전극(403)은 반도체 패턴(260)에 인접하여 형성될 수 있고, 각 제2 및 제3 게이트 전극들(405, 407)은 채널(310)에 인접하여 형성될 수 있다.
제1 게이트 전극(403)은 제1 게이트 도전 패턴(393) 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴(383)을 포함할 수 있고, 제2 게이트 전극(405)은 제2 게이트 도전 패턴(395) 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴(385)을 포함할 수 있으며, 제3 게이트 전극(407)은 제3 게이트 도전 패턴(397) 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴(387)을 포함할 수 있다.
한편, 도 17에서는 제2 블로킹 막(370)은 제거되지 않고 상기 제1 방향으로 연장되는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제2 블로킹 막(370) 역시 부분적으로 제거되어, 예를 들어, 각 갭들(360)의 내벽 상에만 형성된 제2 블로킹 패턴을 형성할 수도 있다.
도 18 및 도 19를 참조하면, 개구(350)에 의해 노출된 기판(100) 상부에 불순물을 주입하여 제5 불순물 영역(410)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 개구(350)에 의해 노출된 기판(100) 상면, 개구(350)의 측벽, 및 제4 층간 절연막(340) 상면에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 개구(350)의 측벽 상에 제2 스페이서(420)를 형성할 수 있다. 이에 따라 기판(100) 상부에 형성된 제5 불순물 영역(410)의 일부가 노출될 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 노출된 제5 불순물 영역(410) 상에 개구(350)의 나머지 부분을 채우는 공통 소스 라인(Common Source Line: CSL)(430)을 형성할 수 있다.
예시적인 실시예들에 따르면, 개구(350)을 채우는 제2 도전막을 노출된 제5 불순물 영역(410) 상면, 제2 스페이서(420) 및 제4 층간 절연막(340) 상에 형성한 후, 제4 층간 절연막(340)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화함으로써, 공통 소스 라인(CSL)(430)을 형성할 수 있다. 이때, 제4 층간 절연막(340) 상면에 형성된 제2 블로킹 막(370) 부분도 함께 제거될 수 있다. 상기 제2 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
공통 소스 라인(CSL)(430)은 개구(350) 내에 형성되어 하부의 제5 불순물 영역(410) 상면에 접촉할 수 있다.
도 20 및 도 21을 참조하면, 제4 층간 절연막(340), 공통 소스 라인(CSL)(430), 제2 스페이서(420) 및 제2 블로킹 막(370) 상에 제5 층간 절연막(440)을 형성한 후, 제3 내지 제5 층간 절연막들(240, 340, 440), 제2 층간 절연 패턴(230), 절연 패턴(215), 제2 블로킹 막(370), 및 게이트 배리어 패턴들(383, 385, 387)을 관통하여 게이트 도전 패턴들(393, 395, 397)의 상면에 각각 접촉하는 제1 하부 콘택 플러그들(450)을 형성할 수 있다.
제5 층간 절연막(440)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 하부의 제4 층간 절연막(340)에 병합될 수도 있다. 제1 하부 콘택 플러그들(450)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
제1 하부 콘택 플러그들(450)은 제3 내지 제5 층간 절연막들(240, 340, 440), 제2 층간 절연 패턴(230), 절연 패턴(215), 제2 블로킹 막(370), 및 게이트 배리어 패턴들(383, 385, 387)을 관통하여 게이트 도전 패턴들(393, 395, 397)의 상면을 각각 노출시키는 제1 콘택 홀들(도시하지 않음)을 형성하고, 이를 채우는 도전막을 노출된 게이트 도전 패턴들(393, 395, 397)의 상면 및 제5 층간 절연막(440) 상면에 형성한 후, 상기 제5 층간 절연막(440) 상면이 노출될 때까지 평탄화 공정을 수행함으로써 형성될 수 있다.
이때, 각 제1 하부 콘택 플러그들(450)은 상기 계단 형상의 각 패드들 상에 형성될 수 있다. 즉, 각 제1 하부 콘택 플러그들(450)은 상층 패드들에 의해 커버되지 않는 각 패드들 부분 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 하부 콘택 플러그들(450)은 도면에 도시된 바와 같이 상부에서 보았을 때, 상기 각 채널 그룹들 내에서 상기 제2 방향을 따라 지그재그 형상으로 형성될 수 있다. 이와는 달리, 제1 하부 콘택 플러그들(450)은 상기 각 채널 그룹들 내에서 일 직선 상에 배열되도록 형성될 수도 있다.
도 22 내지 도 24를 참조하면, 제5 층간 절연막(440), 및 제1 하부 콘택 플러그들(450) 상에 제6 층간 절연막(460)을 형성하고, 제6 층간 절연막(460) 상에 제3 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 내지 제6 층간 절연막들(240, 340, 440, 460), 제2 층간 절연 패턴(230) 및 제1 층간 절연막(160)을 식각함으로써 이들을 관통하는 제2 내지 제6 콘택 홀들(492, 494, 496, 498, 500)을 기판(100)의 제2 영역(II) 상에 형성한다. 제6 층간 절연막(460)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 하부의 제5 층간 절연막(440)에 병합될 수도 있다.
예시적인 실시예들에 있어서, 제2 콘택 홀(492)은 제1 게이트 구조물(140) 상면을 노출시킬 수 있고, 제3 콘택 홀(494)은 제1 게이트 구조물(140)에 인접한 제1 및 제2 불순물 영역들(102, 104) 상면을 노출시킬 수 있으며, 제4 콘택 홀(496)은 제3 불순물 영역(106) 상면을 노출시킬 수 있고, 제5 콘택 홀(498)은 제4 불순물 영역(108) 상면을 노출시킬 수 있으며, 제6 콘택 홀(500)은 제1 액티브 영역(105)의 제4 불순물 영역(108)에 인접한 부분을 노출시킬 수 있다.
제2 및 제3 콘택 홀들(492, 494)은 서로 인접하여 복수 개로 형성될 수 있고, 제4 콘택 홀(496) 역시 서로 인접하도록 복수 개로 형성될 수 있으나, 제5 콘택 홀(498)은 제2 내지 제4 콘택 홀들(492, 494, 496)로부터 상대적으로 멀리 떨어져 형성될 수 있다.
하지만, 예시적인 실시예들에 있어서, 제6 콘택 홀(500)이 제5 콘택 홀(498)에 인접하여 하나 혹은 2 이상의 복수 개로 추가로 형성될 수 있다. 이에 따라, 비록 제5 콘택 홀(498)이 제2 내지 제4 콘택 홀들(492, 494, 496)에 비해 상대적으로 고립된 환경에서 형성되더라도, 이에 인접하도록 제6 콘택 홀(500)을 추가로 형성함으로써, 제5 및 제6 콘택 홀들(498, 500) 전체적으로는 제2 및 제3 콘택 홀들(492, 494) 혹은 제4 콘택 홀들(496)에 비해 그리 낮지 않은 밀도를 가질 수 있다. 이에 따라, 제5 콘택 홀(496) 형성을 위한 식각 공정이 원활하게 수행되어 제4 불순물 영역(108) 상면을 잘 노출시킬 수 있으며, 또한 제5 콘택 홀(498)이 원하는 크기를 갖도록 형성될 수 있다.
즉, 상대적으로 낮은 밀도로 형성되는 콘택 홀들은 상대적으로 높은 밀도를 갖는 콘택 홀들에 비해서 낫 오픈(not open) 불량을 갖거나 혹은 원하는 크기보다 작은 크기로 형성될 수 있다. 특히, 최근 VNAND 플래시 메모리 장치의 경우, 적층되는 게이트 전극들 개수가 증가함에 따라서, 콘택 홀들의 종횡비가 증가하고 있으며, 이에 따라 위와 같은 문제가 더 빈번하게 발생할 수 있다. 하지만 예시적인 실시예들에 따르면, 상대적으로 낮은 밀도로 형성되는 제5 콘택 홀(498)에 인접하도록 적어도 하나 이상의 제6 콘택 홀(500)을 추가로 형성하여 제5 콘택 홀(498)이 형성되는 영역의 전체 콘택 홀 밀도를 증가시킴으로써, 제5 콘택 홀(498)이 당초 의도한 대로 원하는 크기를 가지면서 원하는 부분을 노출시키도록 잘 형성할 수 있다.
한편, 도면 상에서는 각 제2 및 제5 콘택 홀들(492, 498)은 1개, 및 각 제3 및 제4 콘택 홀들(494, 496)은 2개가 도시되었으나, 본 발명의 개념은 이에 한정되지는 않는다. 즉, 제5 콘택 홀(498)이 서로 인접하여 형성되는 제2 및 제3 콘택 홀들(492, 494) 혹은 서로 인접하여 형성되는 제4 콘택 홀들(496)에 비해 상대적으로 낮은 밀도로 형성되기만 하면 이는 본 발명의 범위에 포함될 수 있다.
도 25 내지 도 27을 참조하면, 제2 내지 제6 콘택 홀들(492, 494, 496, 498, 500) 내에 제2 내지 제6 하부 콘택 플러그들(512, 514, 516, 518, 520)을 형성할 수 있다.
제2 내지 제6 하부 콘택 플러그들(512, 514, 516, 518, 520)은 제2 내지 제6 콘택 홀들(492, 494, 496, 498, 500)을 채우는 도전막을 노출된 제1 게이트 구조물(140)의 상면 및 제1 내지 제4 불순물 영역들(102, 104, 106, 108) 상면과, 제6 층간 절연막(460) 상면에 형성한 후, 상기 제6 층간 절연막(460) 상면이 노출될 때까지 평탄화 공정을 수행함으로써 형성될 수 있다. 이때, 제2 내지 제6 하부 콘택 플러그들(512, 514, 516, 518, 520)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
도 28 내지 도 30을 참조하면, 제6 층간 절연막(460) 및 제2 내지 제6 하부 콘택 플러그들(512, 514, 516, 518, 520) 상에 제7 층간 절연막(540)을 형성한 후, 제6 및 제7 층간 절연막들(460, 540)을 관통하여 제1 하부 콘택 플러그들(450) 상면에 각각 접촉하는 중간 콘택 플러그들(550)을 형성할 수 있다.
예시적인 실시예들에 있어서, 중간 콘택 플러그들(550)은 기판(100)의 제1 영역(I) 상에 형성된 제1 하부 콘택 플러그들(450) 상면에는 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에 형성된 제2 내지 제6 하부 콘택 플러그들(512, 514, 516, 518, 520) 상면에는 형성되지 않을 수 있다. 한편 도시하지는 않았으나, 중간 콘택 플러그들(550)은 기판(100)의 제3 및 제4 영역들(III, IV) 상에 형성된 하부 콘택 플러그들(도시되지 않음) 중 일부 상에도 형성될 수 있다.
이후, 제7 층간 절연막(540) 및 중간 콘택 플러그들(550) 상에 제8 층간 절연막(560)을 형성한 후, 제8 층간 절연막(560)을 관통하는 제1 상부 콘택 플러그(570), 제7 및 제8 층간 절연막들(540, 560)을 관통하는 제2 상부 콘택 플러그(580), 및 제4 내지 제8 층간 절연막들(340, 440, 460, 540, 560)을 관통하는 제3 상부 콘택 플러그(590)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 상부 콘택 플러그(570)는 각 중간 콘택 플러그들(550) 상면에 접촉하도록 형성될 수 있고, 제2 상부 콘택 플러그(580)는 제2 내지 제5 하부 콘택 플러그들(512, 514, 516, 518) 상면에 접촉하도록 형성될 수 있으며, 제3 상부 콘택 플러그(590)는 캐핑 패턴(330) 상면에 접촉하도록 형성될 수 있다.
각 제7 및 제8 층간 절연막들(540, 560)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 하부의 제6 및 제7 층간 절연막들(460, 540)에 각각 병합될 수도 있다. 또한, 중간 콘택 플러그들(550) 및 제1 내지 제3 상부 콘택 플러그들(570, 580, 590)은 각각 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
도 31 내지 도 34를 참조하면, 제8 층간 절연막(560) 및 제1 내지 제3 상부 콘택 플러그들(570, 580, 590) 상에 제9 층간 절연막(600)을 형성하고, 이를 관통하는 제1 내지 제3 상부 배선들(610, 620, 630)을 형성할 수 있다.
제9 층간 절연막(600)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 이에 따라 하부의 제8 층간 절연막(560)에 병합될 수도 있다. 또한, 제1 내지 제3 상부 배선들(610, 620, 630)은 각각 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 상부 배선(610)은 각 제1 상부 콘택 플러그들(570) 상면에 접촉하도록 형성될 수 있고, 제2 상부 배선(620)은 각 제2 상부 콘택 플러그들(580) 상면에 접촉하도록 형성될 수 있으며, 제3 상부 콘택 플러그(630)는 각 제3 상부 콘택 플러그들(590) 상면에 접촉하도록 형성될 수 있다.
각 제1 내지 제3 상부 배선들(610, 620, 630)은 다양한 형상을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 및 제2 상부 배선들(610, 620)은 상기 각 제2 및 제3 방향들로 연장되거나, 이들 방향으로 각각 연장되어 서로 연결되는 제1 및 제2 연장부들을 포함할 수 있으며, 제3 상부 배선(630)은 상기 제3 방향으로 연장될 수 있다.
각 제1 내지 제3 상부 배선들(610, 620, 630)은 전기적인 신호를 인가할 수 있다. 이에 따라, 제1 상부 배선(610)으로부터 인가된 전기적 신호는 제1 상부 콘택 플러그(570), 중간 콘택 플러그(550), 및 제1 하부 콘택 플러그(450)를 통해 게이트 전극들(403, 405, 407)로 전송될 수 있고, 제2 상부 배선(620)으로부터 인가된 전기적 신호는 제2 상부 콘택 플러그(580) 및 제2 내지 제5 하부 콘택 플러그들(512, 514, 516, 518)을 통해 제1 게이트 구조물(140) 혹은 제1 내지 제4 불순물 영역들(102, 104, 106, 108)로 전송될 수 있으며, 제3 상부 배선(630)으로부터 인가된 전기적 신호는 제3 상부 콘택 플러그(590), 캐핑 패턴(330)을 통해 채널(310)로 전송될 수 있다. 이때, 제3 상부 배선(630)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다. 도면 상에서는 각 캐핑 패턴들(330) 상으로 하나의 제3 상부 배선(630)이 통과하는 것이 도시되어 있으나, 이와는 달리, 각 캐핑 패턴들(330) 상으로 2개의 제3 상부 배선들(630)이 통과할 수도 있다.
예시적인 실시예들에 있어서, 제5 하부 콘택 플러그(518)에 인접하는 제6 하부 콘택 플러그(520)에는 어떠한 상부 배선도 연결되지 않을 수 있으며, 이에 따라 전기적 신호가 인가되지 않을 수 있다. 즉, 제6 하부 콘택 플러그(520)는 상대적으로 낮은 밀도로 형성되는 제5 하부 콘택 플러그(518)가 원하는 크기로 제4 불순물 영역(108)에 잘 접촉하도록 하기 위해 형성되는 것으로서, 실제로 전기적 신호가 인가될 필요가 없다. 따라서 제6 하부 콘택 플러그(520)에는 상부 콘택 플러그나 상부 배선이 연결될 필요가 없으며, “더미(dummy) 하부 콘택 플러그”로도 지칭될 수도 있다.
전술한 바와 같이, 예시적인 실시예들에 따른 상기 수직형 메모리 장치의 제조 공정에서, 기판(100)의 주변 회로 영역 즉 제2 영역(II) 상에 상대적으로 낮은 밀도로 형성되는 제5 하부 콘택 플러그(518)가 원하는 크기를 가지면서 또한 목적하는 하부 구조물과 잘 접촉할 수 있도록, 상기 제5 하부 콘택 플러그(518)에 인접하도록 적어도 하나 이상의 제6 하부 콘택 플러그(520)를 추가로 형성할 수 있다. 이에 따라, 제5 하부 콘택 플러그(518)를 포함하는 상기 수직형 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
한편, 상기 더미 하부 콘택 플러그는 다양한 위치, 개수 및 형상을 갖도록 형성될 수 있으며, 이하에서는 이에 대해 설명하기로 한다. 이하에서 설명되는 수직형 메모리 장치는 도 1 내지 도 34를 참조로 설명한 공정들을 통해 제조된 수직형 메모리 장치와 더미 하부 콘택 플러그를 제외하고는 동일하거나 유사한 구성 요소들을 포함하므로, 이에 대해서는 동일한 참조 부호를 부여하고 자세한 설명은 생략한다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 35를 참조하면, 상기 수직형 메모리 장치는 제6 층간 절연막(460)을 포함하지 않으며, 이에 따라 제2 내지 제6 하부 콘택 플러그들(512, 514, 516, 518, 520)의 각 상면이 제1 하부 콘택 플러그들(450)의 각 상면과 동일 높이를 가질 수 있다.
도 36 및 도 37은 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 36 및 도 37을 참조하면, 상기 수직형 메모리 장치는 제7 하부 콘택 플러그(522)를 더 포함할 수 있다.
제7 하부 콘택 플러그(522)는 제5 하부 콘택 플러그(518)에 인접하여 형성될 수 있으며, 소자 분리 패턴(110) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제7 하부 콘택 플러그(522)는 하나 혹은 2이상으로 형성될 수 있다.
제7 하부 콘택 플러그(522)는 제6 하부 콘택 플러그(520)와 동일하게 전기적 신호가 인가되지 않는 더미 하부 콘택 플러그일 수 있다. 이에 따라, 제7 하부 콘택 플러그(522) 상면에는 상부 콘택 플러그가 형성되지 않을 수 있으며, 상부 배선에 전기적으로 연결되지 않을 수 있다.
한편, 제5 하부 콘택 플러그(518)에 인접하는 제7 하부 콘택 플러그(522)가 형성되므로, 이와 동일하게 더미 하부 콘택 플러그의 역할을 수행하는 제6 하부 콘택 플러그(520)는 형성되지 않을 수도 있다.
도 38 및 도 39는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 38 및 도 39를 참조하면, 상기 수직형 메모리 장치는 제2 액티브 영역(103) 및 제8 하부 콘택 플러그(524)를 더 포함할 수 있다.
제2 액티브 영역(103)은 기판(100)의 제2 영역(II) 상에 형성되는 제1 액티브 영역(105)에 인접하여 형성될 수 있다. 일 실시예에 있어서, 각 제1 및 제2 액티브 영역들(105, 103)은 상기 제3 방향으로 연장될 수 있으며, 제2 액티브 영역(103)은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 영역(103)은 실제 소스/드레인 영역이 형성되는 제1 액티브 영역(105)과는 달리, “더미 액티브 영역”일 수 있다. 즉, 제2 액티브 영역(103)은, 제1 액티브 영역(105) 형성 과정에서 수행되는 평탄화 공정 시, 디싱(dishing) 등이 없이 제1 액티브 영역(105)이 원하는 높이로 형성될 수 있도록 밀도를 증가시키는 역할을 수행할 수 있다.
제8 하부 콘택 플러그(524)는 제2 액티브 영역들(103) 중 적어도 일부 상에 형성될 수 있다. 제8 하부 콘택 플러그(524)는 제6 하부 콘택 플러그(520)와 유사하게 더미 하부 콘택 플러그 역할을 수행할 수 있다. 이에 따라, 제8 하부 콘택 플러그(524) 상면에는 상부 콘택 플러그가 형성되지 않을 수 있으며, 신호를 인가하는 상부 배선에 전기적으로 연결되지 않을 수 있다.
한편, 제5 하부 콘택 플러그(518)에 인접하여 제8 하부 콘택 플러그(524)가 형성됨에 따라서, 제6 하부 콘택 플러그(520)는 형성되지 않을 수 있으나, 경우에 따라서는 형성될 수도 있다.
도 40 및 도 41은 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 40 및 도 41을 참조하면, 상기 수직형 메모리 장치는 제2 게이트 게이트 구조물(145) 및 제9 하부 콘택 플러그(526)를 더 포함할 수 있다.
제2 게이트 구조물(145)은 제1 액티브 영역(105)의 상부에 형성되는 제4 불순물 영역(108)에 인접하여 형성될 수 있다. 제2 게이트 구조물(145)은 순차적으로 적층된 제2 게이트 절연 패턴(125) 및 제2 게이트 전극 패턴(135)을 포함할 수 있으며, 하나 혹은 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(145)은 실제 소스/드레인 영역과 함께 트랜지스터로 사용되는 제1 게이트 구조물(140)과는 달리, “더미 게이트 구조물”일 수 있다. 즉, 제2 게이트 구조물(145)은, 제1 게이트 구조물(140) 형성 과정에서 수행되는 평탄화 공정 시, 디싱(dishing) 등이 없이 제1 게이트 구조물(140)이 원하는 높이로 형성될 수 있도록 밀도를 증가시키는 역할을 수행할 수 있다.
제9 하부 콘택 플러그(526)는 제2 게이트 구조물들(145) 중 적어도 일부 상에 형성될 수 있다. 제9 하부 콘택 플러그(526)는 제6 하부 콘택 플러그(520)와 유사하게 더미 하부 콘택 플러그 역할을 수행할 수 있다. 이에 따라, 제8 하부 콘택 플러그(526) 상면에는 상부 콘택 플러그가 형성되지 않을 수 있으며, 신호를 인가하는 상부 배선에 전기적으로 연결되지 않을 수 있다.
한편, 제5 하부 콘택 플러그(518)에 인접하여 제9 하부 콘택 플러그(526)가 형성됨에 따라서, 제6 하부 콘택 플러그(520)는 형성되지 않을 수 있으나, 경우에 따라서는 형성될 수도 있다.
도 42 내지 도 44는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 43은 도 42의 A-A’선을 따라 절단한 단면도이고, 도 44는 도 42의 E-E’선을 따라 절단한 단면도이다.
도 42 내지 도 44를 참조하면, 상기 수직형 메모리 장치는 제3 액티브 영역(107), 가드 링(guard ring)(710), 제3 게이트 구조물(740), 제6 불순물 영역(750) 및 제10 내지 제12 하부 콘택 플러그들(760, 770, 780)을 더 포함할 수 있으며, 제4 불순물 영역(108) 및 제5 및 제6 하부 콘택 플러그들(518, 520)은 포함하지 않을 수 있다.
일 실시예에 있어서, 제3 액티브 영역(107)은 상부에서 보았을 때 사각 형상 혹은 원 형상을 가질 수 있으며, 가드 링(710)은 제3 액티브 영역(107)의 가장자리 상부에 형성될 수 있다. 이때, 가드 링(710)은 상부에서 보았을 때, 사각 링 형상 혹은 원형 링 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제3 액티브 영역(107)은 저농도의 불순물이 도핑될 수 있으며, 가드 링(710)은 고농도의 불순물이 도핑될 수 있다.
제3 게이트 구조물(740)은 제3 액티브 영역(107) 상에 형성될 수 있다. 제3 게이트 구조물(740)은 하나 혹은 복수 개로 형성될 수 있다. 제3 게이트 구조물은 순차적으로 적층된 제3 게이트 절연 패턴(720) 및 제3 게이트 전극 패턴(730)을 포함할 수 있다.
제6 불순물 영역(750)은 제3 게이트 구조물(740)에 인접한 제3 액티브 영역(107) 상부에 형성될 수 있다.
제10 하부 콘택 플러그(760)는 제6 불순물 영역(750) 상면에 접촉할 수 있고, 각 제11 및 제12 하부 콘택 플러그들(770, 780)은 가드 링(710) 상에 형성될 수 있다. 각 제10 및 제11 하부 콘택 플러그들(760, 770) 상에는 제2 상부 콘택 플러그(580)가 형성될 수 있으며, 이에 따라 제2 상부 배선(620)으로부터 제2 상부 콘택 플러그(580)를 통해 전기적 신호가 인가될 수 있다. 반면, 제12 하부 콘택 플러그(780) 상에는 상부 콘택 플러그가 형성되지 않을 수 있으며, 또한 상부 배선으로부터 전기적 신호가 인가되지 않을 수 있다.
즉, 제12 하부 콘택 플러그(780)는 더미 하부 콘택 플러그로서, 인접하는 제11 하부 콘택 플러그(770)가 원하는 크기를 가지면서 하부의 가드 링(710) 상면에 잘 접촉하여 형성되도록 할 수 있다.
도 45 및 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 46은 도 45의 F-F’선을 따라 절단한 단면도이다.
도 45 및 도 46을 참조하면, 상기 수직형 메모리 장치는 제4 내지 제6 액티브 영역들(803, 805, 807), 제7 및 제8 불순물 영역들(810, 815), 제4 게이트 구조물(840), 및 제13 내지 제15 하부 콘택 플러그들(850, 860, 870)을 더 포함할 수 있으며, 제4 불순물 영역(108) 및 제5 및 제6 하부 콘택 플러그들(518, 520)은 포함하지 않을 수 있다.
제4 및 제5 액티브 영역들(803, 805)은 서로 이격될 수 있으며, 제6 액티브 영역(807)은 제5 액티브 영역(805)에 인접하도록 형성될 수 있다. 제4 및 제5 액티브 영역들(803, 805)에는 각각 제7 및 제8 불순물 영역들(810, 815)이 형성될 수 있다.
제4 게이트 구조물(840)은 제4 액티브 영역(803) 상에 형성될 수 있으며, 순차적으로 적층된 제4 게이트 절연 패턴(820) 및 제4 게이트 전극 패턴(830)을 포함할 수 있다. 제4 게이트 구조물(840) 및 제7 불순물 영역(810)은 트랜지스터를 형성할 수 있다.
상기 트랜지스터 형성 과정에서 축적되는 플라즈마 이온들은 제8 불순물 영역(815)으로 이동할 수 있다. 이에 따라, 제8 불순물 영역(815)은 이른 바 “안테나 다이오드”로 지칭될 수도 있다.
제13 및 제14 하부 콘택 플러그들(850, 860)은 각각 제7 및 제8 불순물 영역들(810, 815) 상면에 접촉할 수 있으며, 제2 상부 콘택 플러그(580)를 통해 제2 상부 배선(620)으로부터 전기적 신호가 인가될 수 있다. 반면, 제15 하부 콘택 플러그(870)은 불순물 영역이 형성되지 않은 제6 액티브 영역(807) 상에 형성되어 상부 배선으로부터 전기적 신호가 인가되지 않을 수 있다. 즉, 제15 하부 콘택 플러그(870)는 더미 하부 콘택 플러그로서, 인접하는 제14 하부 콘택 플러그(860)가 원하는 크기를 가지면서 하부의 제8 불순물 영역(815) 상면에 잘 접촉하여 형성되도록 할 수 있다.
도 47은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 반도체 패턴, 채널 및 전하 저장 구조물을 제외하고는 도 31 내지 도 34에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 47을 참조하면, 상기 수직형 메모리 장치는 도 31 내지 도 34에 도시된 반도체 패턴(260)이 형성되지 않으며, 이에 따라, 채널(310)은 기판(100) 상면에 접촉하는 컵 형상으로 형성될 수 있고, 전하 저장 구조물(300)은 기판(100) 상면에 접촉하면서 채널(310)의 외측벽을 감싸는 저면 가운데가 뚫린 컵 형상으로 형성될 수 있다.
도 48은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 상기 수직형 메모리 장치는 반도체 패턴, 채널 및 전하 저장 구조물을 제외하고는 도 31 내지 도 34에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 48을 참조하면, 상기 수직형 메모리 장치는 도 31 내지 도 34에 도시된 반도체 패턴(260)이 형성되지 않을 뿐만 아니라, 서로 이웃하는 두 개의 채널들(310)이 기판(100) 상부에 형성된 트렌치를 통해 서로 연결될 수 있다.
이에 따라, 서로 이웃하는 채널들(310)의 외측벽을 감싸는 전하 저장 구조물들(300) 역시 서로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판
102, 104, 106, 108, 410, 750, 810, 815: 제1 내지 제8 불순물 영역
105, 103, 107, 803, 805, 807: 제1 내지 제6 액티브 영역
110: 소자 분리 패턴
120, 125, 720, 820: 제1 내지 제4 게이트 절연 패턴
130, 135, 730, 830: 제1 내지 제4 게이트 전극 패턴
140, 145, 740, 840: 제1 내지 제4 게이트 구조물
160: 제1 층간 절연막210: 절연막
215: 절연 패턴220: 희생막
225: 희생 패턴230: 제2 층간 절연 패턴
240, 340, 440, 460, 540, 560, 600: 제3 내지 제9 층간 절연막
250: 채널 홀
250a, 250b, 250c, 250d: 제1 내지 제4 채널 홀 열
260: 반도체 패턴270: 제1 블로킹 패턴
280: 전하 저장 패턴290: 터널 절연 패턴
300: 전하 저장 구조물310: 채널
310a, 310b, 310c, 310d: 제1 내지 제4 채널 열
320: 충전 패턴330: 캐핑 패턴
350: 개구360: 갭
370: 제2 블로킹 막380: 게이트 배리어막
383, 385, 387: 제1 내지 제3 게이트 배리어 패턴
390: 게이트 도전막
393, 395, 397: 제1 내지 제3 게이트 도전 패턴
403, 405, 407: 제1 내지 제3 게이트 전극
420: 제2 스페이서430: 공통 소스 라인
450, 512, 514, 516, 518, 520, 522, 524, 526: 제1 내지 제9 하부 콘택 플러그
492, 494, 496, 498, 500: 제2 내지 제6 콘택 홀
550: 중간 콘택 플러그
570, 580, 590: 제1 내지 제3 상부 콘택 플러그
610, 620, 630: 제1 내지 제3 배선710: 가드 링
760, 770, 780: 제10 내지 제12 하부 콘택 플러그
850, 860, 870: 제13 내지 제15 하부 콘택 플러그

Claims (10)

  1. 셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 적층된 게이트 전극들;
    상기 기판의 셀 영역 상에 상기 수직 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장된 제1 하부 콘택 플러그;
    상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장되고 상기 제1 하부 콘택 플러그에 인접한 제2 하부 콘택 플러그; 및
    상기 제1 하부 콘택 플러그에 전기적으로 연결되어 이에 신호를 인가하는 제1 상부 배선을 포함하며,
    상기 제2 하부 콘택 플러그는 신호를 인가하는 상부 배선에 전기적으로 연결되지 않는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제1 하부 콘택 플러그와 상기 제1 상부 배선 사이에 형성되어 이들에 각각 접촉하는 제1 상부 콘택 플러그를 더 포함하는 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 기판 상에 형성된 소자 분리 패턴을 더 포함하며,
    이에 따라 상기 기판은 상부에 상기 소자 분리 패턴이 형성된 필드 영역과, 상부에 상기 소자 분리 패턴이 형성되지 않은 액티브 영역으로 구분되는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제1 하부 콘택 플러그는 상기 기판의 액티브 영역 상부에 형성된 불순물 영역 혹은 상기 기판 상에 형성된 게이트 구조물에 접촉하고,
    상기 제2 하부 콘택 플러그는 상기 불순물 영역이 형성되지 않은 상기 기판의 액티브 영역 혹은 상기 소자 분리 패턴에 접촉하는 수직형 메모리 장치.
  5. 제3항에 있어서, 상기 액티브 영역에 인접한 더미 액티브 영역을 더 포함하며,
    상기 제1 하부 콘택 플러그는 상기 액티브 영역 상면에 접촉하고, 상기 제2 하부 콘택 플러그는 상기 더미 액티브 영역 상면에 접촉하는 수직형 메모리 장치.
  6. 제3항에 있어서, 상기 기판 상에 형성된 게이트 구조물 및 이에 인접한 더미 게이트 구조물을 더 포함하며,
    상기 제1 하부 콘택 플러그는 상기 게이트 구조물에 연결되고, 상기 제2 하부 콘택 플러그는 상기 더미 게이트 구조물에 연결되는 수직형 메모리 장치.
  7. 제3항에 있어서,
    상기 액티브 영역 상에 형성된 트랜지스터; 및
    상기 액티브 영역 상부에 형성되어 상기 트랜지스터를 둘러싸는 가드 링(guard ring)을 더 포함하며,
    상기 각 제1 및 제2 하부 콘택 플러그들은 상기 가드 링 상에 형성된 수직형 메모리 장치.
  8. 제3항에 있어서, 상기 액티브 영역은 서로 인접하는 제1 내지 제3 액티브 영역들을 포함하며,
    상기 제1 액티브 영역 상에는 게이트 구조물이 형성되고,
    상기 게이트 구조물에 인접한 상기 제1 액티브 영역 부분, 및 상기 제2 액티브 영역 상에는 각각 상기 제1 하부 콘택 플러그가 형성되며,
    상기 제3 액티브 영역 상에는 상기 제2 하부 콘택 플러그가 형성된 수직형 메모리 장치.
  9. 셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판 상면에 수직한 수직 방향을 따라 상기 기판의 셀 영역 상에 적층된 복수의 게이트 전극들;
    상기 기판의 셀 영역 상에 상기 수직 방향을 따라 연장되어 상기 복수의 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 각각 연장된 복수의 제1 하부 콘택 플러그들;
    상기 기판의 주변 회로 영역 상에 상기 수직 방향을 따라 연장되고 상기 복수의 제1 하부 콘택 플러그들 중 일부에 인접한 적어도 하나 이상의 제2 하부 콘택 플러그;
    상기 복수의 제1 하부 콘택 플러그들 상면에 각각 접촉하는 복수의 제1 상부 콘택 플러그들; 및
    상기 복수의 제1 상부 콘택 플러그들 상면에 접촉하는 복수의 제1 상부 배선들을 포함하는 수직형 메모리 장치.
  10. 제9항에 있어서, 상기 적어도 하나 이상의 제2 하부 콘택 플러그는 상기 복수의 제1 하부 콘택 플러그들 중에서 상대적으로 밀도가 낮게 형성된 제1 하부 콘택 플러그에 인접하는 수직형 메모리 장치.

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