JP3442630B2

JP3442630B2 - 半導体装置

Info

Publication number: JP3442630B2
Application number: JP32007397A
Authority: JP
Inventors: 裕之太田; 修二池田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-11-20
Filing date: 1997-11-20
Publication date: 2003-09-02
Anticipated expiration: 2017-11-20
Also published as: JPH11154679A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路等
の半導体装置に関する。

【０００２】

【従来の技術】半導体装置の従来の技術としては、例え
ば、図１２に示すような半導体デバイス１の構造が知ら
れている。

【０００３】図１２に示すように、シリコン基板２上に
素子分離膜１０、ゲート酸化膜１１及びゲート電極３が
形成され、層間絶縁膜４を介してその上方に下層配線５
が形成される。この下層配線５の上方には、層間絶縁膜
６を介して上層配線７が形成される。そして、上層配線
７と下層配線５とはスルーホール８に埋め込まれた埋め
込み電極（プラグ）９によって電気的に接続される。

【０００４】上述のような構造である図１２に示した半
導体デバイス１は、以下に示す製造方法によって形成さ
れる。まず、各トランジスタを電気的に絶縁分離するた
め、局所的にシリコン基板２の熱酸化を行い、素子分離
膜１０を形成する。さらに、トランジスタを形成する領
域にゲート酸化膜１１を熱酸化法により形成し、その上
にゲート電極３をＣＶＤ法及びこれに続くフォトリソグ
ラフィ技術、エッチング技術を用いて形成する。

【０００５】次に、シリコン基板２の内部にｐｎ接合を
形成するためにイオン注入が行われ、イオン注入層が形
成される。ゲート電極３の上にゲート電極３を覆うよう
に層間絶縁膜４がＣＶＤ法を用いて形成される。この
際、層間絶縁膜４の表面をできるだけ平坦化するため
に、アニールによって層間絶縁膜４をリフローさせた
り、層間絶縁膜を厚く堆積させてエッチバックすること
が行われる。

【０００６】さらに、層間絶縁膜４の上面にスパッタ法
及びこれに続くフォトリソグラフィ技術を用いて下層配
線５が形成される。この下層配線５上方にシリコン窒化
膜やシリコン酸化膜を主成分とする層間絶縁膜６が形成
される。

【０００７】さらに、フォトリソグラフィ及びエッチン
グ技術を用いて、下層配線５の所定の位置に向かってス
ルーホール８を形成する。このスルーホール内をタング
ステン等の金属を蒸着技術によって埋め込み、エッチバ
ックを行い、スルーホール８内にのみプラグ９を形成す
る。

【０００８】場合によっては接着性向上のため、チタン
ナイトライド膜等を下層配線５とプラグ９の間に形成す
る場合もある。また、下層配線５の上方に上層配線７を
形成し、下層配線５と上層配線７とが電気的に接続され
た状態とする。

【０００９】なお、この種の技術に関するものとして、
例えば、特開平６−１６３７１８号公報に記載のものが
挙げられる。

【００１０】

【発明が解決しようとする課題】ところで、半導体デバ
イス１ではＣＰＵ等の機能単独ではなく、ダイナミック
メモリーとＣＰＵとの結合等、多機能化が進行してお
り、これに伴って配線構造も複雑となってきている。

【００１１】例えば、図１３に示すように、ダイナミッ
クメモリーとＣＰＵ等のロジック回路（論理回路）との
結合を考えると、ダイナミックメモリー部１３にはゲー
ト電極３の上部に背の高いキャパシタ１５が存在するた
め、配線はキャパシタ１５の厚さを避けて通ることにな
る。

【００１２】その結果、キャパシタ１５の上の配線と下
の配線とをつなぐためのスルーホールでは、そのアスペ
クト比（スルーホール直径に対する高さの比）が非常に
大きくなる。

【００１３】しかしながら、本願発明者が高アスペクト
のスルーホールを形成し、膜を埋め込んでプラグ９を形
成したところ、膜の底部において剥離が生じる場合があ
り、従来のアスペクト比の低い場合に較べて信頼性が低
下した。この膜の剥離はスルーホールの密度が低い領域
で発生しており、隣のスルーホールとの間隔が約１０μ
ｍ以下の場合には発生しなかった。

【００１４】この膜の剥離のメカニズムを解明するため
に本願発明者は各膜の応力を測定するとともに、この結
果を用いて有限要素法による応力解析を行い、以下の結
論を得た。

【００１５】すなわち、スルーホールに電導性の膜を埋
め込んだ状態でアニールを行った場合に、電導性の特に
スルーホールの長手方向に膜が収縮する。さらに、その
降温時において、層間絶縁膜と電導性の膜の熱膨張係数
の違いから熱ひずみが発生し、電導性の膜は室温に近づ
くほど、特にスルーホールの長手方向に収縮することに
なる。

【００１６】よって、スルーホール内の導電性の膜の底
部は鉛直上方に大きな応力を受けることになる。スルー
ホール内の導電性の膜の底部は、異種材料の集まった界
面であるため、特に応力が集中することになる。よっ
て、この引張り応力がスルーホールの底部において剥
離、つまり断線を発生させる。

【００１７】また、この引張り応力はスルーホールが長
い（アスペクト比が大きい）ほど大きい傾向となる。よ
って、従来の比較的アスペクト比が小さいスルーホール
の場合には問題とならなかったが、ダイナミックメモリ
ーとＣＰＵ等のロジック回路との結合などのニーズによ
り、高アスペクトなスルーホールを用いた場合には歩留
まりの低下等の信頼性の低下を招くことが明らかとなっ
た。

【００１８】以上のように、従来の方法によってアスペ
クト比の高いスルーホールを形成すると断線によって信
頼性が低下するという問題点がある。

【００１９】したがって、本発明の目的は、アスペクト
比の高いスルーホールを形成した場合においても、その
スールーホール底部にて断線が発生しない、信頼性の高
い半導体装置を実現することである。

【００２０】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成される。（１）半導体基板と、この半導体基板上に積層される層
間絶縁膜と、上記半導体基板上に積層される上層配線及
び下層配線と、上層配線と下層配線とを電気的に接続す
るためのプラグと、を少なくとも有する半導体装置にお
いて、半導体基板表面に対して鉛直方向に伸び、上記プ
ラグの近傍であり、上記層間絶縁膜中に配置される複数
の柱であって、これら柱は、上記層間絶縁膜の熱膨張係
数より、大の熱膨張係数を有し、半導体基板表面に対し
て鉛直方向が平行方向よりも長く、上記柱の底面あるい
は上面のどちらか一方のみが上層配線、下層配線の少な
くともどちらかに接しており、上記柱が電流の流路とな
らず、上記プラグの中心と上記柱の中心との距離が１０
μｍ以内の領域に配置される上記複数の柱を備える。

【００２１】（２）半導体基板と、この半導体基板上に
積層される層間絶縁膜と、上記半導体基板上に積層され
る上層配線及び下層配線と、上層配線と下層配線とを電
気的に接続するためのプラグと、を少なくとも有する半
導体装置において、半導体基板表面に対して鉛直方向に
伸び、上記プラグの近傍であり、上記層間絶縁膜中に配
置される少なくとも１本の柱であって、上記柱は半導体
基板表面に対して鉛直方向が平行方向よりも長く、上記
柱の表面がすべて上記絶縁膜に接し、上記層間絶縁膜の
熱膨張係数より、大の熱膨張係数を有する上記柱を備え
る。

【００２２】（３）好ましくは、上記（１）又は（２）
において、上記柱の材質と上記プラグの材質が同一であ
る。

【００２３】（４）また、好ましくは、上記（１）又は
（２）において、上記柱の材質が金属材料である。

【００２４】（５）また、好ましくは、上記（１）又は
（２）において、上記柱の材質がＷ、Ｍｏ、ＴｉＮ、Ａ
ｌ、Ｃｕのいずれかである。

【００２５】（６）また、好ましくは、上記（１）又は
（２）において、半導体基板表面の鉛直上方から見て、
上記柱が上層配線又は下層配線に対して±０．１μｍの
精度で鏡面対称になるように配置されている。

【００２６】（７）また、好ましくは、上記（１）又は
（２）において、半導体基板表面の鉛直上方から見て、
上記柱が上記プラグの中心に対して±０．１μｍの精度
で回転対称になるように配置されている。

【００２７】（８）また、半導体基板と、この半導体基
板上に積層される層間絶縁膜と、上記半導体基板上に積
層される上層配線及び下層配線と、上層配線と下層配線
とを電気的に接続するためのプラグと、を少なくとも有
する半導体装置において、メモリ部と、ロジック部とを
備えるとともに、半導体基板表面に対して鉛直方向に伸
び、上記プラグの近傍であり、上記層間絶縁膜中に配置
される複数の柱であって、これら柱は、上記層間絶縁膜
の熱膨張係数より、大の熱膨張係数を有し、上記柱は半
導体基板表面に対して鉛直方向が平行方向よりも長く、
上記柱の底面あるいは上面のどちらか一方のみが上層配
線、下層配線の少なくともどちらかに接しており、上記
柱が電流の流路とならず、上記プラグの中心と上記柱の
中心との距離が１０μｍ以内の領域に配置される上記複
数の柱を備える。

【００２８】（９）また、半導体基板と、この半導体基
板上に積層される層間絶縁膜と、上記半導体装置上に積
層される上層配線及び下層配線と、上層配線と下層配線
とを電気的に接続するためのプラグと、を少なくとも有
する半導体装置において、メモリ部と、ロジック部とを
備えるとともに、半導体基板表面に対して鉛直方向に伸
び、上記プラグの近傍であり、上記層間絶縁膜中に配置
される少なくとも１本の柱であって、上記柱は半導体基
板表面に対して鉛直方向が平行方向よりも長く、上記柱
の表面がすべて上記絶縁膜に接し、上記層間絶縁膜の熱
膨張係数より、大の熱膨張係数を有する上記柱を備え
る。

【００２９】プラグの近傍に上記柱を配置することによ
って、層間絶縁膜とプラグとの間の熱膨張係数の差によ
って生じる力を分散することができる。たとえば、降温
時において層間絶縁膜の収縮量はプラグより小さいの
で、プラグは層間絶縁膜から大きな引張りの力を受ける
ことになる。

【００３０】しかしながら、プラグの周囲に上記柱を配
置すると、その引張り力を上記柱も負担することになる
ので、プラグの引張り応力をその分低下させることがで
きる。

【００３１】

【発明の実施の形態】以下、図面を用いて本発明におけ
る実施形態について説明する。なお、図１、図２、図
３、図４は本発明に係る半導体装置の主要部である配線
部分の構造を示した断面模式図である。

【００３２】本発明の第１の実施形態である半導体デバ
イス１の断面構造を図１に示す。この半導体デバイス１
の断面構造は、主に、シリコン基板２、ゲート電極３、
層間絶縁膜４、下層配線５、上層配線７、層間絶縁膜
６、スルーホール８、プラグ９、素子分離膜１０、ゲー
ト酸化膜１１から構成されている。

【００３３】シリコン基板２上には素子分離膜１０、ゲ
ート酸化膜１１及びゲート電極３が形成され、層間絶縁
膜４を介してその上方に下層配線５が形成された構造と
なっている。層間絶縁膜４はシリコン酸化物を含む絶縁
物で構成され、下層配線５はアルミニウムを含む導電体
から構成される。下層配線５の上方には、層間絶縁膜６
を介して上層配線７が形成される。

【００３４】層間絶縁膜６はシリコン酸化物を含む絶縁
物で構成される。上層配線７と下層配線５はスルーホー
ル８に埋め込まれたプラグ９によって電気的に接続され
る。この第１の実施形態例では埋め込み電極９はタング
ステンを含む材料で構成されている。また、シリコン酸
化物を含む層間絶縁膜６とタングステンを含むプラグ９
の間に薄いチタンナイトライドの膜を介在させてもよ
い。

【００３５】また、ダミービア（ダミープラグ）又は柱
２１をスルーホール８を囲むように配置する。ダミービ
アの材質は熱膨張係数が層間絶縁膜６より大きいものと
する。このときダミービア２１はプラグ９と同様な方向
が長くなるようにする。すなわち、ダミービア２１の、
シリコン基板２の表面に対して鉛直方向の寸法が、平行
方向よりも長いように形成する。

【００３６】このように、スルーホール８の周囲にダミ
ービア２１を配置することによって、層間絶縁膜６とプ
ラグ９の間の熱膨張係数の差によって生じる力を分散す
ることができる。たとえば、降温時において層間絶縁膜
６の収縮量はプラグ９より小さいので、プラグ９は層間
絶縁膜６から大きな引張りの力を受けることになる。

【００３７】しかしながら、本発明のようにプラグ９の
周囲にダミービア２１を配置すると、その引張り力をダ
ミービア２１も負担することになるので、プラグ９の引
張り応力をその分低下させることができる。

【００３８】よって、本発明によれば、アスペクト比が
高いスルーホールを持つ半導体装置においても、スルー
ホール底部において断線のない、信頼性の高い半導体装
置を実現することができる。

【００３９】なお、プラグ９はシリコン基板２に対して
鉛直上方に引張られることから、ダミービア２１も平行
方向よりも鉛直上方に長く形成することによって力の負
担が大きくなるので効果が顕著となる。

【００４０】また、ダミービア２１の熱膨張係数が層間
絶縁膜６の熱膨張係数より大きければ、ダミービア２１
が引張り力を負担するようになるので、効果を有する
が、ダミービア２１の熱膨張係数が大きいほど、またヤ
ング率が大きいほど、その効果は大きくなる。

【００４１】ただし、ダミービア２１はプラグ９の応力
を軽減するために形成されるものであり、その上下面が
配線に接触している必要はない。つまり、ダミービア２
１の表面の全てが、層間絶縁膜６に接するように配置す
ることもできる。そして、ダミービア２１に電流が流れ
ることはなく、又、故意に電荷の蓄積部となることもな
い。

【００４２】なお、ダミービア２１の配置本数、及びプ
ラグ９との間隔については、後述する。

【００４３】本発明の第１の実施形態である半導体装置
の製造方法の概略は以下の通りである。まず、各トラン
ジスタを電気的に絶縁分離するため、局所的にシリコン
基板２の熱酸化を行い、素子分離膜１０を形成する。さ
らに、トランジスタを形成する領域にゲート酸化膜１１
を熱酸化法により形成し、その上にゲート電極３をＣＶ
Ｄ法及びこれに続くフォトリソグラフィ技術、エッチン
グ技術を用いて形成する。

【００４４】次に、シリコン基板２の内部にｐｎ接合を
形成するためにイオン注入が行われ、イオン注入層１２
が形成される。ゲート電極３の上にゲート電極３を覆う
ように層間絶縁膜４がＣＶＤ法を用いて形成される。こ
の際、層間絶縁膜４の表面をできるだけ平坦化するため
に、アニールによって層間絶縁膜４をリフローさせた
り、層間絶縁膜を厚く堆積させてエッチバックすること
が行われる。

【００４５】さらに、層間絶縁膜４の上面にスパッタ法
及びこれに続くフォトリソグラフィ技術、エッチング技
術を用いて下層配線５を形成する。その上方に下層配線
５を覆うように層間絶縁膜６が形成される。この後にダ
ミービア２１を形成する。

【００４６】まず、フォトリソグラフィ及びエッチング
の技術によって層間絶縁膜６中にシリコン基板２に対し
て鉛直方向に長い穴を形成し、その穴に熱膨張係数が層
間絶縁膜６より大きい物質をＣＶＤ法あるいはスパッタ
法等の蒸着法で堆積させる。さらに、層間絶縁膜６を露
出させるためにエッチバックを行う。

【００４７】その後、後の工程で形成される上層配線７
と下層配線５の電気的な接続を行うために、局所的なエ
ッチングによりコンタクトホール８が形成され、その内
側にプラグ９が形成される。さらに、プラグ９と接する
ように上層配線７を形成する。ダミービア２１は層間絶
縁膜６を貫通しなくともよいが、貫通して下の層間絶縁
膜４内にまたがって形成されても良い。

【００４８】本発明の第２の実施形態としては、ダミー
ビア２１の材質がプラグ９と同等であるものがある。こ
の第２の実施形態によれば、半導体装置の構造は図１に
示したものと同じであるが、ダミービア２１をプラグ９
の製造プロセスと同時に形成できるため、その工程が簡
略化できる利点を合わせ持つ。

【００４９】製造方法としては、層間絶縁膜６の形成後
にコンタクトホール８と同時にダミービア２１のための
穴も形成する。さらに、コンタクトホール８にプラグ９
を埋め込むときに同時にダミービア２１も埋め込む。こ
れにより、ダミービア２１を単独に形成することがな
く、工程の簡略化を図ることができる。

【００５０】本発明の第３の実施形態としては、ダミー
ビア２１の材質が金属で構成されているものがある。こ
の第３の実施形態によれば、半導体装置の構造は図１に
示したものと同等であるが、ダミービア２１を金属で構
成することによって、半導体装置の稼働時においてシリ
コン基板２の表面近傍で発生した熱をダミービア２１を
通して半導体装置表面に高速に伝えることができ、半導
体装置を安定に動作させることができる。ダミービア２
１を金属で形成すると、熱伝導率が層間絶縁膜に較べて
タングステンで１２８倍、銅で１７０倍も高いため、こ
れを熱の有効な流路とすることができる。

【００５１】すなわち、ダミービア２１を金属で構成す
ると、シリコン基板２の表面のＰＮ接合部で発生した熱
をダミービア２１を通して半導体装置外に早く放出する
ことができる利点を合わせ持つ。なお、ダミービア２１
の材質は層間絶縁膜との接着強度、伝熱性等から考慮し
て、Ｗ、Ｍｏ、ＴｉＮ、Ａｌ、Ｃｕなどが望ましい。

【００５２】本発明の第４の実施形態を図２に模式的に
示す。この第４の実施形態は、層間絶縁膜４と６とにま
たがってスルーホール８が１つのエッチング工程で形成
され、プラグ９を埋め込んだ例に本発明を適用した場合
である。この第４の実施形態では、ダミービア２１は層
間絶縁膜６を貫通し、層間絶縁膜４と６とにまたがって
形成されている。

【００５３】この第４の実施形態のプラグ９は、層間絶
縁膜４と６とにまたがって存在するため、ダミービア２
１も層間絶縁膜４と６とにまたがって形成した方が応力
低減効果が大きい。

【００５４】よって、本発明の第４の実施形態によれ
ば、複数の層間絶縁膜４、６にまたがって存在するよう
なアスペクト比が高いスルーホール８を持つ半導体装置
においても、スルーホール８の底部において断線のな
い、信頼性の高い半導体装置を実現することができる。

【００５５】本発明の第５の実施形態を図３に模式的に
示す。この第５の実施形態は、層間絶縁膜４内のプラグ
下部２３の上部へ層間絶縁膜６内のプラグ上部２２を積
層した構造に本発明を適用した場合である。

【００５６】この場合においても、第４の実施形態と同
様に、ダミービア２１も層間絶縁膜４と６とにまたがっ
て形成した方が応力低減効果が大きい。

【００５７】よって、本発明の第５の実施形態によれ
ば、複数の層間絶縁膜４、６にまたがって存在するよう
なアスペクト比が高いスルーホールを持つ半導体装置に
おいても、スルーホール底部において断線のない、信頼
性の高い半導体装置を実現することができる。

【００５８】本発明の第６の実施形態を図４に模式的に
示す。この第６の実施形態は、１つのシリコン基板２の
上にＤＲＡＭ（メモリー部１３）とロジック回路（ロジ
ック部１４）とを混載した構造へ本発明を適用した場合
である。この第６の実施形態では、メモリー部１３にキ
ャパシタ１５が存在するために、アスペクト比の高いス
ルーホール８が不可欠となっている。

【００５９】そこで、キャパシタ１５より上層の配線７
から下層の配線配線５へアスペクト比の大きなプラグ９
を形成する場合には、その周辺にダミービア２１を配
し、第１の実施形態と同様に、プラグ９に働く引張り力
を低減させる。

【００６０】よって、本発明の第６の実施形態によれ
ば、１つのシリコン基板２の上にメモリー部１３とロジ
ック部１４とを混載した構造であって、複数の層間絶縁
膜にまたがって存在するようなアスペクト比が高いスル
ーホールを持つ半導体装置においても、スルーホール底
部において断線のない、信頼性の高い半導体装置を実現
することができる。

【００６１】本発明の第７の実施形態を図５に模式的に
示す。図５は半導体デバイス１の配線部分をシリコン基
板２の鉛直上方から見た様子をダミービア２１の配置を
含めて描いたものである。上層配線７と下層配線５との
交差する部分に上層配線７と下層配線５とをつなぐよう
にプラグ９が配されている。ダミービア２１はプラグ９
の周囲に４つ配置している。

【００６２】すなわち、半導体基板表面の鉛直上方から
見て、４つのダミービア２１がプラグ９の中心に対して
回転対象となるように配置されている。現在の技術か
ら、その位置決め精度は±０．１μｍの範囲である。あ
るいは効果は多少落ちるが、図６に示すように、ダミー
ビア２１を２つ配置しても良い。

【００６３】すなわち、半導体基板表面の鉛直上方から
見て、２つのダミービア２１が下層配線５上に、プラグ
９を間にして、±０．１μｍの精度で鏡面対称になるよ
うに配置されている。なお、図６の例において、２つの
ダミービア２１は、上層配線７の上に配置されていても
良い。

【００６４】図５のＡ−Ａ’線に沿った断面を図７に示
す。この図７に示す断面ではダミービア２１は層間絶縁
膜６の上表面から鉛直下方に長く伸びており、層間絶縁
膜以外のものとは接していない。

【００６５】なお、ダミービア２１の深さはプラグ９と
同程度が望ましいが、層間絶縁膜６を貫通する場合であ
っても、層間絶縁膜６の内部に留まる場合であっても、
本発明の効果を得ることができる。

【００６６】以上のように、本発明の第７の実施形態に
おいても、スルーホール底部において断線のない、信頼
性の高い半導体装置を実現することができる。

【００６７】本発明の第８の実施形態を図８に模式的に
示す。この図８は、半導体デバイス１の配線部分をシリ
コン基板２の鉛直上方から見た様子をダミービア２１の
配置を含めて描いた図である。図８において、上層配線
７と下層配線５との交差する部分に上層配線７と下層配
線５とをつなぐようにプラグ９が配置されている。

【００６８】そして、２つのダミービアＡ２４は、下層
配線５上に配置され、鉛直上方に伸びている。一方、２
つのダミービアＢ２５は、上層配線７上に配置され、こ
れより鉛直下方に伸びている。

【００６９】すなわち、図８のＡ−Ａ’線に沿った断面
では、図１と同様な構成となり、図８のＢ−Ｂ’線に沿
った断面では、図９に示すようになる。

【００７０】また、図１０に示すように、図５に示した
例の様に、下層配線５や上層配線７に接しないダミービ
ア２１を同時に配することも有効である。

【００７１】この第８の実施形態においても、スルーホ
ール底部において断線のない、信頼性の高い半導体装置
を実現することができる。

【００７２】なお、図５、図６、図８、図１０に示した
ダミービア２１、２４、２５の本数及び配置について
は、上述した本発明の第１〜第７の実施形態において
も、適用することができる。

【００７３】図１１は、スルーホールとダミービア（ダ
ミープラグ）との間隔と、スルーホール内の底部に作用
する応力との関係を、有限要素法により計算した結果を
示すグラフである。なお、この図１１において、横軸
は、スルーホール中心とダミープラグの中心との距離
（μｍ）を示し、縦軸は、ダミープラグが無い場合の応
力値を１とした場合の応力比を示す。したがって、この
応力比が１未満となる場合に、ダミービアを配置したこ
とによる応力低減効果が表れたと考えて良い。

【００７４】図１１から明かなように、距離が１０μｍ
以内に接近すれば、応力比が１より小となる。したがっ
て、ダミープラグと、スルーホールとの距離は、１０μ
ｍ未満とすれば、良いことが判断できる。

【００７５】なお、スルーホールの近傍に配置するダミ
ープラグの数は、１個以上であれば、応力を低減するこ
とができるが、好ましくは、２個以上配置し、スルーホ
ールを中心として、回転対称となるように配置するのが
望ましい。これは、スルーホールの底部に作用する応力
の分布を均一化にすることができ、応力の抑制効果を大
とすることが期待できるからである。

【００７６】また、ダミービアの材質としては、上述し
たものに限らず、熱膨張係数が、層間絶縁膜より大のも
のであればよい。

【００７７】また、ダミービアの形状は、上述した例に
おいては円柱であるが、円柱に限らず、角柱、楕円の柱
等であってもよい。

【００７８】

【発明の効果】本発明は、以上説明したように構成され
ているため、次のような効果がある。本発明によれば、
アスペクト比が高いスルーホールを持つ半導体装置にお
いても、スルーホール底部において断線が発生しない、
信頼性の高い半導体装置を実現することができる。

【００７９】すなわち、スルーホールの近傍に電流の流
路となることのない、シリコン基板表面に対して鉛直方
向が平行方向よりも長い、プラグと同材質な柱をスルー
ホール周辺に配置することによって、スルーホール深さ
が深い場合においても埋め込み電極（プラグ）の応力を
低減させ、膜の剥離を防止できる。

【００８０】よって、アスペクト比が高いスルーホール
の場合でも信頼性ある伝送が可能となり、信頼性の高い
半導体装置を得ることができる。

【００８１】また、本発明によれば、配線の信頼性を保
ちつつ、メモリー回路とロジック回路等を混載した多機
能なデバイスを製造することができる。すなわち、スル
ーホールの近傍に電流の流路となることのない、シリコ
ン基板表面に対して鉛直方向が平行方向よりも長い、プ
ラグと同材質な柱をスルーホール周辺に配置することに
よって、スルーホール深さが深い場合においても埋め込
み電極の応力を低減させ膜の剥離を防止できる。

【００８２】よって、高さの違うメモリー回路とロジッ
ク回路を電気的に接続するために深いスルーホールを形
成することが可能となり、多機能かつ信頼性の高い半導
体装置を得ることができる。

【図面の簡単な説明】

【図１】本発明における第１の実施形態の要部断面模式
図である。

【図２】本発明における第４の実施形態の要部断面摸式
図である。

【図３】本発明における第５の実施形態の要部断面摸式
図である。

【図４】本発明における第６の実施形態の要部断面摸式
図である。

【図５】本発明における第７の実施形態の要部上面摸式
図である。

【図６】本発明における第７の実施形態の変形例の要部
上面模式図である。

【図７】図５の例のＡ−Ａ’線に沿った断面摸式図であ
る。

【図８】本発明における第８の実施形態の要部上面摸式
図である。

【図９】図８の例のＢ−Ｂ’線に沿った断面摸式図であ
る。

【図１０】本発明における第８の実施形態の変形例の要
部上面摸式図である。

【図１１】スルーホールとダミープラグとの間隔と、応
力との関係を示すグラフである。

【図１２】従来の半導体装置の要部断面模式図である。

【図１３】従来の技術を用いてメモリー回路とロジック
回路を混載した場合を示す断面模式図である。

【符号の説明】

１半導体デバイス２シリコン基板３ゲート電極４層間絶縁膜５下層配線６層間絶縁膜７上層配線８スルーホール９プラグ１０素子分離膜１１ゲート酸化膜１３メモリー部１４ロジック部１５キャパシタ２１ダミービア２２プラグ上部２３プラグ下部２４ダミービアＡ２５ダミービアＢ

フロントページの続き (56)参考文献特開平９−293721（ＪＰ，Ａ) 特開平８−204012（ＪＰ，Ａ) 特開平７−74176（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/768 H01L 21/3213 H01L 21/8242 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、この半導体基板上に積層さ
れる層間絶縁膜と、上記半導体基板上に積層される上層
配線及び下層配線と、上層配線と下層配線とを電気的に
接続するためのプラグと、を少なくとも有する半導体装
置において、半導体基板表面に対して鉛直方向に伸び、上記プラグの
近傍であり、上記層間絶縁膜中に配置される複数の柱で
あって、これら柱は、上記層間絶縁膜の熱膨張係数よ
り、大の熱膨張係数を有し、半導体基板表面に対して鉛
直方向が平行方向よりも長く、上記柱の底面あるいは上
面のどちらか一方のみが上層配線、下層配線の少なくと
もどちらかに接しており、上記柱が電流の流路となら
ず、上記プラグの中心と上記柱の中心との距離が１０μ
ｍ以内の領域に配置される上記複数の柱を備えることを
特徴とする半導体装置。
【請求項２】半導体基板と、この半導体基板上に積層さ
れる層間絶縁膜と、上記半導体基板上に積層される上層
配線及び下層配線と、上層配線と下層配線とを電気的に
接続するためのプラグと、を少なくとも有する半導体装
置において、半導体基板表面に対して鉛直方向に伸び、上記プラグの
近傍であり、上記層間絶縁膜中に配置される少なくとも
１本の柱であって、上記柱は半導体基板表面に対して鉛
直方向が平行方向よりも長く、上記柱の表面がすべて上
記層間絶縁膜に接し、上記層間絶縁膜の熱膨張係数よ
り、大の熱膨張係数を有する上記柱を備えることを特徴
とする半導体装置。
【請求項３】請求項１又は２記載の半導体装置におい
て、上記柱の材質と上記プラグの材質が同一であること
を特徴とする半導体装置。
【請求項４】請求項１又は２記載の半導体装置におい
て、上記柱の材質が金属材料であることを特徴とする半
導体装置。
【請求項５】請求項１又は２記載の半導体装置におい
て、上記柱の材質がＷ、Ｍｏ、ＴｉＮ、Ａｌ、Ｃｕのい
ずれかであることを特徴とする半導体装置。
【請求項６】請求項１又は２記載の半導体装置におい
て、半導体基板表面の鉛直上方から見て、上記柱が上層
配線又は下層配線に対して±０．１μｍの精度で鏡面対
称になるように配置されていることを特徴とする半導体
装置。
【請求項７】請求項１又は２記載の半導体装置におい
て、半導体基板表面の鉛直上方から見て、上記柱が上記
プラグの中心に対して±０．１μｍの精度で回転対称に
なるように配置されていることを特徴とする半導体装
置。
【請求項８】半導体基板と、この半導体基板上に積層さ
れる層間絶縁膜と、上記半導体基板上に積層される上層
配線及び下層配線と、上層配線と下層配線とを電気的に
接続するためのプラグと、を少なくとも有する半導体装
置において、メモリ部と、ロジック部とを備えるとともに、半導体基
板表面に対して鉛直方向に伸び、上記プラグの近傍であ
り、上記層間絶縁膜中に配置される複数の柱であって、
これら柱は、上記層間絶縁膜の熱膨張係数より、大の熱
膨張係数を有し、上記柱は半導体基板表面に対して鉛直
方向が平行方向よりも長く、上記柱の底面あるいは上面
のどちらか一方のみが上層配線、下層配線の少なくとも
どちらかに接しており、上記柱が電流の流路とならず、
上記プラグの中心と上記柱の中心との距離が１０μｍ以
内の領域に配置される上記複数の柱を備えることを特徴
とする半導体装置。
【請求項９】半導体基板と、この半導体基板上に積層さ
れる層間絶縁膜と、上記半導体装置上に積層される上層
配線及び下層配線と、上層配線と下層配線とを電気的に
接続するためのプラグと、を少なくとも有する半導体装
置において、メモリ部と、ロジック部とを備えるとともに、半導体基
板表面に対して鉛直方向に伸び、上記プラグの近傍であ
って、上記層間絶縁膜中に配置される少なくとも１本の
柱であって、上記柱は半導体基板表面に対して鉛直方向
が平行方向よりも長く、上記柱の表面がすべて上記層間
絶縁膜に接し、上記層間絶縁膜の熱膨張係数より、大の
熱膨張係数を有する上記柱を備えることを特徴とする半
導体装置。