JPH11251316A - マルチチップ半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】工程数および工程時間の増大を抑制できるマル
チチップ半導体装置用の半導体チップの製造方法を実現
すること。 【解決手段】貫通孔となる溝１６および配線層１４を同
じ工程で形成することにより、工程数および工程時間の
増大を抑制する。すなわち、層間絶縁膜１２上に配線層
１４となるＡｌＣｕ合金膜を形成した後、このＡｌＣｕ
合金膜の一部に貫通孔に対応した開口部を有するパター
ンを形成し、次に上記ＡｌＣｕ合金膜をマスクにして層
間絶縁膜１２およびシリコン基板１１をエッチングする
ことにより貫通孔となる溝１６を形成し、次に配線溝１
３の外部の余剰なＡｌＣｕ合金膜を除去することによ
り、配線層１４を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の半導体チッ
プを積層してなるマルチチップ半導体装置の製造方法に
関する。

【０００２】

【従来の技術】複数の半導体チップより構成される電子
回路システムの高機能化、特に高速動作化のために半導
体チップ間の接続配線を極力短くすることが必要となっ
てきている。

【０００３】このため、従来の複数の半導体チップを多
層基板上に平面的に並べて実装する方法に対して、複数
の半導体チップを積層することにより、半導体チップ間
の接続配線を極小化する技術が検討されている。

【０００４】この技術は垂直積層集積回路技術と呼ばれ
ており、例えばTechnical digest of international el
ectron devices meeting p.p.249-252(1995)記載のStef
an A. Kuhnらの論文にその概要と効果が記載されてい
る。

【０００５】さらに、この垂直積層集積回路を用いるこ
とにより、製造工程の異なる異種の半導体チップを積層
して１個の混載型半導体装置として機能させることも可
能となる。

【０００６】例えば、大規模メモリーデバイスチップと
高速ロジックデバイスチップとを積層することにより、
メモリー・ロジック混載型半導体装置を容易に製造する
ことが可能となる。

【０００７】ところで、この種の垂直積層集積回路では
上下に積層された半導体チップ間を電気的に接続するた
めに、チップ厚さ方向に貫通したチップ間接続プラグを
形成する必要があり、こうしたチップ間接続プラグの形
成方法として特願昭６０−１６０６４５記載の蕨迫の発
明が開示されている。

【０００８】図１０は、そのチップ間接続プラグの形成
方法を示す工程断面図である。この形成方法では、ま
ず、図１０（ａ）に示すように、半導体素子、層間絶縁
膜、配線層等を形成する前に、シリコン基板８１上にシ
リコン窒化膜からなるマスクパターン８２を形成する。

【０００９】次に図１０（ｂ）に示すように、マスクパ
ターン８２をマスクにして、シリコン基板８１をＲＩＥ
法等のドライエッチング法を用いてエッチングすること
により、シリコン基板８１の将来チップ間貫通孔となる
領域に十分な深さ（少なくともシリコン基板８１の厚さ
の数分の１の深さ）を有する溝８３を形成する。

【００１０】次に図１０（ｃ）に示すように、溝８３の
内面を覆うシリコン酸化膜８４を熱酸化法を用いて形成
する。次に図１０（ｄ）に示すように、溝８３の内部を
不純物を高濃度に含む多結晶シリコン膜等の導電膜から
なるチップ間接続プラグ８５により埋め込む。チップ間
接続プラグ８５はシリコン酸化膜８４によりシリコン基
板８１と絶縁される。

【００１１】次にシリコン基板８１に半導体素子、層間
絶縁膜、配線層等を形成し、半導体チップを形成する。
最後に、図１０（ｅ）に示すように、ドライエッチング
法あるいは機械研磨法を用いて、チップ間接続プラグ８
５の底面が現れるまでシリコン基板８１の裏面を後退さ
せることにより、半導体チップを貫通するチップ間接続
プラグ８５が完成する。

【００１２】このようにして得られた半導体チップをチ
ップ間接続プラグ８５を介して垂直方向に積層・接続す
ることにより、垂直積層集積回路（マルチチップ半導体
装置）を形成することができる。

【００１３】しかしながら、図１０の従来の半導体チッ
プの形成には以下のような問題があった。すなわち、通
常の半導体素子等を形成する工程の他に、半導体チップ
を貫通するチップ間接続プラグ８５を形成する工程が必
要があるので、通常の半導体チップの形成方法に比べ
て、工程数および工程時間が増大するという問題があっ
た。

【００１４】

【発明が解決しようとする課題】上述の如く、従来のマ
ルチチップ半導体装置の製造方法は、半導体チップを貫
通するチップ間接続プラグを形成する工程が必要がある
ので、通常のシングルチップの半導体装置の製造方法に
比べて、工程数および工程時間が増大するという問題が
あった。

【００１５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、工程数および工程時間
の増大を抑制できるマルチチップ半導体装置の製造方法
を提供することにある。

【００１６】

【課題を解決するための手段】［構成］上記目的を達成
するために、本発明（請求項１）に係るマルチチップ半
導体装置の製造方法は、素子が集積形成された半導体基
板と、この半導体基板上に形成され、層間絶縁膜に配線
層が埋め込まれた埋込み型配線構造とを具備してなる半
導体チップを複数積層してなり、かつ前記半導体チップ
間の電気的接続を、前記半導体基板を貫通する貫通孔内
に形成されたチップ間接続プラグにより行うマルチチッ
プ半導体装置の製造方法であって、前記層間絶縁膜に接
続孔を形成する工程と、この接続孔の内部を埋め込むよ
うに全面に導電膜を形成する工程と、前記接続孔が存在
しない領域上に前記貫通孔に対応した開口部を有するマ
スクパターンを前記導電膜上に形成する工程と、このマ
スクパターンをマスクにして前記導電膜をエッチングす
ることにより、前記マスクパターンのパターンを前記導
電膜に転写する工程と、この導電膜をマスクに用いて前
記層間絶縁膜および前記半導体基板をエッチングするこ
とにより、前記層間絶縁膜を貫通し、かつ前記半導体基
板の途中の深さまで達した前記貫通孔となる溝を形成す
る工程と、前記接続孔の外部の前記導電膜を除去するこ
とにより、前記配線層を形成する工程と、前記接続孔の
外部の前記導電膜を除去する前または後に前記溝内に前
記チップ間接続プラグを形成する工程と、前記チップ間
接続プラグが現れるまで、前記接続孔が形成された表面
と反対側の表面から前記半導体基板を後退させることに
より、前記貫通孔を形成する工程とを有することを特徴
とする。

【００１７】また、本発明（請求項２）に係る他のマル
チチップ半導体装置の製造方法は、素子が集積形成され
た半導体基板と、この半導体基板上に形成され、層間絶
縁膜に配線層が埋め込まれた埋込み型配線構造をＮ（≧
２）個積層してなる多層配線構造とを具備してなる半導
体チップを複数積層してなり、かつ前記半導体チップ間
の電気的接続を、前記半導体基板を貫通する貫通孔内に
形成されたチップ間接続プラグにより行うマルチチップ
半導体装置の製造方法であって、第１層目から第Ｎ−２
層目までの前記埋込み型配線構造を形成する工程と、前
記第Ｎ−２層目の埋込み型配線構造の第Ｎ−２層目の層
間絶縁膜上に第Ｎ−１層目の層間絶縁膜を形成する工程
と、前記第Ｎ−１層目の層間絶縁膜に第Ｎ−１層目の配
線層を埋め込むための第Ｎ−１番目の接続孔を形成する
工程と、この第Ｎ−１番目の接続孔の内面を覆うよう
に、第Ｎ−１番目の配線層となる導電膜を全面に形成す
る工程と、前記貫通孔が存在しない領域上に前記貫通孔
に対応した開口部を有するマスクパターンを前記導電膜
上に形成する工程と、このマスクパターンをマスクにし
て前記導電膜をエッチングすることにより、前記マスク
パターンのパターンを前記導電膜に転写する工程と、こ
の導電膜をマスクに用いて前記第Ｎ−１番目の層間絶縁
膜から第１層目までの層間絶縁膜および前記半導体基板
をエッチングすることにより、前記第Ｎ−１番目の層間
絶縁膜から第１層目までの層間絶縁膜を貫通し、かつ前
記半導体基板の途中の深さまで達した前記貫通孔となる
溝を形成する工程と、前記第Ｎ−１番目の接続孔の外部
の前記導電膜を除去することにより、前記第Ｎ−１番目
の配線層を形成する工程と、前記溝の内面を被覆するよ
うに第Ｎ番目の層間絶縁膜を全面に形成した後、このＮ
番目の層間絶縁膜に第Ｎ番目の配線層を埋め込むための
第Ｎ番目の接続孔を形成する工程と、この第Ｎ番目の接
続孔を埋込み、かつ前記溝内の前記第Ｎ番目の層間絶縁
膜の表面を被覆するように、第Ｎ番目の配線層および前
記チップ間接続プラグとなる導電膜を全面に形成する工
程と、前記第Ｎ番目の接続孔および前記溝の外部の前記
導電膜を除去して、前記第Ｎ番目の配線層および前記チ
ップ間接続プラグを形成する工程と、前記チップ間接続
プラグが現れるまで、前記溝が形成された表面と反対側
の表面から前記半導体基板を後退させることにより、前
記貫通孔を形成する工程とを有することを特徴とする。

【００１８】ここで、半導体基板としてはシリコン基
板、配線層となる導電膜としてはＡｌＣｕ合金膜または
Ｃｕ膜を用いることが好ましい（請求項３）。この場
合、ＡｌＣｕ合金膜またはＣｕ膜のエッチング速度はシ
リコン基板のそれよりも十分に遅くできるので、配線層
となる導電膜をハードマスクとして使用することができ
るようになる。

【００１９】また、接続孔の外部の導電膜の除去はＣＭ
Ｐ法を用いて行うことが好ましい（請求項４）。この場
合、配線層となる導電膜としてハードマスクとして使用
できるＡｌＣｕ合金膜またはＣｕ膜を用いた場合でも、
接続孔の外部のＡｌＣｕ合金膜またはＣｕ膜を容易に除
去できるので、除去工程時間を短縮できる。

【００２０】また、接続孔は、例えばデュアルダマシン
配線構造の配線溝およびヴィアホールである（請求項
５）。 ［作用］本発明（請求項１，２）によれば、配線層とな
る導電膜の一部にマスクパターンを形成し、このマスク
パターンをマスクにして層間絶縁膜および半導体基板を
エッチングすることにより貫通孔となる溝を形成するの
で、マスクパターンとなる膜を別途形成する必要がなく
なる。

【００２１】さらに、接続孔の外部の導電膜を除去して
配線層を形成する工程で、マスクパターンとして用いた
導電膜が除去されるので、マスクパターンを別途除去す
る必要がなくなる。

【００２２】したがって、本発明によれば、従来法に比
べてマスクパターンとなる膜の形成工程およびマスクパ
ターンの除去工程の分だけ工程数が減り、これにより工
程数および工程時間の増大を抑制できるようになる。

【００２３】さらに、本発明（請求項２）によれば、Ｎ
層目の配線層となる導電膜の一部をチップ間接続プラグ
の一部として利用し、Ｎ層目の配線層とチップ間接続プ
ラグとを同一の工程で形成しているので、工程数および
工程時間の増大をさらに抑制できるようになる。

【００２４】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施形態）図１および図２は、本発明の第１の
実施形態に係るマルチチップ半導体装置用の半導体チッ
プの製造方法を示す工程断面図である。

【００２５】まず、図１（ａ）に示すように、シリコン
基板１１にトランジスタ等の素子（不図示）を集積形成
し、続いてシリコン基板１１上に層間絶縁膜１２を形成
した後、この層間絶縁膜１２に配線溝１３を形成する。
なお、図では層間絶縁膜１２は１層目の層間絶縁膜とな
っているが、何層目であっても良い。

【００２６】次に図１（ｂ）に示すように、配線溝１３
の内部を埋め込むようにＡｌＣｕ合金膜１４を全面に形
成する。ＡｌＣｕ合金膜１４の成膜法としては例えばス
パッタリング法を用いる。

【００２７】次に図１（ｃ）に示すように、配線溝１３
が存在しない領域上、つまり貫通孔形成領域上に貫通孔
に対応した開口部を有するフォトレジストパターン１５
を形成する。

【００２８】次に図１（ｄ）に示すように、フォトレジ
ストパターン１５をマスクにして、ＡｌＣｕ合金膜１４
をＲＩＥ法を用いてエッチングすることにより、フォト
レジストパターン１５のパターンをＡｌ合金膜１４に転
写する。この後、フォトレジストパターン１５を酸素ア
ッシングを用いて除去する。

【００２９】次に図２（ｅ）に示すように、パターンが
転写されたＡｌＣｕ合金膜１４をマスクにして、Ｆ系ガ
スを用いたＲＩＥ法により層間絶縁膜１２およびシリコ
ン基板１１をエッチングすることにより、層間絶縁膜１
２を貫通し、かつシリコン基板１１の途中の深さまで達
した深い溝１６を形成する。

【００３０】ここで、エッチングガスとしてＦ系ガスを
用いた場合、ＡｌＣｕ合金のエッチング速度はシリコン
のそれよりも十分に遅くなるので、パターンが転写され
たＡｌＣｕ合金膜１４はハードマスクとして用いること
ができる。したがって、エッチング中にＡｌＣｕ合金膜
１４が消滅してしまい、深い（所望の形状の）溝１６を
形成することができないという問題は起こらない。

【００３１】また、配線層となるＡｌＣｕ合金膜１４の
一部にマスクパターンを形成し、このマスクパターンを
マスクにして層間絶縁膜１２およびシリコン基板１１を
エッチングすることにより貫通孔となる溝１６を形成す
るので、マスクパターンとなる膜を別途形成する必要が
なくなる。これにより、工程数および工程時間の増大を
抑制できるようになる。

【００３２】また、ＲＩＥ中はウェハ表面が良導体であ
るＡｌＣｕ合金膜１４により被覆されているため、シリ
コン基板１１にＭＯＳトランジスタが形成されていて
も、ＲＩＥ時に生成されたプラズマがゲート電極に帯電
することによるＭＯＳトランジスタへのダメージがない
という利点がある。

【００３３】次に図２（ｆ）に示すように、配線溝１３
の外部のＡｌＣｕ合金膜１４をＣＭＰ法を用いて除去す
ることにより、ＡｌＣｕ配線層１４を形成する。このよ
うに配線溝１３の外部のＡｌＣｕ合金膜１４を除去して
ＡｌＣｕ配線層１４を形成する工程で、マスクパターン
として用いたＡｌＣｕ合金膜１４が除去されるので、マ
スクパターンを別途除去する必要がなくなる。これによ
り、工程数および工程時間の増大を抑制できるようにな
る。

【００３４】また、先の図２（ｅ）のＲＩＥ工程で配線
溝１３上のＡｌＣｕ合金膜１４の表面は物理的あるいは
化学的ダメージを受けるが、このダメージを受けた部分
はＣＭＰにより除去されるため、ＡｌＣｕ配線層１４の
ＲＩＥダメージの影響はない。

【００３５】次に図２（ｇ）に示すように、溝１６内に
絶縁膜１７を介してチップ間接続プラグ１８を埋込み形
成する。具体的には、溝１６の内面を被覆するように絶
縁膜１７を全面に形成し、続いて溝１６の内部を充填す
るようにチップ間接続プラグ１８となる不純物を高濃度
に含む多結晶シリコン膜等の導電膜を全面に形成した
後、溝１６の外部の絶縁膜１７、導電膜をＣＭＰ法によ
り除去することにより形成する。

【００３６】最後に、図２（ｈ）に示すように、溝チッ
プ間接続プラグ１８が現れるまでシリコン基板１１の裏
面をＣＭＰ法により研磨することにより、貫通孔１９内
にチップ間接続プラグ１８が埋め込まれてなるマルチチ
ップ半導体装置用の半導体チップが完成する。このよう
にして形成された半導体チップを複数個積層することに
より、マルチチップ半導体装置（垂直積層集積回路）を
形成することが可能となる。

【００３７】かくして本実施形態によれば、マルチチッ
プ半導体装置（垂直積層集積回路）用の半導体チップの
製造方法に関し、貫通孔１９となる溝１６の形成工程を
ＡｌＣｕ合金配線１４の形成工程中に挿入することによ
り、工程数と工程時間の増大を抑制できるようになる。

【００３８】なお、本実施形態では、配線材料としてＡ
ｌＣｕ合金を用いたが、その代わりにＣｕを用いても同
様な効果が得られる。要は、チップ内微細配線として十
分低い比抵抗を有し、かつ溝１６を形成する際にＳｉや
ＳｉＯ₂と比較して十分小さなエッチング速度を有する
材料であれば良い。 （第２の実施形態）図３および図４は、本発明の第２の
実施形態に係るマルチチップ半導体装置用の半導体チッ
プの製造方法を示す工程断面図である。

【００３９】まず、図３（ａ）に示すように、シリコン
基板２１にトランジスタ等の素子（不図示）を集積形成
し、続いてシリコン基板２１上に層間絶縁膜２２を形成
した後、この層間絶縁膜２２に配線溝２３，２４を形成
する。

【００４０】ここで、配線溝２３は配線層だけが埋め込
まれる溝、配線溝２４は配線層およびチップ間接続プラ
グが埋め込まれる溝である。また、図では層間絶縁膜２
２は１層目の層間絶縁膜となっているが、何層目であっ
ても良い。

【００４１】次に図３（ｂ）に示すように、配線溝２
３，２４の内部を埋め込むようにＡｌＣｕ合金膜２５を
全面に堆積する。ＡｌＣｕ合金膜２５の成膜法としては
例えばスパッタリング法を用いる。

【００４２】次に図３（ｃ）に示すように、配線溝２４
が存在する領域上、つまり貫通孔形成領域上に貫通孔に
対応した開口部を有するフォトレジストパターン２６を
形成する。

【００４３】次に図３（ｄ）に示すように、フォトレジ
ストパターン２６をマスクにして、ＡｌＣｕ合金膜２５
をＲＩＥ法を用いてエッチングすることにより、フォト
レジストパターン２６のパターンをＡｌ合金膜２５に転
写する。この後、フォトレジストパターン２６を酸素ア
ッシングを用いて除去する。

【００４４】次に図４（ｅ）に示すように、パターンが
転写されたＡｌＣｕ合金膜２５をマスクにして、Ｆ系ガ
スを用いたＲＩＥ法により層間絶縁膜２２およびシリコ
ン基板２１をエッチングすることにより、層間絶縁膜２
２を貫通し、かつシリコン基板２１の途中の深さまで達
する深い溝２７を形成する。

【００４５】ここで、エッチングガスとしてＦ系ガスを
用いた場合、ＡｌＣｕ合金のエッチング速度はシリコン
のそれよりも十分に遅くなるので、パターンが転写され
たＡｌＣｕ合金膜２５はハードマスクとして用いること
ができる。したがって、エッチング中にＡｌＣｕ合金膜
２５が消滅してしまい、深い（所望の形状の）溝２７を
形成することができなくなるという問題は起こらない。

【００４６】また、配線層となるＡｌＣｕ合金膜２５の
一部にマスクパターンを形成し、このマスクパターンを
マスクにして層間絶縁膜２２およびシリコン基板２１を
エッチングすることにより貫通孔となる溝２７を形成す
るので、マスクパターンとなる膜を別途形成する必要が
なくなる。これにより、工程数および工程時間の増加を
抑制できるようになる。

【００４７】また、ＲＩＥ中はウェハ表面が良導体であ
るＡｌＣｕ合金膜２５により被覆されているため、シリ
コン基板２１にＭＯＳトランジスタが形成されていて
も、ＲＩＥ時に生成されたプラズマがゲート電極に帯電
することによるＭＯＳトランジスタへのダメージがない
という利点がある。

【００４８】次に図２（ｆ）に示すように、溝２７の内
面を被覆するようにチップ間接続プラグとなるＡｌＣｕ
合金膜２８を全面に形成する。このＡｌＣｕ合金膜２８
は配線層となるＡｌ合金膜２５と電気的に接続する。

【００４９】ここで、ＡｌＣｕ合金膜２８の成膜法とし
ては、スパッタ法、ＣＶＤ法、メッキ法等のいかなる薄
膜形成方法も適用可能である。また、溝２７はここでは
完全には埋め込まれていないが、溝２７に空隙がないよ
うに導電性薄膜で完全に埋め込んでも良い。

【００５０】次に図４（ｇ）に示すように、配線溝２
３，２４の外部のＡｌＣｕ合金膜２５，２８をＣＭＰ法
を用いて除去することにより、ＡｌＣｕ配線層２５およ
びこれと電気的に接続するチップ間接続プラグ２８を形
成する。

【００５１】このように配線溝２３，２４の外部のＡｌ
Ｃｕ合金膜２５，２８を除去してＡｌＣｕ配線層２５お
よびチップ間接続プラグ２８を形成する工程で、マスク
パターンとして用いた配線溝２４上の余剰なＡｌＣｕ合
金膜２５が除去されるので、マスクパターンを別途除去
する必要がなくなる。これにより、工程数および工程時
間の増加を抑制できるようになる。

【００５２】また、先の図４（ｅ）のＲＩＥ工程で配線
溝２３，２４上のＡｌＣｕ合金膜２５，２８の表面は物
理的あるいは化学的ダメージを受けるが、このダメージ
を受けた部分はＣＭＰにより除去されるため、ＡｌＣｕ
配線層２５およびチップ間接続プラグ２８のＲＩＥダメ
ージの影響はない。

【００５３】このようにチップ間接続プラグ２８にはＲ
ＩＥダメージがないことと、チップ間接続プラグ２８が
ＡｌＣｕ配線層２５に直接接していることから、電気的
特性の優れたチップ間接続プラグ２８を形成できる。

【００５４】なお、ここでは配線溝２３，２４の外部の
全てのＡｌＣｕ合金膜２５，２８をＣＭＰ法を用いて同
時に除去したが、最初にＡｌＣｕ合金膜２５上のＡｌＣ
ｕ合金膜２８だけをドライエッチング等を用いて除去
し、次に配線溝２３，２４の外部のＡｌＣｕ合金膜２
５，２８をＣＭＰ法を用いて同時に除去しても良い。

【００５５】次に図４（ｈ）に示すように、溝２７の内
部を充填するように絶縁膜２９を全面に堆積する。最後
に、図４（ｉ）に示すように、チップ間接続プラグ２８
が現れるまでシリコン基板２１の裏面をＣＭＰ法により
研磨することにより、貫通孔３０内にチップ間接続プラ
グ２８が埋め込まれてなるマルチチップ半導体装置用の
半導体チップが完成する。このようにして形成された半
導体チップを複数個積層することにより、マルチチップ
半導体装置（垂直積層集積回路）を形成することが可能
となる。

【００５６】なお、絶縁膜２９は、配線層２５が多層配
線層の最上層である場合には、図５（ａ）に示すように
チップ表面の保護膜となり、配線層２５が最上層以外の
場合には、図５（ｂ）に示すように層間絶縁膜となる。
すなわち、チップ間接続プラグ２８を形成する場所は任
意の層を選択することが可能である。なお、図中３１は
ＭＯＳトランジスタ、３２は層間絶縁膜、３３は配線層
を示している。

【００５７】なお、本実施形態でも第１の実施形態と同
様な変形例が可能である。すなわち、配線材料としてＣ
ｕ等の他の導電物質を用いても良い。以上述べたように
本実施形態によれば、マルチチップ半導体装置（垂直積
層集積回路）用の半導体チップの製造方法に関し、貫通
孔３０となる溝２７の形成工程をＡｌＣｕ合金配線２５
の形成工程中に挿入することにより、工程数と工程時間
の増大を抑制でき、かつ電気特性の優れたチップ間接続
プラグ２８を形成できるようになる。 （第３の実施形態）図６、図７および図８は、本発明の
第３の実施形態に係るマルチチップ半導体装置用の半導
体チップの製造方法を示す工程断面図である。ここでは
配線構造が４層の多層配線の場合について説明する。

【００５８】まず、図６（ａ）に示すように、シリコン
基板４１の表面にトランジスタが集積形成されてなるト
ランジスタ層４２を周知の半導体チップの製造方法を用
いて形成し、続いてシリコン基板４１上に第１層間絶縁
膜４３を形成する。

【００５９】次に同図（ａ）に示すように、光リングラ
フィー法とＲＩＥ法を用いて、第１層間絶縁膜４３に配
線溝および接続孔（ヴィアホール）を形成し、続いて配
線溝および接続孔の内部を充填するようにスパッタリン
グ法を用いてＡｌＣｕ合金膜を全面に堆積した後、配線
溝および接続孔の外部の余剰なＡｌＣｕ合金膜をＣＭＰ
法を用いて研磨除去することにより、第１デュアルダマ
シン配線４４を形成する（デュアルダマシンプロセ
ス）。

【００６０】次に同図（ａ）に示すように、第２層間絶
縁膜４５を全面に形成した後、デュアルダマシンプロセ
スに従って第２デュアルダマシン配線４６を形成する。
次に図６（ｂ）に示すように、第３層間絶縁膜４７を全
面に形成した後、この第３層間絶縁膜４７に配線溝およ
び接続孔４８を形成する。

【００６１】次に図６（ｃ）に示すように、配線溝およ
び接続孔４８の内部を充填するようにＡｌＣｕ合金膜４
９を全面に堆積する。ＡｌＣｕ合金膜４９の成膜法とし
ては例えばスパッタリング法を用いる。

【００６２】次に同図（ｃ）に示すように、シリコンチ
ップ周辺のトランジスタ層４２が存在しない領域上、つ
まり貫通孔形成領域上に貫通孔に対応した開口部を有す
るフォトレジストパターン５０を形成する。

【００６３】次に図７（ｄ）に示すように、フォトレジ
ストパターン５０をマスクにして、ＡｌＣｕ合金膜４９
をＲＩＥ法を用いてエッチングすることにより、フォト
レジストパターン５０のパターンをＡｌ合金膜４９に転
写する。この後、フォトレジストパターン５０を酸素ア
ッシングを用いて除去する。

【００６４】次に図７（ｅ）に示すように、パターンが
転写されたＡｌＣｕ合金膜４９をマスクにして、Ｆ系ガ
スを用いたＲＩＥ法により第１〜第３層間絶縁膜４３，
４５，４７およびシリコン基板２１をエッチングするこ
とにより、第１〜第３層間絶縁膜４３，４５，４７を貫
通し、かつシリコン基板４１の途中の深さまで達する深
い溝５１を形成する。

【００６５】ここで、エッチングガスとしてＦ系ガスを
用いた場合、ＡｌＣｕ合金のエッチング速度はシリコン
のそれよりも十分に遅くなるので、パターンが転写され
たＡｌＣｕ合金膜４９はハードマスクとして用いること
ができる。したがって、エッチング中にＡｌＣｕ合金膜
４９が消滅してしまい、深い（所望の形状の）溝５１を
形成することができなくなるという問題は起こらない。

【００６６】また、第３デュアルダマシン配線となるＡ
ｌＣｕ合金膜４９の一部にマスクパターンを形成し、こ
のマスクパターンをマスクにして第１〜第３層間絶縁膜
４３，４５，４７およびシリコン基板４１をエッチング
することにより貫通孔となる溝５１を形成するので、マ
スクパターンとなる膜を別途形成する必要がなくなる。
これにより、工程数および工程時間の増大を抑制できる
ようになる。

【００６７】また、ＲＩＥ中はウェハ表面が良導体であ
るＡｌＣｕ合金膜４９により被覆されているため、トラ
ンジスタ層４２にＭＯＳトランジスタが形成されていて
も、ＲＩＥ時に生成されたプラズマがゲート電極に帯電
することによるＭＯＳトランジスタへのダメージがない
という利点がある。

【００６８】次に図７（ｆ）に示すように、配線溝およ
び接続孔４８の外部のＡｌＣｕ合金膜４９をＣＭＰ法を
用いて除去することにより、第３デュアルダマシン配線
４９を形成する。

【００６９】このように配線溝および接続孔４８の外部
のＡｌＣｕ合金膜４９を除去して第３デュアルダマシン
配線４９を形成する工程で、マスクパターンとして用い
た部分の余剰なＡｌＣｕ合金膜４９が除去されるので、
マスクパターンを別途除去する必要がなくなる。これに
より、工程数および工程時間の増大を抑制できるように
なる。

【００７０】また、先の図７（ｅ）のＲＩＥ工程で配線
溝および接続孔４８上のＡｌＣｕ合金膜４９の表面は物
理的あるいは化学的ダメージを受けるが、このダメージ
を受けた部分はＣＭＰにより除去されるため、第３デュ
アルダマシン配線４９のＲＩＥダメージの影響はない。

【００７１】次に図８（ｇ）に示すように、溝５１の内
面を被覆するように第４層間絶縁膜５２を全面に形成
し、続いてこの第４層間絶縁膜５２に配線溝および接続
孔５３を形成した後、この配線溝および接続孔５３の内
部を充填し、かつ溝５１内の第４層間絶縁膜５２の表面
を被覆するように第４デュアルダマシン配線およびチッ
プ間接続プラグとなるＡｌＣｕ合金膜５４を全面に形成
する。

【００７２】ここで、溝５１内のＡｌＣｕ合金膜５４は
第４層間絶縁膜５２を介してシリコン基板４１と接する
ので、シリコン基板４１と次工程で形成されるチップ間
接続プラグとの間に電気的短絡が起こることを防止する
ことができる。

【００７３】また、一般に配線溝の幅および接続孔（ヴ
ィアホール）の径はそれぞれ１μｍ以下であり、一方、
貫通孔（溝５１）の径は数十μｍから１００0 μｍ程度
であることから、配線溝および接続孔を埋め込むために
必要とされるＡｌＣｕ合金膜の膜厚では、貫通孔（溝５
１）を隙間なく充填することは不可能である。

【００７４】しかし、少なくとも１μｍ以上の膜厚のＡ
ｌＣｕ合金膜５４を形成することにより、溝５１の側面
に十分な膜厚のＡｌＣｕ合金膜５４を形成することがで
きるため、低抵抗のチップ間接続プラグを形成すること
が可能となる。

【００７５】次に図８（ｈ）に示すように、配線溝およ
び接続孔５３、ならびに溝５１の外部のＡｌＣｕ合金膜
５４をＣＭＰ法を用いて除去することにより、第４デュ
アルダマシン配線５４ａおよびチップ間接続プラグ５４
ｂを形成する。

【００７６】このように第４デュアルダマシン配線５４
ａの形成時に、チップ間接続プラグ５４ｂも同時に形成
されるので、工程数の削減化および工程時間の短縮化を
図ることができる。

【００７７】また、配線溝および接続孔５３を形成する
ときに溝５１の周辺に凹部を形成しておけば、第４デュ
アルダマシン配線の形成と同時に溝５１の周辺にＡｌＣ
ｕ合金膜５４からなるフリンジを形成することも可能で
ある。

【００７８】次に同図（ｈ）に示すように、溝５１の内
面を被覆するように保護絶縁膜５５をチップ表面の全面
に形成する。次に図８（ｉ）に示すように、溝５１上お
よびその周囲の保護絶縁膜５５を除去して、半導体チッ
プを積層するためのチップ表面側のチップ間接続プラグ
５４ｂを露出させる。

【００７９】最後に、同図（ｉ）に示すように、チップ
間接続電極５４が現れるまでシリコン基板４１の裏面を
ＣＭＰ法により研磨することにより、貫通孔５６の内面
にチップ間接続プラグ５４ｂが形成されてなるマルチチ
ップ半導体装置用の半導体チップが完成する。このよう
にして形成された半導体チップを複数個積層することに
より、マルチチップ半導体装置（垂直積層集積回路）を
形成することが可能となる。

【００８０】なお、図８（ｉ）の工程において、シリコ
ン基板４１の裏面をＣＭＰ法により研磨する前に、図９
に示すように。溝５１の空隙部をメッキ法やＣＶＤ法を
用いて充填用導電膜５７にて完全に充填しても良い。充
填用導電膜５７としては、例えば金属膜または不純物を
高濃度に含む多結晶シリコン膜を用いる。

【００８１】また、本実施形態でも第１の実施形態と同
様な変形例が可能である。すなわち、配線材料としてＣ
ｕ等の他の導電物質を用いても良い。また、本実施形態
では、配線構造が４層の多層配線層の場合について説明
したが、本発明は他の多層配線層を有する半導体チップ
にも適用可能である。すなわち、配線層数がＮ層の場合
（Ｎ≧２）には、（Ｎ−１）層目の配線の形成時に貫通
孔となる溝を形成し、導電膜を加工してＮ層目の最上層
の配線層となる導電膜を形成するときにこの導電膜で貫
通孔となる溝の内面を被覆するようにすれば良い。

【００８２】以上述べたように本実施形態によれば、マ
ルチチップ半導体装置（垂直積層集積回路）用の半導体
チップの製造方法に関し、貫通孔５６となる溝５１の形
成工程を第３デュアルダマシン配線４９の形成工程中に
挿入し、かつチップ間接続プラグ５４ｂの形成工程を第
４デュアルダマシン配線５４ａの形成工程中に挿入する
ことにより、工程数および工程時間の増大を抑制できる
ようになる。

【００８３】

【発明の効果】以上詳説したように本発明によれば、マ
ルチチップ半導体装置用の半導体チップの製造方法に関
し、配線層となる導電膜の一部を貫通孔を形成するため
のマスクパターンに利用することにより、マスクパター
ンとなる膜を別途形成することおよびマスクパターンを
別途除去することが不要になるので、工程数および工程
時間の増大を抑制できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るマルチチップ半
導体装置用の半導体チップの前半の製造方法を示す工程
断面図

【図２】本発明の第１の実施形態に係るマルチチップ半
導体装置用の半導体チップの後半の製造方法を示す工程
断面図

【図３】本発明の第２の実施形態に係るマルチチップ半
導体装置用の半導体チップの前半の製造方法を示す工程
断面図

【図４】本発明の第２の実施形態に係るマルチチップ半
導体装置用の半導体チップの後半の製造方法を示す工程
断面図

【図５】貫通孔の内部を充填する絶縁膜が表面保護膜と
して用いられた場合および層間絶縁膜として用いられた
場合の半導体チップの断面図

【図６】本発明の第３の実施形態に係るマルチチップ半
導体装置用の半導体チップの前半の製造方法を示す工程
断面図

【図７】本発明の第３の実施形態に係るマルチチップ半
導体装置用の半導体チップの中半の製造方法を示す工程
断面図

【図８】本発明の第３の実施形態に係るマルチチップ半
導体装置用の半導体チップの後半の製造方法を示す工程
断面図

【図９】第３の実施形態の変形例を説明するための断面
図

【図１０】従来のマルチチップ半導体装置用の半導体チ
ップの製造方法を示す工程断面図

【符号の説明】

１１…シリコン基板 １２…層間絶縁膜 １３…配線溝 １４…ＡｌＣｕ合金膜（配線層） １５…フォトレジストパターン １６…貫通孔となる溝 １７…絶縁膜 １８…チップ間接続プラグ １９…貫通孔 ２１…シリコン基板 ２２…層間絶縁膜 ２３…通常の配線溝 ２４…貫通孔が形成される配線溝 ２５…ＡｌＣｕ合金膜 ２６…フォトレジストパターン ２７…貫通孔となる溝 ２８…チップ間接続プラグ ２９…絶縁膜 ３０…貫通孔 ３１…ＭＯＳトランジスタ ３２…層間絶縁膜 ３３…配線層 ４１…シリコン基板 ４２…トランジスタ層 ４３…第１層間絶縁膜 ４４…第１デュアルダマシン配線 ４５…第２層間絶縁膜 ４６…第２デュアルダマシン配線 ４７…第３層間絶縁膜 ４８…配線溝および接続孔 ４９…ＡｌＣｕ合金膜（第３デュアルダマシン配線） ５０…フォトレジストパターン ５１…貫通孔となる溝 ５２…第４層間絶縁膜 ５３…配線溝および接続孔 ５４…ＡｌＣｕ合金膜 ５４ａ…第４デュアルダマシン配線 ５４ｂ…チップ間接続プラグ ５５…保護絶縁膜 ５６…貫通孔 ５７…充填用導電膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 圭一 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】素子が集積形成された半導体基板と、この
   半導体基板上に形成され、層間絶縁膜に配線層が埋め込
   まれた埋込み型配線構造とを具備してなる半導体チップ
   を複数積層してなり、かつ前記半導体チップ間の電気的
   接続を、前記半導体基板を貫通する貫通孔内に形成され
   たチップ間接続プラグにより行うマルチチップ半導体装
   置の製造方法であって、 前記層間絶縁膜に接続孔を形成する工程と、 この接続孔の内部を埋め込むように全面に導電膜を形成
   する工程と、 前記接続孔が存在しない領域上に前記貫通孔に対応した
   開口部を有するマスクパターンを前記導電膜上に形成す
   る工程と、 このマスクパターンをマスクにして前記導電膜をエッチ
   ングすることにより、前記マスクパターンのパターンを
   前記導電膜に転写する工程と、 この導電膜をマスクに用いて前記層間絶縁膜および前記
   半導体基板をエッチングすることにより、前記層間絶縁
   膜を貫通し、かつ前記半導体基板の途中の深さまで達し
   た前記貫通孔となる溝を形成する工程と、 前記接続孔の外部の前記導電膜を除去することにより、
   前記配線層を形成する工程と、 前記接続孔の外部の前記導電膜を除去する前または後に
   前記溝内に前記チップ間接続プラグを形成する工程と、 前記チップ間接続プラグが現れるまで、前記接続孔が形
   成された表面と反対側の表面から前記半導体基板を後退
   させることにより、前記貫通孔を形成する工程とを有す
   ることを特徴とするマルチチップ半導体装置の製造方
   法。
2. 【請求項２】素子が集積形成された半導体基板と、この
   半導体基板上に形成され、層間絶縁膜に配線層が埋め込
   まれた埋込み型配線構造をＮ（≧２）個積層してなる多
   層配線構造とを具備してなる半導体チップを複数積層し
   てなり、かつ前記半導体チップ間の電気的接続を、前記
   半導体基板を貫通する貫通孔内に形成されたチップ間接
   続プラグにより行うマルチチップ半導体装置の製造方法
   であって、 第１層目から第Ｎ−２層目までの前記埋込み型配線構造
   を形成する工程と、 前記第Ｎ−２層目の埋込み型配線構造の第Ｎ−２層目の
   層間絶縁膜上に第Ｎ−１層目の層間絶縁膜を形成する工
   程と、 前記第Ｎ−１層目の層間絶縁膜に第Ｎ−１層目の配線層
   を埋め込むための第Ｎ−１番目の接続孔を形成する工程
   と、 この第Ｎ−１番目の接続孔の内面を覆うように、第Ｎ−
   １番目の配線層となる導電膜を全面に形成する工程と、 前記貫通孔が存在しない領域上に前記貫通孔に対応した
   開口部を有するマスクパターンを前記導電膜上に形成す
   る工程と、 このマスクパターンをマスクにして前記導電膜をエッチ
   ングすることにより、前記マスクパターンのパターンを
   前記導電膜に転写する工程と、 この導電膜をマスクに用いて前記第Ｎ−１番目の層間絶
   縁膜から第１層目までの層間絶縁膜および前記半導体基
   板をエッチングすることにより、前記第Ｎ−１番目の層
   間絶縁膜から第１層目までの層間絶縁膜を貫通し、かつ
   前記半導体基板の途中の深さまで達した前記貫通孔とな
   る溝を形成する工程と、 前記第Ｎ−１番目の接続孔の外部の前記導電膜を除去す
   ることにより、前記第Ｎ−１番目の配線層を形成する工
   程と、 前記溝の内面を被覆するように第Ｎ番目の層間絶縁膜を
   全面に形成した後、このＮ番目の層間絶縁膜に第Ｎ番目
   の配線層を埋め込むための第Ｎ番目の接続孔を形成する
   工程と、 この第Ｎ番目の接続孔を埋込み、かつ前記溝内の前記第
   Ｎ番目の層間絶縁膜の表面を被覆するように、第Ｎ番目
   の配線層および前記チップ間接続プラグとなる導電膜を
   全面に形成する工程と、 前記第Ｎ番目の接続孔および前記溝の外部の前記導電膜
   を除去して、前記第Ｎ番目の配線層および前記チップ間
   接続プラグを形成する工程と、 前記チップ間接続プラグが現れるまで、前記溝が形成さ
   れた表面と反対側の表面から前記半導体基板を後退させ
   ることにより、前記貫通孔を形成する工程とを有するこ
   とを特徴とするマルチチップ半導体装置の製造方法。
3. 【請求項３】前記半導体基板はシリコン基板、前記導電
   膜はＡｌＣｕ合金膜またはＣｕ膜であることを特徴とす
   る請求項１または請求項２に記載のマルチチップ半導体
   装置の製造方法。
4. 【請求項４】前記接続孔の外部の前記導電膜をＣＭＰ法
   を用いて除去することを特徴とする請求項１または請求
   項２に記載のマルチチップ半導体装置の製造方法。
5. 【請求項５】前記接続孔は、デュアルダマシン配線構造
   の配線溝およびヴィアホールであることを特徴とする請
   求項１または請求項２に記載のマルチチップ半導体装置
   の製造方法。