JP2010034591A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】n型半導体基板105には、隣接するp型不純物拡散領域109間に、一方の主面側から他方の主面側に貫通する貫通孔105cが形成されている。貫通孔105cは、p型不純物拡散領域109それぞれに対応して設けられている。貫通孔105cを画成するn型半導体基板105の壁面上には、熱酸化膜113が形成されている。貫通孔105c内には、熱酸化膜113の内側に導電性部材としての貫通配線115が設けられている。貫通配線115の一端側の部分は、電極配線117の一端側の部分に電気的に接続されている。電極配線117は、熱酸化膜107上に形成されており、その他端側の部分がp型不純物拡散領域109に電気的に接続されている。
【選択図】図17
Description
まず、図1〜図14を参照して、本発明の第1実施形態について説明する。
次に、図15〜図17に基づいて、本発明の第2実施形態について説明する。
工程(1)
次に、n型半導体基板105の一方の主面(表面)及び他方の主面に熱酸化(例えば、900℃程度)を施しSiO2熱酸化膜140を形成する。そして、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140について、孔を形成する予定位置に存在するSiO2熱酸化膜140をパターニングする(図20(b)参照)。n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140は、後工程にて孔を形成するためのマスクとして利用する。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、ICP−RIE(誘導結合プラズマ式反応性イオンエッチング)等の高密度プラズマエッチングにより、貫通していない孔141をn型半導体基板105の一方の主面側から形成する(図20(c)参照)。孔141の深さは、n型半導体領域105aの厚みよりも大きく、n型半導体基板105の厚み未満に設定されており(120〜450μm(好ましくは350μm程度))、孔141はn型高濃度不純物領域105bに達している。なお、ICP−RIEのほかに、ブラスト加工、超音波加工、ウェット化学エッチング等を用いることができる
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、孔141を画成する壁面に沿ってn型半導体基板105内に不純物(例えば、リン等)を熱拡散させてn型高濃度不純物領域125を形成する。そして、n型半導体基板105に熱酸化を施し(例えば、850〜1050℃)、孔141を画成する壁面上にSiO2熱酸化膜113を形成する(図20(d)参照)。ここでは、n型高濃度不純物領域125は、n型高濃度不純物領域105bに連続して形成されることとなる。
次に、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図21(a)参照)。これにより、孔141内に低抵抗化されたポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、1200℃程度でのエピタキシャル成長や、600〜800℃でのLP−CVD(減圧化学気相堆積法)により行うことができる。なお、エピタキシャル成長によりポリシリコン143を堆積する場合、n型半導体基板105の他方の主面側にポリシリコン143が堆積することはない。
次に、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去し、n型半導体基板105を他方の主面側から薄型化する。n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。これにより、貫通孔105c,105dが形成されると共に、貫通孔105c,105d内にポリシリコン143が残ることとなる。この貫通孔105c,105d内に残ったポリシリコン143が貫通配線115,129として機能し、貫通孔105c,105d内に貫通配線115,129が配置される。そして、n型半導体基板105に熱酸化を施し(例えば、850〜1050℃)、SiO2熱酸化膜107を形成する(図21(b)参照)。ポリシリコンは、その結晶性から表面に単結晶シリコンよりも多くのボンド(結合手)を有している。このため、ポリシリコンの熱酸化速度は、単結晶シリコンよりも早く、同時間酸化しても、ポリシリコンに対応する部分が単結晶シリコンに対応する部分よりも盛り上がることとなる。なお、ポリシリコン143には、不純物が固溶限界程度まで拡散されていることから、酸化速度が更に増すこととなる。なお、図21(b)には、貫通配線115に対応するポリシリコン143、貫通孔105cに対応する孔141のみを開示している。
次に、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107について、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図21(c)参照)。n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107は、後工程にて分離層を形成するためのマスクとして利用する。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型半導体基板105内に不純物(例えば、リン等)を熱拡散させて分離層、すなわちn型高濃度不純物領域111を形成する。そして、n型半導体基板105に熱酸化を施して(例えば、850〜1050℃)、工程(7)におけるパターン化により形成されたSiO2熱酸化膜107の開口を閉塞する(図21(d)参照)。n型高濃度不純物領域111は、n型高濃度不純物領域125に連続して形成されることとなる。また、ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
次に、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107について、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図22(a)参照)。n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107は、後工程にてホトダイオード(p型不純物拡散領域109)を形成するためのマスクとして利用する。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型半導体基板105のn型半導体領域105a内に不純物(例えば、ボロン)を熱拡散させてp型不純物拡散領域109を形成する。そして、n型半導体基板105に熱酸化を施して(例えば、850〜1050℃)、工程(9)におけるパターン化により形成されたSiO2熱酸化膜107の開口を閉塞する(図22(b)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
次に、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107における貫通配線115,129、p型不純物拡散領域109及びn型高濃度不純物領域111に対応する所望の位置に、コンタクトホールを形成する。そして、n型半導体基板105の一方の主面側のSiO2熱酸化膜107上にアルミニウム金属膜を形成した上で、所定のホトマスクを用いてパターニングを行い、その金属膜の不要な部分を除去して、電極配線117、基板電極配線127をそれぞれ形成する(図22(c)参照)。図22(c)では、電極配線117のみを開示している。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
次に、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107における貫通配線115,129に対応する所望の位置に、コンタクトホールを形成する。そして、n型半導体基板105の他方の主面側のSiO2熱酸化膜107上にアルミニウム金属膜を形成した上で、所定のホトマスクを用いてパターニングを行い、その金属膜の不要な部分を除去して、電極パッド119を形成する(図22(d)参照)。図22(d)では、貫通配線115に対応する電極パッド119のみを開示している。
その後、電極パッド119にバンプ電極123を設けるが、そのバンプ電極123として半田を用いる場合、半田はアルミニウムに対する濡れ性が悪いため、各電極パッド119とバンプ電極123とを仲介するためのUBM121を、各電極パッド119に形成し、そのUBM121に重ねてバンプ電極123を形成する(図17参照)。UBM121は、上述したように、無電解メッキでNi−Auを形成するが、リフトオフ法でTi−Pt−AuやCr−Auを形成することでも実現できる。図17では、貫通配線115に対応する電極パッド119、UBM121及びバンプ電極123のみを開示している。
次に、図23〜図25に基づいて、本発明の第3実施形態に係るホトダイオードアレイの製造方法ついて説明する。図23(a)〜(d)、図24(a)〜(d)及び図25(a)及び(b)は、第3実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、第2実施形態における工程(4)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する。そして、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜151を形成する(図23(a)参照)。
次に、n型半導体基板105(シリコン窒化(SiN)膜151上)に不純物(例えば、リン等)をドープしがらポリシリコン143を堆積させる(図23(b)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
次に、第2実施形態における工程(6)と同じく、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。また、n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図23(c)参照)。
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図23(d)参照)。
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図24(a)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113及びSiN膜151で電気的に絶縁されることとなる。
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図24(b)参照)。
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図24(c)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図24(d)参照)。図24(d)では、電極配線117のみを開示している。
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図25(a)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図25(b)参照)。
次に、図26〜図28に基づいて、本発明の第4実施形態に係るホトダイオードアレイの製造方法ついて説明する。図26(a)〜(d)、図27(a)〜(d)及び図28(a)〜(d)は、第4実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
まず、厚さ150〜500μm(好ましくは400μm程度)のn型半導体基板105を用意する。n型半導体基板105は、CZ法、FZ法又はMCZ法により生成されたバルクシリコンウェハを用いることができる。そして、第2実施形態における工程(2)と同じく、n型半導体基板105の両主面にSiO2熱酸化膜140を形成し、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140をパターニングする(図26(a)参照)。
次に、第2実施形態における工程(3)と同じく、ICP−RIE等の高密度プラズマエッチングにより、孔141をn型半導体基板105の一方の主面側から形成する(図26(b)参照)。
次に、第2実施形態における工程(4)と同じく、孔141を画成する壁面(底面も含む)に沿ってn型半導体基板105内にn型高濃度不純物領域125を形成し、孔141を画成する壁面上にSiO2熱酸化膜113を形成する(図26(c)参照)。
次に、第2実施形態における工程(5)と同じく、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図26(d)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
次に、第2実施形態における工程(6)と同じく、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。また、n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図27(a)参照)。
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする。また、n型半導体基板105の他方の主面側のSiO2熱酸化膜107も除去する(図27(b)参照)。
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。また、n型半導体基板105の他方の主面側にn型高濃度不純物領域171を熱拡散により形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞すると共に、n型半導体基板105の他方の主面側にSiO2熱酸化膜107を形成する(図27(c)参照)。ここでは、n型高濃度不純物領域171は、n型高濃度不純物領域125に連続して形成されることとなる。また、ポリシリコン143(貫通配線115)と、n型高濃度不純物領域111,125,171とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図27(d)参照)。
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図28(a)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図28(b)参照)。図28(b)では、電極配線117のみを開示している。
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図28(c)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図28(d)参照)。
次に、図29〜図31に基づいて、本発明の第5実施形態に係るホトダイオードアレイの製造方法ついて説明する。図29(a)〜(d)、図30(a)〜(c)及び図31(a)〜(c)は、第5実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、第4実施形態における工程(3)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する。そして、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜151を形成する(図29(a)参照)。
次に、第3実施形態における工程(5)と同じく、n型半導体基板105(SiN膜151上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図29(b)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
次に、第4実施形態における工程(5)と同じく、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。また、n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第4実施形態における工程(5)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図29(c)参照)。
次に、第4実施形態における工程(6)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする。また、n型半導体基板105の他方の主面側のSiO2熱酸化膜107も除去する(図29(d)参照)。
次に、第4実施形態における工程(7)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。また、n型半導体基板105の他方の主面側にn型高濃度不純物領域171を熱拡散により形成する。そして、第4実施形態における工程(7)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞すると共に、n型半導体基板105の他方の主面側にSiO2熱酸化膜107を形成する(図30(a)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域111,125,171とは、SiO2熱酸化膜113及びSiN膜151で電気的に絶縁されることとなる。
次に、第4実施形態における工程(8)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図30(b)参照)。
次に、第4実施形態における工程(9)と同じく、p型不純物拡散領域109を形成する。そして、第4実施形態における工程(9)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図30(c)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
次に、第4実施形態における工程(10)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図31(a)参照)。図31(a)では、電極配線117のみを開示している。
次に、第4実施形態における工程(11)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図31(b)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
次に、第4実施形態における工程(12)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図31(c)参照)。
次に、図32〜図35に基づいて、本発明の第6実施形態に係るホトダイオードアレイの製造方法について説明する。図32(a)〜(d)、図33(a)〜(d)、図34(a)〜(d)及び図35は、第6実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
まず、厚さ300μm〜1mm(好ましくは400μm程度。例えば、n型半導体基板105の厚さ300μm、シリコン単結晶層203の厚さ100μm)のSOI(Silicon On Insulator)ウェハ201を用意する(図32(a)参照)。SOIウェハ201は、シリコン単結晶層203、埋込みSiO2膜層205、n型半導体基板105の積層構造である。なお、n型半導体基板105はSOIウェハ201の一方の主面(表面)側に位置し、シリコン単結晶層203はSOIウェハ201の他方の主面(裏面)側に位置する。そして、第2実施形態における工程(2)と同じく、n型半導体基板105(SOIウェハ201)の一方の主面にSiO2熱酸化膜140を形成し、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140をパターニングする(図32(b)参照)。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、ICP−RIE等の高密度プラズマエッチングにより、n型半導体基板105を貫通する貫通孔105c,105dを当該n型半導体基板105の一方の主面側から形成する(図32(c)参照)。図32(c)では、貫通孔105cのみを開示している。なお、貫通孔のエッチングはシリコンとSiO2のエッチング選択比の違いから埋め込みSiO2膜層205で停止する。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、第2実施形態における工程(4)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する(図32(d)参照)。なお、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜を形成してもよい。
次に、第2実施形態における工程(5)と同じく、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図33(a)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
次に、n型半導体基板105の一方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143等を除去する。また、SOIウェハ201の他方の主面側に堆積したポリシリコン143をエッチングにより除去する。このとき、シリコン単結晶層203も除去され、エッチングは埋込みSiO2膜層205で停止する。エッチングには、SF6ガスなどを用いたRIEなどによるドライエッチングやアルカリエッチング溶液を用いることができる。なお、ポリシリコン143の充填をエピタキシャル成長で行った場合には他方の主面側にはポリシリコンが堆積されない。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図33(b)参照)。
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図33(c)参照)。
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図33(d)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図34(a)参照)。
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図34(b)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図34(c)参照)。図34(c)では、電極配線117のみを開示している。
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図34(d)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図35参照)。
次に、図36〜図39に基づいて、本発明の第7実施形態に係るホトダイオードアレイの製造方法ついて説明する。図36(a)〜(d)、図37(a)〜(c)、図38(a)〜(c)及び図39は、第7実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、ICP−RIEにより、n型半導体基板105を貫通する貫通孔105c,105dを当該n型半導体基板105の一方の主面側から形成する(図36(a)参照)。図36(a)では、貫通孔105cのみを開示している。
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、第2実施形態における工程(4)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する(図36(b)参照)。なお、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜を形成してもよい。
次に、第2実施形態における工程(5)と同じく、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図36(c)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。なお、図36(c)は、エピタキシャル成長によりポリシリコン143の堆積した例を示している。
次に、n型半導体基板105の一方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図36(d)参照)。なお、LP−CVDによりポリシリコンを堆積した場合、n型半導体基板105の他方の主面側に堆積したポリシリコンはエッチングにより除去する。このとき、エッチングはn型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107で停止する。なお、エッチングには、SF6ガスなどを用いたRIEなどによるドライエッチングやアルカリエッチング溶液を用いることができる。
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図37(a)参照)。
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図37(b)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図37(c)参照)。
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図38(a)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図38(b)参照)。図38(b)では、電極配線117のみを開示している。
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図38(c)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図39参照)。
Claims (18)
- 一方の主面側にホトダイオードが形成された半導体基板を備えた半導体装置であって、
前記半導体基板には、前記一方の主面側から他方の主面側に貫通する貫通孔が形成されており、
前記貫通孔に設けられ、前記ホトダイオードの出力を前記半導体基板の前記一方の主面側から前記他方の主面側に導く導電性部材と、
前記貫通孔を画成する前記半導体基板の壁面上に形成され、前記半導体基板と前記導電性部材との間に配置される熱酸化膜と、を有することを特徴とする半導体装置。 - 前記熱酸化膜上に形成され、当該熱酸化膜と前記導電性部材との間に配置される窒化膜を更に有することを特徴とする請求項1に記載の半導体装置。
- 前記導電性部材の材料は、ポリシリコンであることを特徴とする請求項1に記載の半導体装置。
- 前記熱酸化膜の材料は、SiO2であることを特徴とする請求項1に記載の半導体装置。
- 前記半導体基板の前記一方の主面上に形成される電気絶縁膜と、
前記電気絶縁膜上に形成され、前記ホトダイオードと前記導電性部材とを電気的に接続する電気配線と、を更に有することを特徴とする請求項1に記載の半導体装置。 - 前記ホトダイオードはアレイ状に複数配置されており、
前記貫通孔及び前記導電性部材は、隣接するホトダイオード間に配置されていることを特徴とする請求項1に記載の半導体装置。 - 半導体基板を用意し、
前記半導体基板に当該半導体基板の厚み未満の深さを有する孔を一方の主面側から形成する工程と、
前記孔を画成する前記半導体基板の壁面上に熱酸化膜を形成する工程と、
前記熱酸化膜よりも前記孔の内側に導電性部材を配置する工程と、
前記孔が貫通するように、前記半導体基板を他方の主面側から薄型化する工程と、
前記導電性部材が配置された前記半導体基板の前記一方の主面側にホトダイオードを形成する工程と、
前記導電性部材と前記ホトダイオードとを電気的に接続する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板に、前記孔を画成する前記壁面に沿って当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記半導体基板は、前記他方の主面側に当該半導体基板と同じ導電型の高濃度不純物領域を有しており、
前記孔を形成する工程において、前記孔を前記他方の主面側の前記高濃度不純物領域に達するように形成し、
前記高濃度不純物領域を形成する工程において、前記壁面に沿って形成する前記高濃度不純物領域を前記他方の主面側の前記高濃度不純物領域に連続して形成することを特徴とする請求項8に記載の半導体装置の製造方法。 - 前記導電性部材を配置する工程において、前記導電性部材の材料がポリシリコンであり、当該ポリシリコンを前記孔内に充填することを特徴とする請求項8に記載の半導体装置。
- 半導体基板を用意し、
前記半導体基板に貫通孔を形成する工程と、
前記貫通孔を画成する前記半導体基板の壁面上に熱酸化膜を形成する工程と、
前記熱酸化膜よりも前記貫通孔の内側に導電性部材を配置する工程と、
前記導電性部材が配置された半導体基板の一方の主面側にホトダイオードを形成する工程と、
前記導電性部材と前記ホトダイオードとを電気的に接続する工程と、を備えることを特徴とする半導体装置の製造方法。 - 前記半導体基板に、前記貫通孔を画成する前記半導体基板の壁面に沿って当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記半導体基板は、他方の主面側に当該半導体基板と同じ導電型の高濃度不純物領域を有しており、
前記高濃度不純物領域を形成する工程において、前記半導体基板の壁面に沿って形成する前記高濃度不純物領域を前記他方の主面側の前記高濃度不純物領域に連続して形成することを特徴とする請求項12に記載の半導体装置の製造方法。 - 前記導電性部材を配置する工程において、前記導電性部材の材料がポリシリコンであり、当該ポリシリコンを前記貫通孔内に充填することを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記熱酸化膜上に窒化膜を形成する工程を更に備えることを特徴とする請求項7又は請求項11に記載の半導体装置の製造方法。
- 前記熱酸化膜の材料は、SiO2であることを特徴とする請求項7又は請求項11に記載の半導体装置の製造方法。
- 前記半導体基板の前記一方の主面上に電気絶縁膜を形成する工程を更に備え、
前記導電性部材と前記ホトダイオードとを電気的に接続する工程において、前記電気絶縁膜に前記ホトダイオード及び前記導電性部材に対応してそれぞれ開口を形成し、当該開口を通して前記ホトダイオードと前記導電性部材とを電気的に接続する電気配線を前記電気絶縁膜上に形成することを特徴とする請求項7又は請求項11に記載の半導体装置の製造方法。 - 前記半導体基板の前記一方の主面側に、前記壁面に沿って形成された前記高濃度不純物領域に連続し、且つ、前記ホトダイオードが形成される領域を取り囲むように当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることを特徴とする請求項8又は請求項13に記載の半導体装置の製造方法。
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CN112054073A (zh) * | 2020-06-24 | 2020-12-08 | 厦门市三安集成电路有限公司 | 一种带导光结构的光电二极管及其制作方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01258457A (ja) * | 1988-04-08 | 1989-10-16 | Nec Corp | 半導体集積回路の実装構造およびその製造方法 |
JPH02164072A (ja) * | 1988-12-19 | 1990-06-25 | Mitsubishi Electric Corp | 固体撮像装置および該装置に用いられる電荷転送装置ならびにその製造方法 |
JPH10223833A (ja) * | 1996-12-02 | 1998-08-21 | Toshiba Corp | マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法 |
JPH11251316A (ja) * | 1998-03-02 | 1999-09-17 | Toshiba Corp | マルチチップ半導体装置の製造方法 |
JP2001148418A (ja) * | 1999-11-19 | 2001-05-29 | Mitsubishi Electric Corp | 半導体装置 |
WO2001065598A1 (fr) * | 2000-02-28 | 2001-09-07 | Commissariat A L'energie Atomique | Connexion electrique entre deux faces d'un substrat et procede de realisation |
JP2001318155A (ja) * | 2000-02-28 | 2001-11-16 | Toshiba Corp | 放射線検出器、およびx線ct装置 |
JP2002057318A (ja) * | 2000-08-07 | 2002-02-22 | Sony Corp | 固体撮像素子及びその製造方法 |
JP2002237468A (ja) * | 2001-02-09 | 2002-08-23 | Fujikura Ltd | 基板の貫通電極形成方法および貫通電極を有する基板 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58188968A (ja) * | 1982-04-28 | 1983-11-04 | Fujitsu Ltd | 固体撮像装置 |
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JPH0529483A (ja) * | 1991-07-19 | 1993-02-05 | Rohm Co Ltd | 半導体集積装置 |
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Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01258457A (ja) * | 1988-04-08 | 1989-10-16 | Nec Corp | 半導体集積回路の実装構造およびその製造方法 |
JPH02164072A (ja) * | 1988-12-19 | 1990-06-25 | Mitsubishi Electric Corp | 固体撮像装置および該装置に用いられる電荷転送装置ならびにその製造方法 |
JPH10223833A (ja) * | 1996-12-02 | 1998-08-21 | Toshiba Corp | マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法 |
JPH11251316A (ja) * | 1998-03-02 | 1999-09-17 | Toshiba Corp | マルチチップ半導体装置の製造方法 |
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