KR100882703B1 - 반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법 Download PDF

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Abstract

땜납 등의 접합재와의 접속 신뢰성이 향상된 반도체 장치 및 그 제조 방법을
제공한다. 본 발명의 반도체 장치(10A)는, 반도체 기판(11)의 상면에 활성 영역(20)이 형성되고, 이 활성 영역은 산화물이 매립된 트렌치(24)에 의해 둘러싸여 있다. 또한, 활성 영역과 전기적으로 접속된 관통 전극(16)은, 반도체 기판의 상면으로부터 이면까지 연장되어 있다. 여기서, 관통 전극(16)의 하단은, 반도체 기판(11)의 이면을 피복하는 절연막(27)보다도 하방으로 돌출되어 있다. 따라서, 땜납 등의 접합재를 이용하여 반도체 장치(10A)를 실장할 때에, 외부로 돌출되는 관통 전극(16)이 접합재에 매립되어, 접속 신뢰성이 향상된다.
관통 전극, 반도체 기판, 활성 영역, 관통 구멍, 절연막, 도전 패턴

Description

반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, CIRCUIT SUBSTRATE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 반도체 장치를 도시하는 도면으로서, (A) 및 (B)는 단면도.
도 2는 본 발명의 반도체 장치를 도시하는 단면도.
도 3은 본 발명의 반도체 장치를 도시하는 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 도시하는 도면으로서, (A)∼(C)는 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 도시하는 도면으로서, (A) 및 (B)는 단면도.
도 6은 본 발명의 반도체 장치의 제조 방법을 도시하는 도면으로서, (A)∼(D)는 단면도.
도 7은 본 발명의 회로 기판을 도시하는 도면으로서, (A)∼(C)는 단면도.
도 8은 본 발명의 회로 기판의 제조 방법을 도시하는 도면으로서, (A)∼(D)는 단면도.
도 9는 종래의 회로 기판 및 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10A, 10B, 10C, 10D, 10E : 반도체 장치
11 : 반도체 기판
12 : 매립층
13 : 에피택셜층
14 : 절연막
15 : 관통 구멍
16, 16D, 16E : 관통 전극
17 : 측벽 절연막
18, 18E : 개구부
20 : 활성 영역
21 : 콜렉터 컨택트 영역
23 : 베이스 영역
24 : 트렌치
25 : 에미터 영역
26E : 에미터 전극
26B : 베이스 전극
26C : 콜렉터 전극
27 : 절연막
28 : 오목부
29 : 에미터 영역
30 : 실장 기판
31 : 도전로
32 : 접합재
33 : 접착층
34 : 지지 기판
35 : 마스크
36, 37 : 개구부
40A, 40B : 회로 기판
41 : 반도체 기판
42 : 절연막
43 : 관통 전극
44 : 측벽 절연막
45 : 도전 패턴
46 : 관통 구멍
47 : 접속 구멍
48 : 접속 전극
49 : 오목부
50 : 반도체 소자
51, 52 : 접합재
53 : 마스크
[특허 문헌 1] 일본 특개 2001-326305호 공보
본 발명은 반도체 기판을 관통하는 관통 전극을 구비하는 반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법에 관한 것이다.
종래에 있어서 회로 장치는, 예를 들면 표면에 도전로가 형성된 실장 기판에, IC 칩 등의 반도체 소자를 탑재함으로써 형성되었다. 실장 기판 상의 도전로와, 반도체 소자를 접속하는 구조로서는, 페이스 업 및 페이스 다운(플립칩법)의 2개의 실장 구조가 있다.
반도체 소자가 실장 기판에 페이스 업으로 실장되는 경우에는, 반도체 소자의 이면이 실장 기판에 고착된다. 그리고, 반도체 소자의 상면에 형성된 패드와 실장 기판의 도전로는, 금속 세선에 의해 와이어 본딩된다. 그러나 와이어 본딩을 이용한 접속 방법에서는, 금속 세선을 형성하기 위한 영역을 반도체 소자의 주변부에 확보할 필요가 있기 때문에, 반도체 소자의 실장에 필요한 면적이 증대되게 되는 문제가 있었다.
페이스 다운으로 반도체 소자가 실장 기판에 실장되는 경우에는, 하면에 배치된 반도체 소자의 패드 전극과 실장 기판 상의 도전로는, 땜납 범프 등을 이용하 여 접속된다. 페이스 다운으로 반도체 소자를 실장함으로써, 실장에 필요로 되는 면적을 소자의 크기와 동등하게 할 수 있다. 그러나, 실장 기판과 반도체 소자에서는 열팽창 계수가 서로 다르기 때문에, 양자를 접합시키는 땜납 범프에는, 온도 변화에 수반하여 열응력이 작용한다. 이 열응력에 의해 땜납 범프에 크랙이 발생하여, 반도체 소자의 접속 신뢰성이 저하되게 되는 문제가 있었다.
이 문제를 해결하기 위해, 칩과 동등한 선팽창 계수를 갖는 인터포저를 개재하여, 반도체 소자와 실장 기판을 접속하는 구조가 제안되어 있다.
도 9의 단면도를 참조하여, 인터포저로서의 회로 기판을 이용한 반도체 소자의 접속 구조를 설명한다. 여기서는, 다수의 패드를 갖는 LSI 칩인 반도체 소자(101)가, 회로 기판(100)을 개재하여, 실장 기판(104)에 실장되어 있다. 반도체 소자(101)의 이면에 위치하는 패드와 회로 기판(100)은, 접속 전극(102)에 의해 접속되어 있다. 또한, 실장 기판(104)의 상면에 형성된 도전로(105)와 회로 기판(100)은, 외부 전극(103)에 의해 접속되어 있다. 또한, 회로 기판(100)의 상면 및 이면에는, 절연막(107)에 의해 절연된 도전 패턴(106)이 형성되어 있다.
인터포저인 회로 기판(100)의 재료로서, 열팽창 계수가 실장 기판(104)보다도 반도체 소자(101)에 가까운 재료를 채용하면, 접속 전극(102)에 작용하는 열응력이 저감된다. 따라서, 접속 전극(102)의 열응력에 대한 접속 신뢰성을 향상시킬 수 있다. 회로 기판(100)의 구체적인 재료로서는, 수지, 금속, 세라믹 등이 채용된다. 회로 기판(100)의 재료로서, 실리콘 등의 반도체를 채용한 기술이 특허 문헌 1에 기재되어 있다.
그러나, 배경 기술에 개시된 반도체 소자(101)에서는, 이면에 위치하는 전극(108)에, 땜납 등의 접속 전극(102)이 부착되어 있었다. 따라서, 전극(108)과 접속 전극(102)의 접합 강도가 충분하지 않아, 사용 상황 하의 온도 변화 등에 기인한 열응력에 의해, 접속 전극(102)이 전극(108)으로부터 분리되게 되는 문제가 있었다.
또한, 회로 기판(100)의 표면에 형성되는 도전 패턴(106)에 관해서도, 도전 패턴(106)의 평탄한 표면에, 상기한 접속 전극(102)이 부착되어 있었다. 따라서, 큰 열응력이 작용하면, 접속 전극(102)과 도전 패턴(106)이, 양자의 계면으로부터 박리되게 되는 문제가 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로서, 본 발명의 주된 목적은, 열응력 등의 외력에 대한 접속 신뢰성이 향상된 반도체 장치 및 그 제조 방법, 회로 기판 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 반도체 장치는, 반도체 기판의 일 주면에 형성된 활성 영역과, 상기 반도체 기판을 두께 방향으로 관통하여 형성한 관통 구멍과, 상기 관통 구멍의 내부에 형성되어 상기 활성 영역과 전기적으로 접속되며, 또한, 상기 반도체 기판의 다른 주면까지 연장되는 관통 전극을 구비하고, 상기 관통 전극의 선단부는 상기 반도체 기판의 다른 주면보다도 외부로 돌출되는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 일 주면에 활성 영역 을 형성하는 공정과, 상기 반도체 기판의 다른 주면을 절연막으로 피복하는 공정과, 상기 반도체 기판을 관통하여 상기 절연막까지 도달하는 관통 구멍을 형성하는 공정과, 상기 활성 영역과 전기적으로 접속된 관통 전극을 상기 관통 구멍의 내부에 형성하는 공정과, 상기 관통 전극의 선단부가 외부로 돌출될 때까지 상기 절연막을 제거하는 공정을 구비하는 것을 특징으로 한다.
본 발명의 회로 기판은, 반도체 기판과, 상기 반도체 기판의 일 주면에 형성된 도전 패턴과, 상기 도전 패턴과 전기적으로 접속되며 상기 반도체 기판을 관통하여 다른 주면까지 연장되는 관통 전극을 구비하고, 상기 관통 전극의 선단부는, 상기 반도체 기판의 다른 주면보다도 외부로 돌출되는 것을 특징으로 한다.
본 발명의 회로 기판의 제조 방법은, 일 주면이 절연막에 의해 피복된 반도체 기판을 준비하는 공정과, 상기 반도체 기판을 관통하여 상기 절연막까지 도달하는 관통 구멍을 형성하는 공정과, 상기 반도체 기판의 다른 주면에 도전 패턴을 형성하고, 상기 도전 패턴과 전기적으로 접속된 관통 전극을 상기 관통 구멍의 내부에 형성하는 공정과, 상기 관통 전극의 선단부가 외부로 돌출될 때까지 상기 절연막을 제거하는 공정을 구비하는 것을 특징으로 한다.
<제1 실시 형태>
도 1 내지 도 3을 참조하여, 본 실시 형태의 반도체 장치의 구성을 설명한다.
도 1의 (A)의 단면도를 참조하여, 본 형태의 반도체 장치(10A)는, 반도체 기판(11)의 상면(일 주면)에 활성 영역(20)이 형성되고, 이 활성 영역(20)은, 산화물 이 매립된 트렌치(24)에 의해 둘러싸여 있다. 또한, 활성 영역(20)과 전기적으로 접속된 관통 전극(16)은, 반도체 기판(11)의 상면으로부터 이면(다른 주면)까지 연장되어 있다. 여기서, 관통 전극(16)의 하단은, 반도체 기판(11)의 이면을 피복하는 절연막(27)보다도 하방(외부)으로 돌출되어 있다.
활성 영역(20)은, 일반적으로 트랜지스터 또는 다이오드 등의 능동 소자가 형성되는 영역이다. 여기서는, 활성 영역(20)에 바이폴라 트랜지스터가 형성되어 있다. 또한, 활성 영역(20)에는, MOSFET, IC, LSI 등이 형성되어도 된다.
활성 영역(20)의 구체적인 구조는 다음과 같다. P형의 반도체 기판(11)의 상부에는, N＋형의 매립층(12)이 형성되고, 그 위에는 N－형의 에피택셜층(13)이 형성되어 있다. 또한, 에피택셜층(13)의 표면에는, P＋형의 베이스 영역(23), N+형의 콜렉터 컨택트 영역(21)이 형성되어 있다. 베이스 영역(23)의 상부에는, N형의 에미터 영역(25)이 형성되어 있다. 또한, 콜렉터 컨택트 영역(21)은, 에피택셜층(13)의 표면으로부터 N＋형 매립층(12)에 도달할 때까지 형성되어 있다. 여기서는, 바이폴라 트랜지스터를 일례로서 설명하고 있기 때문에, 에피택셜층(13)이 형성되어 있지만, MOSFET가 활성 영역(20)에 형성되는 경우에는, 에피택셜층이 생략되어도 된다.
상기한 베이스 영역(23), 콜렉터 컨택트 영역(21), 에미터 영역(25)은, 각각이, 베이스 전극(26B), 콜렉터 전극(26C), 에미터 전극(26E)과 접속된다. 이들 각 영역과 각 전극은, 에피택셜층(13)의 상면을 피복하는 절연막(14)에 형성된 개구부 를 통하여 접속되어 있다. 또한, 베이스 전극(26B), 콜렉터 전극(26C) 및 에미터 전극(26E)은, 재배선 등을 통해 트렌치(24)보다도 외측까지 연장되고, 관통 전극(16)과 접속된다. 도면에서는, 에미터 전극(26E)만이 관통 전극(16)과 접속되어 있지만, 다른 베이스 전극(26B) 및 콜렉터 전극(26C)도, 도시하지 않은 관통 전극과 접속되어, 반도체 기판(11)의 이면까지 주회되어도 된다.
트렌치(24)는, 에피택셜층(13)의 표면으로부터 반도체 기판(11)에 도달할 때까지 연장되어 있고, 그 내부에는 절연막(14)이 매설되어 있다. 활성 영역(20)을 둘러싸도록 트렌치(24)가 형성되고, 이것에 의해 활성 영역(20)이 소자 분리되어 있다. 여기서는, 트렌치 구조에 의해 활성 영역(20)이 분리되어 있지만, LOCOS(Local Oxidation of Silicon) 산화막이나, PN 접합 분리에 의해 활성 영역(20)이 분리되어도 된다. 또한, 트렌치(24)의 표면에 산화막을 형성하고, 안에 폴리실리콘이 매립된 것으로 소자 분리하여도 된다. LOCOS 산화막에 의한 분리는, MOS형이나 Bi-CMOS형의 경우에 적용할 수 있다. PN 접합 분리는, BIP형의 경우에 적용할 수 있다.
반도체 기판(11)의 상면 및 이면은, 실리콘 산화막, 실리콘 질화막 또는 절연성 수지막으로 이루어지는 절연막(14, 27)에 의해 피복되어 있다. 반도체 기판(11)의 상면을 피복하는 절연막(14)에는, 활성 영역(20) 내에 형성된 에미터 영역(25), 베이스 영역(23) 및 콜렉터 컨택트 영역(21)이 부분적으로 노출되도록, 개구부가 형성되어 있다. 또한, 절연막(27)은, 관통 전극(16)이 돌출되는 개소를 제외하고, 반도체 기판(11)의 이면을 전면적으로 피복하고 있다.
관통 전극(16)은, 반도체 기판(11), 에피택셜층(13) 및 절연막(14, 27)을 관통하도록 형성된 관통 구멍(15)에 매립된 도전 재료로 이루어진다. 관통 전극(16)이 형성되는 평면적인 위치는, 트렌치(24)보다도 외측이다. 또한, 관통 전극(16)의 최하부는, 반도체 기판(11)의 이면을 피복하는 절연막(27)보다도 하방으로 돌출되어 있다. 구체적으로, 관통 전극(16)이 외부로 돌출되는 길이는, 수 ㎛∼수십 ㎛ 정도(예를 들면 20㎛)이다. 여기서, 관통 전극(16)의 평면적인 형상은, 원 또는 사각형 등의 다각형이며, 단면적으로 본 그 폭은 30㎛ 내지 40㎛ 정도이다. 또한, 관통 전극(16)은, 평면적으로는, 트렌치(24)를 둘러싸도록 다수개가 형성된다.
또한, 관통 전극(16)은, 반도체 기판(11)의 상면에 형성되는 에미터 전극(26E) 등과 일체로 되는 금속막에 의해 형성할 수 있다. 또한 반도체 칩의 표면이 일반적인 IC, LSI 또는 시스템 LSI 등으로 이루어지는 경우, 메탈은, 복수층으로 형성된다. 이 경우에는, 예를 들면 관통 전극과 에미터 전극은, 전기적으로 접속되지만 전극 재료가 서로 다른 경우가 있다. 그러나, 관통 전극(16)을 구성하는 메탈 재료는, 최상층의 전극이나 배선과 동일 재료로 구성되어도 된다.
예를 들면, 최상층에, 소위 다마신법을 채용하여, Cu를 도금에 의해 매립하는 방법을 생각한 경우, 처음에 하층으로부터 Ti 그리고 TiN을 배리어막으로서 형성한다. 이 경우, 이 배리어막은, 어떻게 해도 도 1의 관통 전극(16)의 돌출부에 노출된다. 일반적으로 땜납 등의 접속을 생각하면, 이 부분은 Cu가 노출된 편이 사용하기 편리하기 때문에, 볼록부를 형성한 후에, 플라즈마 에칭이나 스퍼터링에 의해 여기에 노출되는 배리어막을 제거한 편이 좋다.
그리고, 관통 구멍(15)의 측벽과 관통 전극(16) 사이에는, 측벽 절연막(17)이 형성되어 있다. 측벽 절연막(17)으로서는, 두께가 수 ㎛ 정도인 실리콘 산화막 또는 실리콘 질화막이 채용된다. 여기서, 반도체 기판(11)은, 트렌치(24), 매립층(12)에 의해 활성 영역(20)(소자 영역)과 분리되어 있으므로, 반도체 기판(11)과 관통 전극(16) 사이에는, 측벽 절연막(17)이 형성되지 않아도 된다.
또한, 관통 전극(16)으로서는, 상기한 관통 구멍(15)의 내벽에 형성된 막 형상 이외의 형상이어도 된다. 예를 들면, 관통 구멍(15)에 완전히 매립된 도전 재료에 의해 관통 전극(16)이 형성되어도 된다. 이 경우에는, 필링 도금 처리에 의해 관통 구멍(15)의 내부를 금속에 의해 충전할 수 있다. 또는, 땜납 등의 금속 또는 도전 페이스트를 관통 구멍(15)에 충전하여도 된다.
본 형태에서는, 반도체 기판(11)의 이면으로부터 하방으로 돌출되는 관통 전극(16)에 의해 외부 전극이 형성되어 있다. 따라서, 땜납이나 도전성 페이스트 등의 접합재를 이용하여, 반도체 장치(10A)를 실장하는 경우, 외부로 돌출되는 관통 전극(16)이 접합재에 매립된다. 따라서, 관통 전극(16)과 접합재의 접합 강도가 향상되어, 열응력 등에 대한 접속 신뢰성이 향상된다.
도 1의 (B)를 참조하여, 다른 형태의 반도체 장치(10B)의 구조를 설명한다. 여기서는, 관통 구멍(15) 하단 부근의 내벽에, 내벽을 부분적으로 움푹 패게 한 오목부(28)가 형성되어 있다. 이 구조는, 관통 구멍(15)의 내벽이 오버 에칭됨으로써 형성된다. 오목부(28)가 형성된 부분의 관통 구멍(15)은, 다른 부분보다도 폭이 넓게 되어 있다. 오목부(28)에도 충전되도록, 관통 구멍(15)의 내부에 관통 전 극(16)이 형성됨으로써, 관통 전극(16)과 관통 구멍(15) 내부 사이에 앵커 효과가 발생하여, 관통 전극(16)이 반도체 기판(11)으로부터 분리되기 어려운 구조로 되어 있다.
도 2를 참조하여, 또 다른 형태의 반도체 장치(10C)의 구조를 설명한다. 반도체 장치(10C)에서는, 관통 구멍(15)의 상면측의 단부의 폭이 넓게 형성되어, 단면이 깔때기 형상의 개구부(18)가 형성되어 있다. 광폭의 개구부(18)는, 드라이 에칭을 행할 때의 에칭 조건을 등방성으로 함으로써, 형성할 수 있다. 또한 웨트 에칭에 의해 등방적으로 에칭하여도 된다. 개구부(18)는, 반도체 장치를 두께 방향으로 적층하는 경우에 있어서, 각 반도체 장치간의 접속에 기여한다.
도 3을 보면 알 수 있는 바와 같이, 광폭의 개구부(18E) 상에는, 볼록 형상의 관통 전극(16D)이 위치한다. 따라서, 설령 볼록 형상의 관통 전극(16D)이 어긋나도, 개구부(18E)가 약간 넓게 형성되어 있으므로, 위치 어긋남에 의한 문제를 완화시킬 수 있다.
도 3을 참조하여, 도 2에 도시한 개구부(18)를 갖는 반도체 장치(10D, 10E)가 적층된 구조를 설명한다.
하층의 반도체 장치(10E)는, 실장 기판(30)의 주면에 형성된 도전로(31)에, 땜납 등의 접합재(32)를 개재하여 실장되어 있다. 또한, 반도체 장치(10E)의 상부에, 반도체 장치(10D)가 적층됨으로써 스택 구조가 실현되어 있다. 스택 구조를 채용함으로써, 반도체 장치끼리를 최단의 거리로 접속할 수 있다.
하층의 반도체 장치(10E)에는, 깔때기 형상으로 광폭으로 형성된 개구 부(18E)가 형성되어 있다. 또한, 상층의 반도체 장치(10D)에 형성된 관통 전극(16D)의 하단은, 하층의 개구부(18E)의 내부까지 연장되어 있다. 그리고, 관통 전극(16D)의 하단이, 땜납 등의 접합재(32)를 개재하여, 하층의 반도체 장치(10E)의 관통 전극(16E)에 고착되어 있다. 이에 의해, 반도체 장치(10D)와 반도체 장치(10E)가 적층되어, 전기적으로 접속된다.
상층의 반도체 장치(10D)에 형성한 관통 전극(16D)의 단부가, 하층의 반도체 장치(10E)에 형성한 개구부(18E)의 내부까지 연장됨으로써, 관통 전극(16D)과 개구부(18E)의 접합 강도가 향상된다. 따라서, 관통 전극(16D)과 개구부(18E)의 접합부의 열응력에 대한 접속 신뢰성이 향상되어 있다.
여기서는, 관통 전극을 구비하는 2개의 반도체 장치가 적층되어 있지만, 3개 이상의 반도체 장치를 적층시키는 것도 가능하다. 이 경우에 있어서도, 광폭의 개구부(18E)를 형성함으로써, 반도체 장치끼리의 접속 신뢰성이 향상된다.
또한, 하층의 반도체 장치(10E)의 관통 전극(16E)의 하단은 외부로 돌출되며, 접합재(32)에 매립되어 있다. 관통 전극(16E)이 접합재(32)에 매립됨으로써, 양자의 접합 강도가 향상되므로, 열응력 등의 외력에 대한 접속 신뢰성이 향상된다.
여기서 가장 문제삼고자 하는 것은, 실장 기판(30)에 직접 접속되는 볼록 형상의 관통 전극(16E)이다. 이 부분은, 실장 기판(30)의 열팽창도 작용하여, 접속부의 크랙 등이 문제로 된다. 따라서, 하층의 반도체 장치(10E)에 형성되는 볼록한 형상의 관통 전극(16E)의 돌출량을, 다른 관통 전극의 관통량보다도 크게 하면, 응력의 완화가 가능해진다. 도 3에서 설명하면, 관통 전극(16E)의 돌출량이 커지면 커질수록, 열응력을 이 관통 전극에서 완화시킬 수 있다.
<제2 실시 형태>
본 형태에서는, 도 4 및 도 5를 참조하여, 도 1의 (A)에 도시한 반도체 장치(10A)의 제조 방법을 설명한다.
도 4의 (A)를 참조하여, 우선, 바이폴라 트랜지스터로 이루어지는 활성 영역(20)을, 두께가 600㎛ 정도인 P형의 반도체 기판(11)의 표면에 형성한다.
활성 영역(20)의 제조 방법은 다음과 같다. 우선, P형의 반도체 기판(11)의 표면에, 이온 주입법에 의해 N+ 형의 매립층(12)을 형성한다. 다음으로, 반도체 기판(11)의 상면에 N- 형의 에피택셜층(13)을 형성한다. 여기서, 에피택셜층(13)의 두께는 약 1.5㎛이다. 다음으로, 콜렉터 컨택트 영역(21), 베이스 영역(23) 및 에미터 영역(29)을 이온 주입에 의해 형성한다. 콜렉터 컨택트 영역(21)은, 매립층(12)에 도달할 때까지 형성되고, 인(P)이 이온종으로서 채용된다. 베이스 영역(23)을 형성하기 위해 주입되는 이온종으로서는 붕소(B)가 채용된다. 또한, 에미터 영역(29)의 형성은, 인(P)이 이온종으로서 채용된다.
활성 영역(20)이 형성된 후에, 활성 영역(20)을 포위하도록 트렌치(24)를 형성하고, 그 트렌치(24)의 내부에 산화막을 충전시킨다. 트렌치(24)는, SF6, O2, C4F8 등을 포함하는 에칭 가스를 이용한 드라이 에칭에 의해 행할 수 있다. 트렌 치(24)는, 반도체 기판(11)까지 도달하도록 형성되고, 그 깊이는 예를 들면 3.5㎛ 정도이다. 여기서, 트렌치(24) 대신에, LOCOS 산화막 또는 PN 접합에 의해 활성 영역(20)이 포위되어도 된다. 또한, 관통 구멍(15)을 형성하는 후의 공정에서, 관통 구멍(15)과 동시에 트렌치(24)가 형성되어도 된다.
또한, 에피택셜층(13)의 상면은, 절연막(14)에 의해 피복된다. 또한, 반도체 기판(11)의 이면도 절연막(27)에 의해 피복된다. 절연막(14, 27)의 두께는, 1㎛ 내지 5㎛ 정도이다.
도 4의 (B)를 참조하여, 다음으로, 반도체 기판(11)을 관통하여 절연막(27)까지 도달하는 관통 구멍(15)을 형성한다. 구체적으로는, 관통 구멍(15)이 형성되는 영역을 제외한 절연막(14)의 상면이 피복되도록, 내에칭 마스크(35)를 형성한다. 마스크(35)로서는 포토레지스트를 채용할 수 있다. 마스크(35)에 형성되는 개구부의 폭은, 예를 들면 30㎛ 내지 40㎛ 정도이다. 또한, 반도체 기판(11)은, 에폭시 수지 등으로 이루어지는 접착층(33)을 개재하여, 글래스 기판 등의 지지 기판(34)에 접착되어 있다.
마스크(35)를 개재하여 상방으로부터 드라이 에칭을 행함으로써, 반도체 기판(11)을 관통하여, 절연막(27)까지 도달하는 관통 구멍(15)이 형성된다. 본 공정에서는, 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 절연막(14)을 에칭한 후에, 실리콘으로 이루어지는 에피택셜층(13) 및 반도체 기판(11)을 에칭한다. 그 후에, 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 절연막(27)을, 두께 방향으로 도중까지 에칭한다. 절연막(27)이 에칭되는 깊이는 1㎛ 내지 4㎛ 정도이다. 이와 같이, 절연막(27)의 두께 방향의 도중까지 연장되도록 관통 구멍(15)을 형성함으로써, 도 1의 (A)에 도시하는 바와 같은 외부로 돌출되는 관통 전극(16)을 형성할 수 있다.
본 공정에서는, 조성이 서로 다른 절연막(14), 에피택셜층(13), 반도체 기판(11) 및 절연막(27)을, 에칭 가스를 이용한 드라이 에칭에 의해 제거하고 있다. 본 형태에서는, 단일의 에칭 가스를 이용하여 이들을 일괄적으로 에칭하여도 되고, 피에칭재의 조성에 따라 서로 다른 에칭 가스를 이용해도 된다.
피에칭재의 조성에 따라 서로 다른 에칭 가스를 이용하는 경우에는, 구체적으로 다음과 같이 에칭 가스를 구분하여 사용한다. 즉, 실리콘으로 이루어지는 에피택셜층(13) 및 반도체 기판(11)을 에칭할 때에는, CF4와 O2의 혼합 가스, 또는 CF6과 O2의 혼합 가스를 이용한다. 또한, 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 절연막(14, 27)을 에칭할 때에는, CF4와 H2의 혼합 가스, CHF4 또는 C2F6 등을 이용한다.
도 4의 (C)를 참조하여, 다음으로, 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 측벽 절연막(17)을, 관통 구멍(15)의 측벽에 형성한다. 측벽 절연막(17)의 형성 방법은, 열산화법, CVD(Chemical Vapor Deposition)법 등이 채용된다.
도 5의 (A)를 참조하여, 다음으로, 관통 구멍(15)의 내벽 및 절연막(14)이 피복되도록 금속막을 형성한다. 본 공정은, 이 금속막을, 배리어막, 시드막 및 도 금막으로 형성한다. 배리어막은, 티탄(Ti), 티탄 나이트라이드(TiN), 티탄 텅스텐(TiW), 탄탈 나이트라이드(TaN) 등으로 이루어지고, 스퍼터법 또는 CVD법 등에 의해 형성된다. 또한, 이 배리어막의 상면에, 스퍼터법 또는 CVD법 등에 의해, 두께가 수백 ㎚ 정도인 금속막으로 이루어지는 시드막을 형성한다. 그 후에, 이 시드막을 전극으로서 이용하여 전해 도금을 행하여 도금막을 형성함으로써, 두께가 수 ㎛ 정도인 금속막을 형성한다. 형성된 금속막은, 웨트 에칭 등에 의해 소정의 형상으로 패터닝된다. 또한, 관통 구멍(15)의 내부에 도전 재료를 매립함으로써, 관통 전극(16)을 형성하여도 된다.
또한, 본 공정에 선행하여, 활성 영역(20)의 에미터 영역(25), 베이스 영역(23) 및 콜렉터 컨택트 영역(21)의 상부는, 절연막(14)에 형성한 개구부로부터 노출되어 있다. 그리고, 이들 각 영역과 접속하는 에미터 전극(26E), 베이스 전극(26B) 및 콜렉터 전극(26C)도 형성된다. 또한, 각 전극은 관통 전극(16)과 접속된다. 도면에서는, 에미터 전극(26E) 및 콜렉터 전극(26C)만이 관통 전극(16)과 접속되어 있지만, 실제로는, 베이스 전극(26B)도 관통 전극(16)과 접속된다.
상기 공정이 종료된 후에는, 각 전극 등이 피복되도록 패시베이션막(도시 생략)이 형성된다. 또한, 반도체 기판(11)은, 지지 기판(34)으로부터 박리된다.
도 5의 (B)를 참조하여, 다음으로, 반도체 기판(11)의 이면을 피복하는 절연막(27)을 에칭함으로써, 관통 전극(16)의 하단을 외부로 돌출시킨다. 구체적으로는, 절연막(27)의 이면을 전면적으로 드라이 에칭함으로써, 절연막(27)에 매립되도록 형성된 관통 전극(16)의 하단을 돌출시킨다. 본 공정에서는, 실리콘 산화막 또 는 실리콘 질화막으로 이루어지는 절연막(14)을 에칭하므로, 에칭 가스로서는, CF4와 H2의 혼합 가스, CHF4 또는 C2F6 등을 이용한다.
본 공정에 의해, 절연막(27)의 두께를, 예를 들면 5㎛ 내지 1㎛ 정도로 얇게 한다. 그리고, 관통 전극(16)의 하단은, 예를 들면 1㎛ 내지 4㎛ 정도 외부로 돌출된다.
여기서 전술한 바와 같이, 배리어막으로서 채용한 금속막이, 땜납 접속 등에서 불필요하면, 에칭이나 스퍼터링에 의해 제거하여도 된다.
또한, 지금까지의 공정에서는, 1개의 반도체 웨이퍼(도시 생략)에 다수개의 반도체 장치가 형성되어 있으므로, 이 반도체 웨이퍼를 다이싱함으로써 개별의 반도체 장치를 얻는다.
상기 공정에 의해, 도 1의 (A)에 도시하는 반도체 장치(10A)가 제조된다.
<제3 실시 형태>
본 형태에서는, 도 6을 참조하여, 도 1의 (B)의 구조를 도시한 반도체 장치(10B)의 제조 방법을 설명한다. 본 형태의 제조 방법은, 기본적으로는 상술한 제2 실시 형태와 마찬가지이고, 상위점은 관통 구멍에 오목부(28)를 형성하는 점에 있다. 이 상위점을 중심으로 설명한다.
도 6의 (A)를 참조하여, 반도체 기판(11)의 표면에 활성 영역(20)을 형성하고, 반도체 기판(11) 및 그것에 적층된 각 층을 관통하는 관통 구멍(15)을 형성한다. 본 형태의 특징으로 하는 점은, 반도체 기판(11)의 최하부에 위치하는 관통 구멍(15)에 오목부(28)를 형성하는 점에 있다. 오목부(28)를 형성한 부분의 관통 구멍(15)은, 다른 부분과 비교하면 통 형상으로 굵게 형성되어 있다.
오목부(28)는, 반도체 기판(11)의 최하부에서, 오버 에칭을 행함으로써 형성할 수 있다. 본 형태에서는, 실리콘인 반도체 기판(11)을 에칭할 때와, 실리콘 산화막 또는 실리콘 질화막인 절연막(27)을 에칭할 때에는, 서로 다른 에칭 가스를 이용한다. 실리콘인 반도체 기판(11)을 에칭할 때에 이용하는 에칭 가스(CF4와 O2의 혼합 가스, 또는 CF6과 O2의 혼합 가스)는, 절연막(27)에 대해서는 에칭 레이트가 낮다. 따라서, 에칭의 진행에 수반하여, 관통 구멍(15)이 반도체 기판(11)을 관통하여 절연막(27)까지 도달하면, 에칭이 횡방향으로 진행하여 오목부(28)가 형성된다. 또한, 단일의 에칭 가스를 이용하여 드라이 에칭을 행하여도, 절연막(27)의 표면에서 에칭 레이트가 낮아져, 오목부(28)가 형성되는 경우가 있다.
도 6의 (B)를 참조하여, 다음으로, 또한 드라이 에칭을 행함으로써, 절연막(27)의 두께 방향의 도중까지, 관통 구멍(15)을 연장시킨다. 여기서는, 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 절연막(14, 27)을 에칭하기 위해, CF4와 H2의 혼합 가스, CHF4 또는 C2F6 등을 이용한다.
도 6의 (C)를 참조하여, 상기 공정이 종료된 후, 관통 구멍(15)의 내부도 포함한 절연막(14)의 표면에 금속막을 형성하고, 소정의 형상으로 패터닝한다. 형성된 금속막에 의해, 관통 전극(16), 에미터 전극(26E), 베이스 전극(26B) 및 콜렉터 전극(26C)이 형성된다. 본 형태에서는, 관통 구멍(15)에 형성한 오목부(28)의 내 부에도 관통 전극(16)이 형성되므로, 관통 전극(16)과 관통 구멍(15)의 내벽과의 밀착 강도가 향상되어 있다.
또한, 도 6의 (D)를 참조하여, 드라이 에칭을 행하여, 절연막(27)을 이면으로부터 전체적으로 제거하여, 관통 구멍(15)의 하단을 절연막(27)으로부터 하방으로 돌출시킨다.
상기 공정에 의해, 도 1의 (B)에 도시한 반도체 장치(10B)가 제조된다.
<제4 실시 형태>
본 형태에서는, 도 7을 참조하여, 외부로 돌출되는 관통 전극(43)을 구비하는 회로 기판의 구조를 설명한다. 본 형태에서 설명하는 회로 기판은 인터포저로서 사용할 수 있는 것이다. 인터포저란, 반도체 소자 등의 회로 소자와 실장 기판 사이에 위치하여, 회로 장치 등을 구성하기 위하여 이용되는 기판이다. 본 실시 형태의 회로 기판 및 그 제조 방법은, 기본적으로는 상술한 다른 실시 형태와 마찬가지로서, 중복되는 부분의 설명은 생략한다.
도 7의 (A)를 참조하여, 본 형태의 회로 기판(40A)은, 실리콘으로 이루어지는 반도체 기판(41)과, 반도체 기판(41)의 이면(일 주면)에 형성된 도전 패턴(45)과, 도전 패턴(45)과 접속되며 반도체 기판(41)을 관통하는 관통 전극(43)을 구비하고, 관통 전극(43)의 상단이, 반도체 기판(41)으로부터 외부로 돌출되는 구조로 이루어져 있다.
반도체 기판(41)은 실리콘 등의 반도체로 이루어지며, 그 두께는 예를 들면 100㎛ 내지 200㎛ 정도이다. 반도체 기판(41)의 재료로서는, 진성 반도체 또는 불 순물 반도체를 채용할 수 있다. 불순물 반도체로서는, 붕소 등의 P형 불순물이 도입된 P형 반도체, 인 등의 N형 불순물이 도입된 N형 반도체가 채용된다. 불순물 반도체를 반도체 기판(41)의 재료로서 이용함으로써, 반도체 기판(41)의 전기 저항이 낮아져 전류가 흐르기 쉽게 되므로, 접속 전극(48)과 반도체 기판(41)의 도통을 용이하게 할 수 있다.
절연막(42)은, 실리콘 산화막, 실리콘 질화막 또는 폴리이미드 등의 수지막으로 이루어지고, 반도체 기판(41)의 상면 및 이면을 피복하고 있다. 절연막(42)에 의해, 도전 패턴(45)과, 반도체 기판(41)이 절연되어 있다. 또한, 관통 구멍(46)의 측면도 측벽 절연막(44)에 의해 피복되어 있다. 또한, 접속 구멍(47)에 관해서는, 측면은 절연막(42)에 의해 피복되고, 저면은 반도체 기판(41)이 노출되도록 하기 위해, 절연막(42)에 의해 피복되어 있지 않다.
도전 패턴(45)은, 반도체 기판(41)의 이면을 피복하는 절연막(42) 상에 형성되어 있다. 도전 패턴(45)은, 실장 기판 상의 도전로나 반도체 소자 등이 접속되는 패드(예를 들면 다이 패드 또는 본딩 패드)나, 패드끼리를 접속하는 배선 등을 형성하고 있다. 즉, 본 형태에서는, 반도체 기판(41)의 상면에 관통 전극(43)의 단부가 돌출되고, 그 이면에 관통 전극(43)과 접속된 도전 패턴(45)이 형성되어 있다. 여기서, 반도체 기판(41)의 표면에, 관통 전극(43)과 접속된 도전 패턴이 형성되어도 된다.
여기서는, 단층의 도전 패턴(45)이 형성되어 있지만, 이 도전 패턴(45)을 다층으로 형성하는 것도 가능하다.
관통 전극(43)은, 반도체 기판(41)을 두께 방향으로 관통하여 형성한 관통 구멍(46)에 형성된 도전 재료로 이루어진다. 이 관통 전극(43)은, 반도체 기판(41)의 이면에 형성한 도전 패턴(45)과 연속하여 형성된다. 관통 전극(43)과 반도체 기판(41)은, 관통 구멍(46)의 내벽에 형성한 측벽 절연막(44)에 의해 절연되어 있다. 여기서는, 폭(W1)이 40㎛ 정도인 관통 구멍(46)의 내벽에, 두께가 수 ㎛ 정도인 금속막으로 이루어지는 관통 전극(43)이 형성되어 있다. 또한, 관통 구멍(46)에 매립된 도전 재료에 의해, 관통 전극(43)을 구성하여도 된다.
접속 전극(48)은, 반도체 기판(41)의 이면으로부터 두께 방향의 도중까지 연장되는 접속 구멍(47)에 매립된 도전 재료로 이루어진다. 접속 전극(48)의 단부가, 접속 구멍(47)의 저면에 노출되는 반도체 기판(41)에 오믹 접촉함으로써, 접속 전극(48)과 반도체 기판(41)은 전기적으로 접속된다. 접속 전극(48)은, 도전 패턴(45)과 반도체 기판(41)을 전기적으로 접속시키는 기능을 갖는다. 접속 전극(48)의 폭(W2)은, 관통 전극(43)과 동등하거나 그 이하가 바람직하고, 예를 들면 40㎛ 내지 10㎛ 정도로 설정된다. 접속 전극(48)의 깊이는, 반도체 기판(41)을 관통하지 않을 정도이면 되고, 예를 들면 50㎛ 내지 100㎛ 정도이다. 또한, 접속 전극(48)은, 도전 패턴(45)과 일체로 형성되는 금속막에 의해 형성할 수 있다. 또한, 접속 구멍(47)에 도전 재료가 매립되어 접속 전극(48)이 형성되어 있다.
접속 전극(48)을 개재하여 도전 패턴(45)과 반도체 기판(41)을 전기적으로 접속함으로써, 도전 패턴(45)과 반도체 기판(41) 사이에 발생하는 기생 용량을 저감시킬 수 있다. 또한, 반도체 기판(41)을 고정 전위(접지 전위나 전원 전위)에 접속함으로써, 반도체 기판(41)의 전위가 변동되는 것을 방지할 수도 있다. 또한, 반도체 기판(41)의 실드 효과를 향상시킬 수도 있다.
관통 전극(43)의 단부는, 상술한 제1 실시 형태와 마찬가지로, 반도체 기판(41)을 피복하는 절연막(42)의 상면으로부터 외부로 돌출되어, 외부 전극(패드)을 형성하고 있다. 관통 전극(43)이 외부로 돌출되는 두께는, 예를 들면 수 ㎛ 내지 수십 ㎛ 정도이다. 관통 전극(43)에 의해 외부로 돌출되는 외부 전극이 형성됨으로써, 땜납 등의 접합재에 관통 전극(43)이 매립되어, 양자의 접속 신뢰성이 향상되는 이점이 있다.
도 7의 (B)를 참조하여, 다른 형태의 회로 기판(40B)의 구조를 설명한다. 회로 기판(40B)의 기본적인 구조는, 상술한 회로 기판(40A)과 마찬가지이고, 상위점은 관통 구멍(46)에 오목부(49)를 형성한 점에 있다. 여기서는, 관통 구멍(46)의 상단부 부근의 내벽을 움푹 패게 하여 오목부(49)가 형성되어 있다. 오목부(49)가 움푹 패는 깊이는 수 ㎛ 정도이다. 오목부(49)를 형성함으로써, 관통 구멍(46)이 부분적으로 통 형상으로 굵게 형성된다. 따라서, 관통 구멍(46)과 관통 전극(43) 사이에 앵커 효과가 발생하여, 양자의 접속 강도가 향상되어, 관통 전극(43)의 관통 구멍(46)로부터의 분리가 방지되어 있다.
도 7의 (C)를 참조하여, 상기한 회로 기판(40A)이 인터포저로서 이용된 실장 구조를 설명한다. 여기서는, LSI인 반도체 소자(50)가 회로 기판(40A)을 개재하여, 실장 기판(30)에 실장되어, 회로 모듈이 구성되어 있다.
반도체 소자(50)는, 소정의 전기 회로가 구성되어 있고, 이면에 형성된 전극 은, 땜납 등의 접합재(51)를 개재하여 회로 기판(40A)에 플립칩 실장되어 있다. 반도체 소자(50)와 회로 기판(40A)은, 양자 모두 실리콘으로 이루어지므로, 외부 분위기의 온도가 변화되어도, 양자를 접속하는 접합재(51)에는 거의 열응력이 작용하지 않는다. 따라서, 접합재(51)의 열응력에 대한 접속 신뢰성은 매우 높다.
상술한 바와 같이, 관통 전극(43)의 상단부는, 반도체 기판(41)의 상면을 피복하는 절연막(42)의 상면으로부터 수 ㎛ 정도 상방으로 돌출되어 있다. 따라서, 관통 전극(43)의 상부에 돌출되는 단부가, 접합재(51)에 매립됨으로써, 양자의 접속 신뢰성은 매우 높게 되어 있다.
회로 기판(40A)의 이면에 형성된 도전 패턴(45)은, 땜납 등의 접합재(52)를 개재하여, 실장 기판(30)의 상면에 형성된 도전로(31)에 접속된다. 또한, 접속 전극(48)과 연속하여 형성된 도전 패턴(45)도, 접합재(52)를 개재하여 도전로(31)와 접속된다. 따라서, 접속 전극(48), 도전 패턴(45), 접합재(52) 및 도전로(31)를 통해, 반도체 기판(41)을, 외부의 고정 전위(접지 전위나 전원 전위)에 접속할 수 있다.
도 8을 참조하여, 다음으로, 상기한 회로 기판(40A)의 제조 방법을 설명한다. 도 8의 각 도면은, 제조 공정의 각 공정에서의 회로 기판의 단면도이다.
도 8의 (A)를 참조하여, 우선, 반도체 기판(41)을 드라이 에칭함으로써, 관통 구멍(46) 및 접속 구멍(47)을 형성한다. 여기서는, 두께가 100㎛ 내지 400㎛ 정도인 반도체 기판(41)이, 접착층(33)을 개재하여 지지 기판(34)에 접착된 상태에서, 에칭이 행해진다. 반도체 기판(41)의 상면은, 내에칭 마스크(53)에 의해 선택 적으로 피복된다. 즉, 관통 구멍(46) 및 접속 구멍(47)이 형성되는 영역의 마스크(53)는 부분적으로 제거되어, 개구부(36, 37)가 형성된다.
여기서, 관통 구멍(46)을 형성하기 위해 형성되는 개구부(36)는, 접속 구멍(47)을 형성하기 위해 형성되는 개구부(37)보다 크게 형성된다. 구체적으로는, 개구부(36)의 폭(W1)은 예를 들면 40㎛ 정도이며, 개구부(37)의 폭(W2)은 예를 들면 20㎛ 정도이다. 폭이 좁은 개구부(37)로부터 진행하는 에칭의 스피드는, 개구부(36)보다도 느리다. 따라서, 반도체 기판(41)을 관통하는 관통 구멍(46)이 개구부(36)로부터 형성될 때까지 에칭을 행하면, 개구부(37)로부터 진행하는 에칭은, 반도체 기판(41)의 도중에서 스톱한다. 이에 의해, 깊이가 서로 다른 관통 구멍(46) 및 접속 구멍(47)을, 1회의 드라이 에칭에 의해 형성할 수 있다.
본 공정에서는, 반도체 기판(41)의 이면을 피복하는 절연막(42)이 부분적으로 제거될 때까지, 드라이 에칭을 행하고 있다. 이와 같이 함으로써, 이후의 공정에서, 관통 전극(43)을 외부로 돌출시킬 수 있다(도 8의 (D) 참조).
드라이 에칭에 이용하는 가스는, 상술한 제2 실시 형태와 마찬가지이어도 된다. 즉, 반도체 기판(41) 및 절연막(42)을 동일한 에칭 가스를 이용하여 에칭하여도 된다. 또한, 조성에 따라 서로 다른 에칭 가스를 이용해도 된다. 또한, 반도체 기판(41)의 하부에서, 오버 에칭을 행함으로써, 도 7의 (B)에 도시하는 바와 같은 오목부(49)를 형성하여도 된다. 본 공정의 에칭의 공정이 종료된 후, 마스크(53)는 반도체 기판(41)으로부터 박리된다.
도 8의 (B)를 참조하여, 다음으로, 관통 구멍(46) 및 접속 구멍(47)의 내벽 및 반도체 기판(41)의 상면에, 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 절연막(42)을 형성한다. 그 후에, 접속 구멍(47)의 저부를 피복하는 절연막(42)을, 에칭 공정 등에 의해 제거한다.
도 8의 (C)를 참조하여, 다음으로, 관통 구멍(46) 및 접속 구멍(47)의 내벽도 포함한 반도체 기판(41)의 상면에 금속막을 형성하고, 이 금속막을 패터닝함으로써 도전 패턴(45)을 형성한다. 상기한 금속막은, 제2 실시 형태와 마찬가지로, 배리어막, 시드막 및 도금막으로 형성하여도 된다. 여기서는, 관통 구멍(46)의 내벽에 형성된 금속막에 의해 관통 전극(43)이 형성되어 있지만, 관통 구멍(46)에 매립된 도전 재료에 의해 관통 전극(43)이 형성되어도 된다. 또한, 접속 구멍(47)에 매립된 도전 재료에 의해 접속 전극(48)이 형성되어 있지만, 접속 구멍(47)의 내벽에 형성된 금속막에 의해 접속 전극(48)이 형성되어도 된다. 상기 공정이 종료된 후, 반도체 기판(41)은, 지지 기판(34)으로부터 박리된다.
도 8의 (D)를 참조하여, 다음으로, 관통 전극(43)의 하단이 외부로 노출될 때까지, 절연막(42)을 이면으로부터 전면적으로 드라이 에칭한다. 본 공정에 의해, 관통 전극(43)의 하단은, 절연막(42)의 하면으로부터 1㎛ 내지 4㎛ 정도 외부로 돌출되어 있다.
상기 공정에 의해, 외부로 돌출되는 관통 전극(43)을 갖는 회로 기판(40A)(도 7의 (A) 참조)이 제조된다.
본 형태에서는, 관통 전극(43)을 외부로 돌출시킴으로써, 미세한 외부 전극을 형성할 수 있다. 따라서, 외부 전극을 형성하기 위한 도금막의 구성이나 선택 적인 에칭 공정 등이 필요로 되지 않는다. 그 때문에, 간소화된 공정으로, 외부로 돌출되는 미세한 외부 전극을 형성할 수 있다.
본 발명의 반도체 장치 및 회로 기판에 따르면, 반도체 기판을 관통하는 관통 전극을, 반도체 기판의 주면으로부터 외부로 돌출시키고 있으므로, 돌출되는 관통 전극이 외부 전극으로서 기능한다. 따라서, 외부로 돌출되는 관통 전극이, 땜납 등의 접합재에 매립되므로, 접합재와 관통 전극이 접촉하는 면적이 커지게 되어, 열응력 등에 대한 접속 신뢰성을 향상시킬 수 있다.
또한, 관통 전극의 폭은 30㎛ 내지 40㎛ 정도로 미세하게 형성 가능하므로, 반도체 기판의 주면에, 외부로 돌출되는 미세한 외부 전극을 관통 전극에 의해 형성할 수 있다.
또한, 반도체 기판을 관통하는 관통 구멍의 내벽에 오목부를 형성함으로써, 관통 구멍을 부분적으로 굵게 하는 것이 가능해져, 관통 구멍과 그 내부에 형성되는 관통 전극이 밀착되는 강도를 향상시킬 수 있다.
제법상에서는, 반도체 기판의 다른 주면을 피복하는 절연막까지 도달하도록 관통 전극을 형성하고, 이 절연막을 제거함으로써, 관통 전극을 외부로 돌출시킬 수 있다. 따라서, 본 발명에서는, 외부로 돌출되는 외부 전극을 형성하기 위해 특별한 공정이 필요로 되지 않는다. 관통 전극을 형성하는 공정이 외부 전극을 형성하는 공정을 겸하고 있다. 따라서, 간소화된 제법으로, 외부로 돌출되는 미세한 외부 전극을 형성할 수 있다.

Claims (13)

  1. 반도체 기판의 일 주면에 형성된 활성 영역과,
    상기 반도체 기판을 두께 방향으로 관통하여 형성한 관통 구멍과,
    상기 관통 구멍의 내부에 형성되어 상기 활성 영역과 전기적으로 접속되며, 또한, 상기 반도체 기판의 다른 주면까지 연장되는 관통 전극을 구비하고,
    상기 관통 전극의 선단부는 상기 반도체 기판의 다른 주면보다도 외부로 돌출되고,
    상기 관통 구멍은, 상기 반도체 기판의 일 주면측에서 개구경이 넓어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 관통 전극은, 상기 관통 구멍의 내벽을 피복하는 절연막의 표측에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 관통 구멍의 측벽에 오목부를 형성하고, 상기 관통 구멍의 개구경을 부분적으로 넓게 하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제1항에 있어서,
    복수의 상기 반도체 장치가 두께 방향으로 적층되고,
    하층의 상기 반도체 장치의 상기 관통 구멍은, 상기 하층의 반도체 기판의 일 주면측에서 개구경이 넓어지며,
    상층의 상기 반도체 장치에 형성된 상기 관통 전극의 하단은, 상기 하층의 반도체 기판의 관통 구멍과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판의 일 주면에 활성 영역을 형성하는 공정과,
    상기 반도체 기판의 다른 주면을 절연막으로 피복하는 공정과,
    상기 반도체 기판을 관통하여 상기 절연막까지 도달하는 관통 구멍을 형성하는 공정과,
    상기 활성 영역과 전기적으로 접속된 관통 전극을 상기 관통 구멍의 내부에 형성하는 공정과,
    상기 관통 전극의 선단부가 외부로 돌출될 때까지 상기 절연막을 제거하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 관통 구멍은, 상기 반도체 기판을 에칭함으로써 형성되고,
    상기 관통 구멍이 상기 반도체 기판을 관통한 후에 더 오버 에칭함으로써, 상기 관통 구멍의 개구경을 부분적으로 넓게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 관통 구멍의 내벽을 절연막에 의해 피복하고,
    상기 절연막의 표측에 상기 관통 전극을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 반도체 기판과 상기 절연막은, 서로 다른 에칭 가스를 이용하여 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 반도체 기판과, 상기 반도체 기판의 일 주면에 형성된 도전 패턴과, 상기 반도체 기판을 두께 방향으로 관통하여 형성한 관통 구멍과, 상기 관통 구멍의 내부에 형성되어 상기 도전 패턴과 전기적으로 접속되며, 또한 다른 주면까지 연장되는 관통 전극을 구비하고,
    상기 관통 전극의 선단부는, 상기 반도체 기판의 다른 주면보다도 외부로 돌출되며,
    상기 관통 구멍은 상기 반도체 기판의 일 주면측에서 개구경이 넓어지는 것을 특징으로 하는 회로 기판.
  11. 제10항에 있어서,
    상기 반도체 기판의 두께 방향의 도중까지 연장되어, 상기 도전 패턴과 상기 반도체 기판을 전기적으로 접속하는 접속 전극을 갖는 것을 특징으로 하는 회로 기판.
  12. 일 주면이 절연막에 의해 피복된 반도체 기판을 준비하는 공정과,
    상기 반도체 기판을 관통하여 상기 절연막까지 도달하는 관통 구멍을 형성하는 공정과,
    상기 반도체 기판의 다른 주면에 도전 패턴을 형성하고, 상기 도전 패턴과 전기적으로 접속된 관통 전극을 상기 관통 구멍의 내부에 형성하는 공정과,
    상기 관통 전극의 선단부가 외부로 돌출될 때까지 상기 절연막을 제거하는 공정
    을 구비하는 것을 특징으로 하는 회로 기판의 제조 방법.
  13. 제12항에 있어서,
    상기 관통 구멍을 형성하는 공정에서는, 상기 반도체 기판을 두께 방향으로 도중까지 연장되는 접속 구멍을 형성하고,
    상기 관통 전극을 형성하는 공정에서는, 상기 접속 구멍의 내부에, 상기 도전 패턴과 상기 반도체 기판을 전기적으로 접속시키는 접속 전극을 형성하는 것을 특징으로 하는 회로 기판의 제조 방법.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5023738B2 (ja) * 2007-02-28 2012-09-12 富士通株式会社 プリント配線板の製造方法
JP5154819B2 (ja) * 2007-04-03 2013-02-27 新光電気工業株式会社 基板及びその製造方法
KR100895813B1 (ko) * 2007-06-20 2009-05-06 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
EP2165362B1 (en) * 2007-07-05 2012-02-08 ÅAC Microtec AB Low resistance through-wafer via
JP2009070966A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置とその製造方法
KR100886720B1 (ko) * 2007-10-30 2009-03-04 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
JP5201983B2 (ja) 2007-12-28 2013-06-05 富士通株式会社 電子部品
US20090184414A1 (en) 2008-01-22 2009-07-23 Chang Jun Park Wafer level chip scale package having an enhanced heat exchange efficiency with an emf shield and a method for fabricating the same
JP2009260284A (ja) * 2008-03-25 2009-11-05 Panasonic Corp 半導体素子、および半導体素子の製造方法
TWI384602B (zh) * 2008-06-13 2013-02-01 Unimicron Technology Corp 嵌埋有感光半導體晶片之封裝基板及其製法
JP4601686B2 (ja) * 2008-06-17 2010-12-22 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
WO2010044741A1 (en) * 2008-10-15 2010-04-22 ÅAC Microtec AB Method for making via interconnection
JP5455538B2 (ja) * 2008-10-21 2014-03-26 キヤノン株式会社 半導体装置及びその製造方法
JP2010114320A (ja) * 2008-11-07 2010-05-20 Panasonic Corp 半導体装置
US8137995B2 (en) * 2008-12-11 2012-03-20 Stats Chippac, Ltd. Double-sided semiconductor device and method of forming top-side and bottom-side interconnect structures
JP5308145B2 (ja) * 2008-12-19 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US8158515B2 (en) * 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
US8148824B2 (en) * 2010-04-16 2012-04-03 Nanya Technology Corp. Semiconductor device with through substrate via
US8466060B2 (en) * 2010-04-30 2013-06-18 Alpha & Omega Semiconductor, Inc. Stackable power MOSFET, power MOSFET stack, and process of manufacture
JP6342033B2 (ja) * 2010-06-30 2018-06-13 キヤノン株式会社 固体撮像装置
JP2012033894A (ja) 2010-06-30 2012-02-16 Canon Inc 固体撮像装置
DE102010026344A1 (de) 2010-07-07 2012-01-12 Osram Opto Semiconductors Gmbh Leuchtdiode
US8847400B2 (en) 2010-09-15 2014-09-30 Ps4 Luxco S.A.R.L. Semiconductor device, method for manufacturing the same, and data processing device
US8659152B2 (en) * 2010-09-15 2014-02-25 Osamu Fujita Semiconductor device
KR101801137B1 (ko) 2011-02-21 2017-11-24 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8791015B2 (en) * 2011-04-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over active surface of semiconductor die
KR101828063B1 (ko) * 2011-05-17 2018-02-09 삼성전자주식회사 반도체 장치 및 그 형성방법
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
KR101959284B1 (ko) * 2011-11-18 2019-03-19 삼성전자주식회사 반도체 장치 및 그 형성방법
EP2602818A1 (en) * 2011-12-09 2013-06-12 Ipdia An interposer device
US20130154109A1 (en) * 2011-12-16 2013-06-20 Lsi Corporation Method of lowering capacitances of conductive apertures and an interposer capable of being reverse biased to achieve reduced capacitance
KR101840846B1 (ko) 2012-02-15 2018-03-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
SE538058C2 (sv) * 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
JP5984134B2 (ja) * 2012-05-15 2016-09-06 ローム株式会社 半導体装置およびその製造方法、電子部品
US8772946B2 (en) * 2012-06-08 2014-07-08 Invensas Corporation Reduced stress TSV and interposer structures
JP6128787B2 (ja) 2012-09-28 2017-05-17 キヤノン株式会社 半導体装置
TWI492343B (zh) * 2012-11-02 2015-07-11 矽品精密工業股份有限公司 半導體基板及其製法
TWI518864B (zh) * 2012-12-26 2016-01-21 財團法人工業技術研究院 變容器
US10153180B2 (en) * 2013-10-02 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bonding structures and methods
JP5846185B2 (ja) 2013-11-21 2016-01-20 大日本印刷株式会社 貫通電極基板及び貫通電極基板を用いた半導体装置
JP2016157880A (ja) * 2015-02-26 2016-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9786593B1 (en) 2016-04-11 2017-10-10 Nanya Technology Corporation Semiconductor device and method for forming the same
DE102016219275B3 (de) 2016-10-05 2017-08-10 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Technologisches Verfahren zur Verhinderung von vertikalen/ lateralen Inhomogenitäten beim Ätzen von Silizium - Durchkontaktierungen mittels vergrabener Ätzstoppschichten
KR20200038279A (ko) 2017-09-11 2020-04-10 라이징 테크놀로지즈 가부시키가이샤 전자회로장치 및 전자회로장치의 제조방법
US11041211B2 (en) * 2018-02-22 2021-06-22 Xilinx, Inc. Power distribution for active-on-active die stack with reduced resistance
JP7371882B2 (ja) 2019-04-12 2023-10-31 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
WO2020230442A1 (ja) 2019-05-16 2020-11-19 株式会社ライジングテクノロジーズ 電子回路装置および電子回路装置の製造方法
WO2020250795A1 (ja) 2019-06-10 2020-12-17 株式会社ライジングテクノロジーズ 電子回路装置
CN111968955B (zh) * 2020-08-27 2021-10-12 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200547A (ja) 2002-12-20 2004-07-15 Seiko Epson Corp 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
KR20040071573A (ko) * 2003-02-04 2004-08-12 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법
KR20040084830A (ko) * 2003-03-28 2004-10-06 세이코 엡슨 가부시키가이샤 반도체 장치, 회로 기판 및 전자 기기
KR20050054479A (ko) * 2003-12-04 2005-06-10 로무 가부시키가이샤 반도체 칩 및 그 제조 방법 및 반도체 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000015015A1 (fr) * 1998-09-03 2000-03-16 Ibiden Co., Ltd. Carte imprimee multicouches et son procede de fabrication
US7075896B1 (en) * 2000-03-16 2006-07-11 Hewlett-Packard Development Company, L.P. Method for automatic layout of switched network topologies
JP3796099B2 (ja) 2000-05-12 2006-07-12 新光電気工業株式会社 半導体装置用インターポーザー、その製造方法および半導体装置
KR100366635B1 (ko) 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
JP2003022850A (ja) 2001-07-09 2003-01-24 Tokyo Electron Ltd フィードスルーの製造方法およびフィードスルー
KR100455380B1 (ko) * 2002-02-27 2004-11-06 삼성전자주식회사 다층 배선 구조를 구비한 반도체 소자 및 그 제조 방법
JP2004128063A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
JP3646719B2 (ja) 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4323303B2 (ja) 2003-12-17 2009-09-02 株式会社フジクラ 基板の製造方法
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
JP5048230B2 (ja) * 2005-03-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004200547A (ja) 2002-12-20 2004-07-15 Seiko Epson Corp 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
KR20040071573A (ko) * 2003-02-04 2004-08-12 미쓰비시덴키 가부시키가이샤 반도체장치의 제조방법
KR20040084830A (ko) * 2003-03-28 2004-10-06 세이코 엡슨 가부시키가이샤 반도체 장치, 회로 기판 및 전자 기기
KR20050054479A (ko) * 2003-12-04 2005-06-10 로무 가부시키가이샤 반도체 칩 및 그 제조 방법 및 반도체 장치

Also Published As

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