JP2016157880A - 半導体装置の製造方法および半導体装置 - Google Patents

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chip
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Tomoya Kashiwazaki
智也 柏崎
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
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    • H01L2224/321—Disposition
    • H01L2224/32104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/32106—Disposition relative to the bonding area, e.g. bond pad the layer connector connecting one bonding area to at least two respective bonding areas
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8336—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/83365—Shape, e.g. interlocking features
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体チップ２と、チップ搭載部１ｃと、半導体チップ２の裏面電極２ｅとチップ搭載部１ｃの上面１ｃａとを電気的に接続する半田材６と、半導体チップ２の電極パッド２ｄとワイヤ４ｂを介して電気的に接続された複数のインナーリード部１ａおよびアウターリード部１ｂと、半導体チップ２およびワイヤ４を封止する封止体３と、を有するパワーデバイス５である。さらに、半導体チップ２の裏面２ｂの周縁部に窪み部２ｆが形成され、窪み部２ｆは、裏面２ｂと連なる第１面と、上記第１面に連なる第２面とを有し、窪み部２ｆの上記第１面および上記第２面に金属膜が形成されている。【選択図】図２

Description

本発明は、半導体装置の製造方法および半導体装置に関し、例えば、半導体チップが半田材等の接合材を介してチップ搭載部に接続される半導体装置に適用して有効な技術に関する。
パワー系の半導体装置では、半導体チップの裏面に大きな電流を印加することが多いため、半導体チップを接合する接合材（ダイボンド材）として半田材（例えば、半田ペースト）を使用している。すなわち、半導体チップは、ダイパッド（チップ搭載部）の上面に半田材を介して搭載されている。
半導体装置の組み立てでは、まず、半導体ウエハをダイシングして複数の半導体チップを取得し、その後、選別された半導体チップを半田材を介してダイパッド上に搭載する。そして、半導体チップとリードとを金属ワイヤで電気的に接続し、さらに樹脂によって封止を行い、リードフレームから切り離して組み立て完了となる。
なお、ダイシングを行って半導体ウエハから半導体チップを形成し、この半導体チップを用いて半導体装置を製造する技術が、例えば特開平１０−２２３５７２号公報（特許文献１）および特開２００９−１８８１４８号公報（特許文献２）に開示されている。
特開平１０−２２３５７２号公報 特開２００９−１８８１４８号公報
上記パワー系の半導体装置の温度サイクル試験等の信頼性試験では、半導体チップとダイパッドとの熱膨張係数の差から、それらの間に配置されている半田材に熱収縮応力が集中し、チップ外周部の近傍の半田材からクラックが発生する。
このクラックが進行すると、ハイインピーダンスになることで、熱抵抗が悪化し、半導体装置の信頼性が低下するという課題が起こる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、（ａ）半導体ウエハの第１主面に形成されたダイシングラインに沿って、上記第１主面とは反対側に位置する第１裏面に凹部を形成する工程、（ｂ）上記凹部を含むように上記半導体ウエハの上記第１裏面に金属膜を形成する工程、を有するものである。さらに、（ｃ）上記ダイシングラインに沿って上記半導体ウエハをダイシングして、それぞれ第２裏面の周縁部に窪み部を有する複数の半導体チップを形成する工程、（ｄ）チップ搭載部に接合材を介して上記半導体チップを搭載する工程、を有し、上記（ｄ）工程において、上記半導体チップの上記窪み部が上記接合材に接触するように上記接合材を介して上記半導体チップを搭載する。
また、一実施の形態による半導体装置は、主面、裏面、上記主面に形成された複数の第１電極および上記裏面に形成された第２電極を備えた半導体チップと、上面、下面を備えたチップ搭載部と、上記半導体チップの上記第２電極と上記チップ搭載部の上記上面とを電気的に接続する接合材と、上記複数の第１電極のそれぞれと電気的に接続された複数のリードと、を有するものである。さらに、上記半導体チップの上記裏面の周縁部に窪み部が形成され、上記窪み部は、上記裏面と連なる第１面と、上記半導体チップの厚さ方向において上記主面と上記裏面との間に位置し、かつ上記第１面に連なる第２面とを有し、上記窪み部の上記第１面および上記第２面に金属膜が形成されている。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
実施の形態の半導体装置の内部構造の一例を封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図１の半田接合部の構造を示す断面図および部分拡大断面図である。 比較例の構造の半田接合部におけるクラック形成状態を示す断面図である。 図１に示す半導体装置におけるクラック形成状態を示す断面図および部分拡大断面図である。 実施の形態の半導体装置の組み立て手順の一例を示す平面図、断面図および部分拡大断面図である。 実施の形態の半導体装置の組み立て手順の一例を示す部分平面図および部分断面図である。 図６に示す組み立て手順のレーザダイシングにおけるウエハ支持状態の一例を示す平面図および断面図である。 図８に示すレーザダイシングにおけるウエハ認識方法の一例を一部断面にして示す斜視図である。 図６に示す組み立て手順のレーザダイシング後の構造の一例を示す平面図である。 図１０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 図６に示す組み立て手順の金属膜形成後の構造の一例を示す平面図である。 図１２のＣ−Ｃ線に沿って切断した構造の一例を示す断面図である。 図６に示す組み立て手順のダイシング時の構造の一例を示す平面図である。 図１４のＤ−Ｄ線に沿って切断した構造の一例を示す断面図である。 実施の形態の第１変形例の半導体チップの構造を示す断面図である。 実施の形態の第２変形例の半導体チップの構造を示す断面図および部分拡大断面図である。 実施の形態の第４変形例の半導体装置の構造を示す断面図である。 実施の形態の半導体装置に搭載される半導体チップの主要部の構造の一例を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａから成る」、「Ａより成る」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
図１は実施の形態の半導体装置の内部構造の一例を封止体を透過して示す平面図、図２は図１のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図３は図１の半田接合部の構造を示す断面図および部分拡大断面図である。さらに、図４は比較例の構造の半田接合部におけるクラック形成状態を示す断面図、図５は図１に示す半導体装置におけるクラック形成状態を示す断面図および部分拡大断面図である。
＜半導体装置＞
図１〜図３に示す本実施の形態の半導体装置は、半導体チップ（ペレットとも言う）２を封止し、かつ絶縁性の樹脂からなる封止体３を備え、さらに封止体３の内部と外部とに位置する複数のリード１を有する半導体パッケージである。なお、複数のリード１のそれぞれは、封止体３で覆われたインナーリード部１ａと、封止体３から外部に露出（突出）するアウターリード部１ｂとを有しており、複数（ここでは２本）のアウターリード部１ｂのそれぞれは、半導体装置の外部接続用端子（外部端子）である。
そして、本実施の形態の半導体装置は、図１および図２に示すように、封止体３の所望の１つの側面３ａから複数のアウターリード部１ｂが突出している。さらに、図２に示すように、半導体チップ２を上面（チップ搭載面）１ｃａで支持する板状のチップ搭載部（アイランド、ダイパッド、ヘッダもしくはタブとも言う）１ｃの下面１ｃｂが、封止体３の下面３ｂから露出している。すなわち、本実施の形態の半導体装置は、面実装型の半導体装置である。
また、複数のリード１のアウターリード部１ｂのそれぞれは、ガルウィング状に折り曲げられている。
本実施の形態では、上述の構造を備えた半導体装置（パワー系デバイス）の一例として、パワーデバイス５を取り上げて説明する。例えば、半導体チップ２には、パワートランジスタとしてトレンチゲート型構造を有する縦型のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。パワーＭＩＳＦＥＴのデバイス構造は、図１９に記載されているように、表面に溝を形成しその中にゲートを埋め込んだものであり、半導体チップ２の裏面２ｂに形成されたドレイン（Ｄ）電極、主面２ａに形成されたソース（Ｓ）電極、および主面２ａに形成されたゲート（Ｇ）電極を有し、半導体チップ２の裏面２ｂには、大きな電流が印加される。また、図には記載していないが、パワートランジスタがバイポーラトランジスタやＩＧＢＴ（Insulated Gate BipolarTransistor）でも良い。
図１〜図３を用いてパワーデバイス５の詳細構造について説明すると、上面（チップ搭載面）１ｃａ、および上面１ｃａとは反対側の下面１ｃｂを有するチップ搭載部１ｃと、接合材である半田材６を介してチップ搭載部１ｃの上面１ｃａに搭載された半導体チップ２と、を有している。この半導体チップ２は、主面（第２主面）２ａ、主面２ａとは反対側に位置する裏面（第２裏面）２ｂ、主面２ａに形成された複数の電極パッド（第１電極、ボンディング電極、ボンディングパッド）２ｃ，２ｄを有しており、裏面２ｂがチップ搭載部１ｃの上面１ｃａと対向するようにチップ搭載部１ｃ上に搭載されている。
なお、半導体チップ２の裏面２ｂは、第２電極である裏面電極２ｅであり、本実施の形態のパワーデバイス５では、ドレイン（Ｄ）電極となっている。したがって、半導体チップ２の裏面２ｂ（裏面電極２ｅ）とチップ搭載部１ｃとは、導電性の接合材によって電気的に、かつ機械的に接続される必要がある。そこで、パワーデバイス５では、導電性の接合材として半田材６が用いられている。すなわち、半導体チップ２の裏面２ｂ（裏面電極２ｅ）とチップ搭載部１ｃの上面１ｃａとは、半田材６によって固着（機械的に接続）され、かつ電気的に接続されている。
また、半導体チップ２の裏面２ｂには、ドレイン電極（裏面電極２ｅ）が形成されているため、半導体チップ２からの発熱量も多い。したがって、ダイボンド材である接合材として半田材６を用いることで、半導体チップ２の裏面２ｂ側が放熱経路となっている。つまり、半導体チップ２の裏面２ｂ側から半田材６を介してチップ搭載部１ｃに放熱が行えるようになっており、したがって、封止体３の下面３ｂにチップ搭載部１ｃの下面１ｃｂが露出する構造となっている。
また、図１に示すようにチップ搭載部１ｃの平面視において、その１つの辺に沿ってチップ搭載部１ｃの横に配置された複数（ここでは２本）のリード１のインナーリード部１ａと、半導体チップ２の電極パッド（第１電極）２ｃ，２ｄとは、それぞれ導電性のワイヤ４によって電気的に接続されている。なお、インナーリード部１ａのそれぞれの半導体チップ２側の端部には、幅広部１ａａが形成されており、幅広部１ａａにワイヤ４が接続されている。
また、本実施の形態のパワーデバイス５における半導体チップ２の複数の第１電極は、電極パッド（ソース電極）２ｃと、電極パッド２ｃより平面視の大きさが小さい電極パッド（ゲート電極）２ｄとを含んでいる。
また、図１，２に示す封止体３は、４つの側面３ａを有しており、そのうちの１つの側面３ａから２本のアウターリード部１ｂが突出している。さらに、封止体３は、図２に示すように、チップ搭載部１ｃの下面１ｃｂが封止体３の下面３ｂに露出するように、チップ搭載部１ｃの一部（上面１ｃａ側）、かつ半導体チップ２および複数のワイヤ４を封止している。
本実施の形態の半導体装置は、パワーデバイス５であるため、図１に示すように、封止体３の側面３ａから突出する複数のリード１（アウターリード部１ｂ）は、ソースリード（Ｓ）１ｄとゲートリード（Ｇ）１ｅである。また、図２に示すように半導体チップ２の裏面２ｂは、上述のようにドレイン（Ｄ）電極（裏面電極２ｅ）となっており、したがって、封止体３の下面３ｂに露出するチップ搭載部１ｃの下面１ｃｂは、ドレイン（Ｄ）電極である。
なお、複数のアウターリード部１ｂのそれぞれは、インナーリード部１ａと一体で形成されている。すなわち、図１に示すようにアウターリード部１ｂのソースリード１ｄは、インナーリード部１ａのソースリード１ｄと一体で繋がっており、また、アウターリード部１ｂのゲートリード１ｅは、インナーリード部１ａのゲートリード１ｅと一体で繋がっている。
そして、ソースリード１ｄの幅広部１ａａには、直径が大きなワイヤ４ａが電気的に接続され、さらに、このワイヤ４ａは、半導体チップ２の第１電極（ボンディング電極）のうちの電極パッド（ソース電極）２ｃに電気的に接続されている。
すなわち、複数のリード１のうちのソースリード１ｄには、大きな電流が印加されるため、ソースリード１ｄと、半導体チップ２の電極パッド（ソース電極）２ｃとが直径が大きなワイヤ４ａを介して電気的に接続されている。
一方、インナーリード部１ａのゲートリード１ｅの幅広部１ａａには、ワイヤ４ａより直径が小さなワイヤ４であるワイヤ４ｂが電気的に接続され、さらに、このワイヤ４ｂは、半導体チップ２の第１電極（ボンディング電極）のうちの電極パッド（ゲート電極）２ｄに電気的に接続されている。
すなわち、複数のリード１のうちのゲートリード１ｅには、小さな電流が印加されるため、ゲートリード１ｅと、半導体チップ２の電極パッド２ｄとが細いワイヤ４ｂを介して電気的に接続されている。
また、図１に示すように、封止体３の側面３ａには、チップ搭載部１ｃと繋がる吊りリード１ｆが突出している。
なお、チップ搭載部１ｃやこのチップ搭載部１ｃと繋がる吊りリード１ｆ、およびインナーリード部１ａとアウターリード部１ｂとを含む複数のリード１は、例えばＣｕ（銅）を主成分とするＣｕ合金から成る。また、本実施の形態では、接合材は、例えば半田材６である。そして、ワイヤ４は、例えばＡｌ（アルミニウム）等から成る。このとき、ワイヤ４ａの直径は、例えば３００〜５００μｍであり、ワイヤ４ｂの直径は、例えば１２５μｍ程度である。また、封止体３は、例えば熱硬化性のエポキシ樹脂から成る。ただし、上述の寸法や各部材の材料は、上述のものに限定されるものではない。
本実施の形態のパワーデバイス５では、図３に示すように、半導体チップ２の裏面２ｂの周縁部に窪み部２ｆが形成されている。すなわち、半導体チップ２の裏面２ｂの縁部の全周に亘って窪み部２ｆが形成されている。なお、窪み部２ｆは、レーザ加工によって形成された、裏面２ｂより凹んだ段差部でもある。
また、窪み部２ｆは、図３の部分拡大図に示すように、裏面２ｂと連なる第１面２ｆａと、半導体チップ２の厚さ方向において主面２ａと裏面２ｂとの間に位置し、かつ第１面２ｆａに連なる第２面２ｆｂとを有している。なお、窪み部２ｆの第１面２ｆａは、半導体チップ２の厚さ方向に沿って形成された面であり、第２面２ｆｂは、主面２ａや裏面２ｂに沿って形成された面である。
そして、窪み部２ｆにおける第１面２ｆａおよび第２面２ｆｂには、金属膜（メタル膜）７が形成されている。すなわち、金属膜７は、半導体チップ２の裏面２ｂの全面に亘って形成されており、さらに裏面２ｂに連なる窪み部２ｆにも形成されている。
ここで、金属膜７は、半田材６との濡れ性を向上させるためのものである。つまり、パワーデバイス５では、半導体チップ２の裏面２ｂをドレイン電極（裏面電極２ｅ）として用いるためや、半田材６を裏面２ｂからの放熱経路として用いるため、半田材６と半導体チップ２との接続性を高める必要がある。
したがって、半導体チップ２の裏面２ｂに半田材６との濡れ性が良い金属材料を配置した方が好ましい。そこで、本実施の形態では、半導体チップ２の窪み部２ｆを含む裏面２ｂに金属膜７を形成している。その際、金属膜７は多層構造であり、上記多層構造における最も半田材６側の層は、Ａｇ層７ａまたはＡｕ層である。
これにより、半田材６と金属膜７のＡｇ層７ａもしくはＡｕ層とは、濡れ性が良好であるため、半田材６と半導体チップ２の裏面２ｂとの接続性を高めることができる。
なお、金属膜７は、例えば、半導体チップ側からＴｉ／Ｎｉ／Ａｇ等の３層（多層）構造もしくは、半導体チップ側からＴｉ／Ｎｉ／Ａｕ等の３層（多層）構造であり、例えば、スパッタリングや蒸着等の処理で形成される。
ここで、図４を用いて本願発明者が比較検討した構造について説明する。図４は、比較例の構造として、半導体チップ２が半田材６を介してチップ搭載部（金属板）１ｃ上に搭載され、これらが図２に示すような封止体３によって封止されている構造である。図４に示す構造では、半導体チップ２の裏面２ｂと半田材６、半田材６とチップ搭載部１ｃ、および上記各部材と上記封止体３は接触しているものの、それぞれの部材の機械的特性（例えば、熱膨張係数）は、大きく異なっている。
上記各部材の熱膨張係数は、例えば、半導体チップ２が３．５ｐｐｍ／℃、チップ搭載部１ｃが１７．７ｅ-6／℃、半田材６が２８．７ｐｐｍ／℃、封止体３のα１が９ｐｐｍ／℃、α２が３５ｐｐｍ／℃（ガラス転移温度：１３５℃）である。
上記のような熱膨張係数の部材を用いた図４に示す構造では、冷熱衝撃をパワーデバイス等の半導体装置に負荷する温度サイクル試験を行うと、熱膨張係数がより大きい半田材６が半導体チップ２の裏面２ｂにおいて膨張収縮を繰り返すことになる。
この時、図４に示すように、応力が掛かる半導体チップ２の外周部から半田材６の層内にクラック８が形成され、かつクラック８が進行し、ハイインピーダンスによる熱抵抗不良に到るという課題が発生する。そして、半導体装置の信頼性が低下することになる。
そこで、本実施の形態のパワーデバイス（半導体装置）５では、図３に示すように、半導体チップ２の裏面２ｂの周縁部に窪み部２ｆが形成されている。これにより、図５に示すように、半導体チップ２の裏面２ｂの外周部から形成されるクラック８の進行を、窪み部２ｆの第１面２ｆａで塞き止めることができる。その結果、半田材６の層内におけるクラック８の進行を止めることができる。
別の表現をすると、半導体チップ２の裏面２ｂの外周部から形成されたクラック８を、半導体チップ２の裏面２ｂの窪み部２ｆの第１面２ｆａに集中させて半田材６の層内の応力を低減することができる。その結果、パワーデバイス５の信頼性を向上させることができる。
なお、図４の比較例の構造と図５の本実施の形態の構造とで、半田材６の層に付与される応力の指数をシミュレーションで検討した結果、図４の比較例の構造のＰ部における応力の指数を１とすると、図５の本実施の形態の窪み部２ｆが形成された構造のＱ部における応力の指数は、０．３４となった。すなわち、図４の比較例の構造のＰ部における応力と、図５の本実施の形態の窪み部２ｆが形成された構造のＱ部における応力とでは、窪み部２ｆが形成された構造の半田材６に付与される応力の方が遥かに小さいという結果が得られた。
したがって、半導体チップ２の裏面２ｂの周縁部に窪み部２ｆが形成されたことにより、パワーデバイス（半導体装置）５の信頼性を向上させることができる。
＜半導体装置の製造方法＞
図６は実施の形態の半導体装置の組み立て手順の一例を示す平面図、断面図および部分拡大断面図、図７は実施の形態の半導体装置の組み立て手順の一例を示す部分平面図および部分断面図、図８は図６に示す組み立て手順のレーザダイシングにおけるウエハ支持状態の一例を示す平面図および断面図である。また、図９は図８に示すレーザダイシングのウエハ認識方法の一例を一部断面にして示す斜視図、図１０は図６に示す組み立て手順のレーザダイシング後の構造の一例を示す平面図、図１１は図１０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図１２は図６に示す組み立て手順の金属膜形成後の構造の一例を示す平面図である。さらに、図１３は図１２のＣ−Ｃ線に沿って切断した構造の一例を示す断面図、図１４は図６に示す組み立て手順のダイシング時の構造の一例を示す平面図、図１５は図１４のＤ−Ｄ線に沿って切断した構造の一例を示す断面図である。
図６および図７に示すフローに沿ってパワーデバイス５の製造方法について説明する。
１．バックグラインド
まず、図６に示すバックグラインドにより、半導体ウエハ９の裏面（第１裏面）９ｂを研磨して半導体ウエハ９を所定の厚さに形成する。ここでは、半導体ウエハ９の裏面９ｂを研削機１１で削って半導体ウエハ９を薄くする。
このようにレーザダイシング前に半導体ウエハ９のバックグラインドを行うことにより、効率良く半導体ウエハ９を加工することができる。
すなわち、レーザ加工では、深さの大きな加工は時間が掛かり適していないため、半導体ウエハ９の厚さを所定の厚さにする（薄くする）加工は、グラインダで先に行って所定の厚さにしてからレーザ加工を実施することで、加工速度を速くすることができる。
２．レーザダイシング
バックグラインド後、半導体ウエハ９の主面（第１主面）９ａに形成されたダイシングライン９ｃに沿って、主面９ａとは反対側に位置する裏面９ｂに凹部９ｄを形成する。
本実施の形態では、図９に示すように半導体ウエハ９の裏面９ｂにレーザ１５を照射して図１１に示すような凹部９ｄを形成する。
本実施の形態では、レーザ照射方法の一例として、例えば、図８に示すように半導体ウエハ９のパターン９ｅが形成された主面９ａを、リング１３によって保持されたダイシングシート１２に貼り付け、ダイシングシート１２を介してリング１３によって保持された状態で、図９に示すように、半導体ウエハ９の主面９ａをその下方側からパターン認識用のカメラ１４で認識する。
これにより、図１１に示す半導体ウエハ９のダイシングライン９ｃを認識し、その認識結果に基づいて、主面９ａ側のダイシングライン９ｃに沿って半導体ウエハ９の裏面９ｂにレーザ１５を照射する。
そして、レーザ１５を照射して、図１０に示すように半導体ウエハ９の裏面９ｂに凹部９ｄを形成する際に、凹部９ｄの深さが、半導体ウエハ９の厚さの１／２以下となるように凹部９ｄを形成する。
すなわち、図１１のレーザ１５を照射して形成する図１１に示す凹部９ｄの深さＴ１が、半導体ウエハ９の厚さＴの１／２以下になるように凹部９ｄを形成する。つまり、Ｔ１≦１／２Ｔとなるように凹部９ｄを形成する。
このようにＴ１≦１／２Ｔとなるように凹部９ｄを形成することで、凹部９ｄが比較的浅く形成されるため、後述するダイシング工程で窪み部２ｆ（図１５参照）を形成した際に、窪み部２ｆの先端付近でチップ欠けが発生することを低減できる。
また、図１１に示す凹部９ｄの幅Ｓが、後述するダイシング工程においてダイシング時に用いる図１７に示すブレード（切断刃）１６の幅（図１１に示す切断予定の幅Ｓ１）より大きくなるように凹部９ｄを形成する。つまり、図１１に示す凹部９ｄの幅Ｓが、ダイシング工程におけるダイシング時の切断予定の幅Ｓ１より大きくなるように（Ｓ＞Ｓ１）凹部９ｄを形成する。
これにより、ダイシング工程でダイシングライン９ｃに沿ってダイシングを行った際に、半導体チップ２の裏面２ｂの周縁部に窪み部２ｆを形成することができる。
３．金属膜形成
レーザダイシング後、図６に示す金属膜形成を行う。すなわち、半導体ウエハ９の裏面９ｂに金属膜７を形成する。ここでは、図１２、図１３に示すように、裏面９ｂの複数の凹部９ｄを含むように半導体ウエハ９の裏面９ｂ全体に亘って金属膜７を形成する。その際、半導体ウエハ９の主面９ａをダイシングシート１２に固定した状態で金属膜７の形成を行う。
なお、金属膜７は、半田材６との濡れ性を良好にするためのものである。したがって、金属膜７は、多層構造とすることが好ましく、この時、図３に示すように、多層構造における最も半導体ウエハ９から遠い位置の層は、Ａｇ層７ａまたはＡｕ層である。言い換えると、多層構造における最も半田材６に近い位置の層は、Ａｇ層７ａまたはＡｕ層である。つまり、金属膜７の多層構造における半田材６と接続する層を、Ａｇ層７ａまたはＡｕ層とする。
Ａｇ層７ａまたはＡｕ層は、半田材６との濡れ性が良好である。したがって、半導体チップ２と半田材６との接続強度を高めることができ、半田材６における熱抵抗不良の発生を抑制することができる。また、パワーデバイス組み立て後の半導体チップ２の放熱性を高めることができる。
なお、半導体ウエハ９の裏面９ｂへの金属膜７の形成は、スパッタリングまたは蒸着等の処理で行う。ここで、金属膜７は、例えば、半導体ウエハ側からＴｉ／Ｎｉ／Ａｇ等の３層（多層）構造もしくは、半導体ウエハ側からＴｉ／Ｎｉ／Ａｕ等の３層（多層）構造であることが好ましい。
４．ダイシング
金属膜形成後、図６に示すダイシングを行う。すなわち、主面９ａのダイシングライン９ｃに沿って半導体ウエハ９をダイシングして、それぞれ主面２ａとは反対側に位置する裏面２ｂの周縁部に窪み部２ｆを有する複数の半導体チップ２を形成する（複数の良品の半導体チップ２を取得する）。ここでは、図１４、図１５に示すように、半導体ウエハ９の裏面９ｂをダイシングシート１２に固定した状態で、半導体ウエハ９の主面９ａ側からそのダイシングライン９ｃに沿ってブレード１６を走行させて半導体ウエハ９をダイシングする（各半導体チップ２に個片化する）。この時、それぞれの半導体チップ２の裏面２ｂの周縁部に窪み部２ｆが形成される。
また、半導体チップ２は、図１９に示すように、その主面２ａにソース（Ｓ）電極とゲート（Ｇ）電極が形成され、さらに裏面２ｂにドレイン（Ｄ）電極が形成されている。
５．ダイボンディング
ダイシング後、図７に示すダイボンディングを行う。すなわち、リードフレーム１０のチップ搭載部１ｃに接合材を介して半導体チップ２を搭載する。なお、本実施の形態では、接合材として半田材６を用いる。
詳細には、半導体チップ２の裏面２ｂの周縁部に形成された窪み部２ｆが半田材６に接触するように、半導体チップ２を半田材６を介してチップ搭載部１ｃに搭載する。すなわち、半導体チップ２の裏面２ｂの窪み部２ｆが半田材６に接触した状態で半導体チップ２が半田材６によってチップ搭載部１ｃに固着される。
６．ワイヤボンディング
ダイボンディング後、図７に示すワイヤボンディングを行う。すなわち、図１に示すように、半導体チップ２の主面２ａの電極パッド２ｃ，２ｄと、それぞれの電極パッド２ｃ，２ｄに対応するインナーリード部１ａとをワイヤ４によって電気的に接続する。
本ワイヤボンディング工程では、まず、図１に示すソース電極（電極パッド２ｃ）のワイヤボンディングを行う。つまり、半導体チップ２のソース電極である電極パッド２ｃと、ソースリード１ｄ（インナーリード部１ａ）とを直径が大きなワイヤ４ａによって電気的に接続する。なお、ワイヤ４ａのインナーリード部側の接続は、インナーリード部１ａの幅広部１ａａに対して行う。
ソース電極のワイヤボンディングを完了した後、ゲート電極（電極パッド２ｄ）のワイヤボンディングを行う。すなわち、半導体チップ２のゲート電極である電極パッド２ｄと、ゲートリード１ｅ（インナーリード部１ａ）とをワイヤ４ａより直径が小さなワイヤ４ｂによって電気的に接続する。
その際、ワイヤ４ｂのインナーリード部側の接続は、ソース電極の場合と同様にインナーリード部１ａの幅広部１ａａに対して行う。ワイヤ４ａ，４ｂは、例えばアルミニウムからなる金属細線である。
７．封入（モールド）
ワイヤボンディング後、図７に示す封入を行う。すなわち、半導体チップ２、複数のワイヤ４ａ、複数のインナーリード部１ａ、半田材６およびチップ搭載部１ｃの上面１ｃａ側を封止用樹脂によって封止して封止体３を形成する。
本実施の形態のパワーデバイス５では、チップ搭載部１ｃの下面１ｃｂが封止体３の下面３ｂから露出するように封止体３を形成する。なお、上記封止用樹脂は、例えば熱硬化性のエポキシ樹脂である。
８．めっき形成
封入後、めっき形成を行う。
めっき形成工程では、半田めっき等のめっき膜を図２に示す複数のアウターリード部１ｂの表面、およびチップ搭載部１ｃの下面１ｃｂの表面に形成する。
９．マーキング
めっき形成後、マーキングを行う。
マーキング工程では、例えば封止体３の表面に所望のマーク（捺印）を形成する。上記マークは、例えば、製品の品種や型番等であり、レーザー照射等を行って上記マークを形成する。
１０．リード加工（個片化）
マーキング後、リード加工を行う。
本リード加工工程では、図１０のリードフレーム１０から図１に示す各アウターリード部１ｂおよび吊りリード１ｆを切り離し、さらに図２に示すように各アウターリード部１ｂを所定の形状（ここでは、例えばガルウィング状）に曲げ形成する。
以上により、パワーデバイス５の組み立てを完了する。
本実施の形態によれば、半導体チップ２の裏面２ｂの周縁部に窪み部（段差部）２ｆが形成されたことにより、半田材６においてクラック８が形成されてもこのクラック８の進行を窪み部２ｆで食い止めることができる。
すなわち、図５の拡大図に示すように、窪み部２ｆにも金属膜７が形成されているため、窪み部２ｆにも半田材６が濡れ広がる。これにより、クラック８が形成されてもクラック８の位置を窪み部２ｆにより近づけることができ、クラック８の進行を窪み部２ｆの第１面２ｆａで阻止することができる。つまり、半田材６と半導体チップ２との境界付近で発生したクラック８は、半田材６の内方に向かって進行するが、本実施の形態では、半導体チップ２の裏面２ｂの周縁部に窪み部２ｆが形成されており、この窪み部２ｆの第１面２ｆａでクラック８の進行を妨げることができる。
詳細には、半田材６の外周部付近で発生したクラック８の内部への進行を、窪み部２ｆの第１面２ｆａで塞き止めることができる。その結果、半田材６の層内のクラック８の進行を止めることができる。
別の表現をすると、半田材６の外周部から発生したクラック８を、半導体チップ２の裏面２ｂの窪み部２ｆの第１面２ｆａに集中させて半田材６における層内の応力を低減することができる。その結果、パワーデバイス（半導体装置）５の信頼性を向上させることができる。
特に、本実施の形態のパワーデバイス５では、半導体チップ２の裏面２ｂが電極（裏面電極２ｅ）として用いられるため、半田材６と半導体チップ２との接続が電気的にも重要である。さらに、裏面電極２ｅ（ドレイン電極）には比較的大きな電流が印加されるため、半田材６が半導体チップ２から発せられる熱の放熱経路の一部にもなっており、半田材６と半導体チップ２の接続状態を良好に維持することで、パワーデバイス５の信頼性をより高めることができる。
また、半導体チップ２の窪み部２ｆを含む裏面２ｂに金属膜７が形成されており、この金属膜７の最も半田材６に近い位置の層が、Ａｇ層７ａまたはＡｕ層であることにより、Ａｇ層７ａまたはＡｕ層は、半田材６との濡れ性が良好であるため、半導体チップ２と半田材６との接続強度を高めることができる。
その結果、パワーデバイス５の信頼性を高めることができる。これにより、半導体チップ２の放熱性を高めることができ、その結果、上記同様、パワーデバイス５の信頼性を高めることができる。
＜第１変形例＞
図１６は実施の形態の第１変形例の半導体チップの構造を示す断面図である。
図１６に示す第１変形例は、半導体チップ２の裏面２ｂにテーパー部２ｇを設けたものである。すなわち、半導体チップ２の裏面２ｂと窪み部２ｆの第１面２ｆａとが、テーパー部２ｇを介して連なっている。
なお、テーパー部２ｇは、図１１に示すように、レーザ加工によって半導体ウエハ９の裏面９ｂに凹部９ｄを形成する際に、裏面９ｂと凹部９ｄとがテーパー部２ｇを介して連なるようにレーザ加工で形成することが好ましい。
このように窪み部２ｆと裏面２ｂと繋ぐ箇所にテーパー部２ｇを介在させることで、半導体チップ２の裏面２ｂと半田材６との接続箇所において半導体チップ２に付与される応力を分散させることができ、半導体チップ２と半田材６の接続強度を高めることができる。その結果、パワーデバイス５の信頼性を高めることができる。
＜第２変形例＞
図１７は実施の形態の第２変形例の半導体チップの構造を示す断面図および部分拡大断面図である。
図１７に示す第２変形例は、その拡大断面図に示すように、半導体チップ２の裏面２ｂの窪み部２ｆにおける第１面２ｆａと第２面２ｆｂとが、曲面部２ｈを介して連なっているものである。すなわち、半導体チップ２の裏面２ｂの窪み部２ｆにおける第１面２ｆａと第２面２ｆｂとが交差してなる隅部が曲面状になっている。
この曲面部２ｈは、レーザ１５（図９参照）を複数回照射することでレーザ加工であっても形成することが可能である。
なお、窪み部２ｆにおける第１面２ｆａと第２面２ｆｂとが曲面部２ｈを介して連なっていることにより、窪み部２ｆに金属膜７を形成する際に、容易に付着させて形成することができる。ここで、金属膜７の半導体ウエハ９の裏面９ｂへの形成は、例えば蒸着やスパッタリング等の処理で行うことができる。
また、曲面部２ｈの曲率の大きさは、曲率半径：Ｒ＝１０μｍ以上であることが好ましい。つまり、曲率半径：Ｒ＝１０μｍ以上とすることにより、裏面９ｂの窪み部２ｆに容易に金属膜７を付着させることができる。
＜第３変形例＞
半導体チップ２の裏面２ｂの窪み部２ｆは、図１６に示すテーパー部２ｇと、図１７に示す曲面部２ｈの両者を有しているものであってもよく、その場合、上述した両方の効果を兼ね備えることができる。
＜第４変形例＞
図１８は実施の形態の第４変形例の半導体装置の構造を示す断面図である。
図１８に示す第４変形例の半導体装置は、図１に示すパワーデバイス５と同様のパワーデバイス２０である。
パワーデバイス（半導体装置）２０は、チップ搭載部１ｃに半田材（接合材）６を介して半導体チップ２が搭載され、半導体チップ２とインナーリード部１ａとがワイヤ４を介して電気的に接続された半導体パッケージであり、半導体チップ２、半田材６、複数のインナーリード部１ａおよび複数のワイヤ４が封止体３によって封止されている。
また、各インナーリード部１ａと一体に形成された複数のアウターリード部１ｂが、封止体３の対向する側面３ａからそれぞれ複数本突出している。
そして、半導体チップ２は、その裏面２ｂの周縁部に窪み部（段差部）２ｆが形成されており、窪み部２ｆは半田材６と接触している。
また、図１のパワーデバイス５と同様に、パワーデバイス２０においても、半導体チップ２の裏面２ｂに大きな電流が印加されるため、半田材６が放熱経路の一部となっており、したがって、チップ搭載部１ｃの下面１ｃｂが封止体３の下面３ｂに露出している。
第４変形例のパワーデバイス２０においても、半導体チップ２の裏面２ｂの周縁部に窪み部（段差部）２ｆが形成されたことにより、半田材６においてクラック８が形成されてもこのクラック８の進行を窪み部２ｆで食い止めることができる。
すなわち、図１のパワーデバイス５と同様に、半田材６の外周部付近で発生したクラック８の内部への進行を、窪み部２ｆの第１面２ｆａで塞き止めることができ、その結果、半田材６の層内のクラック８の進行を止めることができる。
これにより、パワーデバイス（半導体装置）２０の信頼性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、半導体チップ２とチップ搭載部１ｃとを接続する接合材（ダイボンド材）として、半田材６を用いる場合を説明した。しかし、上記接合材は、半田材６に限定されるものではなく、半導体チップ２をチップ搭載部１ｃに固定し、かつ半導体チップ２の裏面電極２ｅとチップ搭載部１ｃとを電気的に接続し、さらに半田材６と同様の特性を有している接合材であれば、半田材６以外の材料であってもよい。
また、上記実施の形態の半導体装置の製造方法では、半導体チップ２の裏面２ｂに窪み部２ｆを形成する方法として、レーザダイシングを採用する場合を説明したが、ブレードダイシングを採用してもよい。ただし、ダイシング時に半導体チップ２に与える衝撃の大きさを考慮すると、レーザダイシングを採用する方が好ましい。
１ リード
１ｃ チップ搭載部
２ 半導体チップ（ペレット）
２ａ 主面（第２主面）
２ｂ 裏面（第２裏面）
２ｅ 裏面電極（第２電極）
２ｆ 窪み部
５ パワーデバイス（半導体装置）
６ 半田材（接合材、半田ペースト）
７ 金属膜（メタル膜）
９ 半導体ウエハ
９ａ 主面（第１主面）
９ｂ 裏面（第１裏面）
９ｃ ダイシングライン
９ｄ 凹部
１５ レーザ

Claims (15)

  1. （ａ）半導体ウエハの第１主面に形成されたダイシングラインに沿って、前記第１主面とは反対側に位置する第１裏面に凹部を形成する工程、
    （ｂ）前記（ａ）工程の後、前記凹部を含むように前記半導体ウエハの前記第１裏面に金属膜を形成する工程、
    （ｃ）前記（ｂ）工程の後、前記ダイシングラインに沿って前記半導体ウエハをダイシングして、それぞれ第２主面とは反対側に位置する第２裏面の周縁部に窪み部を有する複数の半導体チップを形成する工程、
    （ｄ）前記（ｃ）工程の後、リードフレームのチップ搭載部に接合材を介して前記半導体チップを搭載する工程、
    を有し、
    前記（ｄ）工程において、前記半導体チップの前記第２裏面の前記窪み部が前記接合材に接触するように、前記チップ搭載部に前記接合材を介して前記半導体チップを搭載する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記接合材として、半田材を用いる、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記半導体ウエハの前記第１裏面にレーザを照射して前記凹部を形成する、半導体装置の製造方法。
  4. 請求項３に記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記半導体ウエハの前記第１主面をその下方側から認識し、前記認識結果に基づいて前記半導体ウエハの前記第１裏面にレーザを照射する、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程の前に、前記半導体ウエハの前記第１裏面を研磨して前記半導体ウエハの厚さを薄くする工程を有する、半導体装置の製造方法。
  6. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記凹部の深さは、前記半導体ウエハの厚さの１／２以下である、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記凹部の幅を、前記（ｃ）工程で前記ダイシング時に用いる切断刃の幅より大きく形成する、半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記金属膜は、多層構造であり、前記多層構造における最も前記半導体ウエハから遠い位置の層は、Ａｇ層またはＡｕ層である、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記半導体ウエハの前記第１裏面と前記凹部とが、テーパー部を介して連なるように前記テーパー部を形成する、半導体装置の製造方法。
  10. 主面、前記主面とは反対側に位置する裏面、前記主面に形成された複数の第１電極、および前記裏面に形成された第２電極を備えた半導体チップと、
    上面、前記上面とは反対側に位置する下面を備えたチップ搭載部と、
    前記半導体チップの前記裏面の前記第２電極と、前記チップ搭載部の前記上面とを電気的に接続する接合材と、
    前記複数の第１電極のそれぞれと電気的に接続された複数のリードと、
    を有し、
    前記半導体チップの前記裏面の周縁部に窪み部が形成され、
    前記窪み部は、前記裏面と連なる第１面と、前記半導体チップの厚さ方向において前記主面と前記裏面との間に位置し、かつ前記第１面に連なる第２面とを有し、
    前記窪み部の前記第１面および前記第２面に金属膜が形成されている、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記接合材は、半田材である、半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記金属膜は、多層構造であり、前記多層構造における最も前記接合材側の層は、Ａｇ層またはＡｕ層である、半導体装置。
  13. 請求項１０に記載の半導体装置において、
    前記半導体チップの前記裏面と前記第１面とは、テーパー部を介して連なっている、半導体装置。
  14. 請求項１０に記載の半導体装置において、
    前記半導体チップの前記窪み部における前記第１面と前記第２面とは、曲面部を介して連なっている、半導体装置。
  15. 請求項１０に記載の半導体装置において、
    前記窪み部は、レーザ加工によって形成された段差部である、半導体装置。
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