JP2019029569A - リードフレームおよび半導体装置の製造方法 - Google Patents

リードフレームおよび半導体装置の製造方法 Download PDF

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【課題】1回目のソーイングでリードフレームを約半分の厚みだけカットした際、アライメントマークを残存させ、このアライメントマークを2回目のソーイングで用いることが可能な、リードフレームおよび半導体装置を提供する。【解決手段】リードフレーム10は、外周領域18と、外周領域18内に配置されたパッケージ領域10aと、パッケージ領域10aの周囲から外周領域18に延びるステップカット領域45とを備えている。外周領域18には、アライメントマーク40が設けられている。アライメントマーク40は、ステップカット領域45に重ならないように配置されている。【選択図】図2

Description

本発明は、リードフレームおよび半導体装置の製造方法に関する。
近年、基板に実装される半導体装置の小型化および薄型化が要求されてきている。このような要求に対応すべく、従来、リードフレームを用い、その搭載面に搭載した半導体素子を封止樹脂によって封止するとともに、裏面側にリードの一部分を露出させて構成された、いわゆるQFN(Quad Flat Non-lead)タイプの半導体装置が種々提案されている。
従来、QFNパッケージを作製する工程において、樹脂封止後にリードフレームを切断し、リードフレームを各パッケージ毎に分離することが行われている。このようにリードフレームを切断する際、まず1回目のソーイングにより、リードフレームを約半分の厚みだけカットし、その後、1回目のソーイングに使用されるブレードよりも薄いブレードを使用して、2回目のソーイングを行い、リードフレームを互いに分離する方法が知られている(例えば特許文献1参照)。
米国特許第7183630号明細書
しかしながら、上述したように2回のソーイング工程によりリードフレームを切断する場合、1回目のソーイングでリードフレームを約半分の厚みだけカットした際、リードフレームを位置決めするアライメントマークも消滅してしまい、2回目のソーイングの際にリードフレームを位置決めすることが困難になるという問題がある。
本発明はこのような点を考慮してなされたものであり、1回目のソーイングでリードフレームを約半分の厚みだけカットした際、アライメントマークを残存させ、このアライメントマークを2回目のソーイングで用いることが可能な、リードフレームおよび半導体装置を提供することを目的とする。
本発明は、リードフレームにおいて、外周領域と、前記外周領域内に配置されたパッケージ領域と、前記パッケージ領域の周囲から前記外周領域に延びるステップカット領域と、前記外周領域に設けられたアライメントマークとを備え、前記アライメントマークは、前記ステップカット領域に重ならないように配置されている、リードフレームである。
本発明は、前記アライメントマークは、前記ステップカット領域の幅方向両側にそれぞれ設けられている、リードフレームである。
本発明は、前記アライメントマークは、前記外周領域の厚み方向途中まで凹む非貫通領域を含む、リードフレームである。
本発明は、リードフレームにおいて、外周領域と、前記外周領域内に配置されたパッケージ領域と、前記パッケージ領域の周囲から前記外周領域に延びるステップカット領域と、前記外周領域に設けられたアライメントマークとを備え、前記アライメントマークは、前記外周領域を厚み方向に貫通する貫通領域を含む、リードフレームである。
本発明は、前記アライメントマークは、前記外周領域の厚み方向途中まで凹む非貫通領域を含む、リードフレームである。
本発明は、半導体装置の製造方法において、前記リードフレームを準備する工程と、前記リードフレームを封止樹脂により封止する工程と、前記アライメントマークに基づいて前記リードフレームを位置決めし、前記ステップカット領域に沿って、前記リードフレームの厚み方向の一部を切除する工程と、前記アライメントマークに基づいて前記リードフレームを位置決めし、前記パッケージ領域毎に前記リードフレーム及び前記封止樹脂を切断する工程とを備えた、半導体装置の製造方法である。
本発明によれば、1回目のソーイングでリードフレームを約半分の厚みだけカットした際、アライメントマークを残存させ、このアライメントマークを2回目のソーイングで用いることができる。
図1は、本発明の一実施の形態によるリードフレームの一部を示す平面図。 図2は、本発明の一実施の形態によるリードフレームの一部を示す底面図。 図3は、本発明の一実施の形態によるリードフレームを示す断面図(図1のIII−III線断面図)。 図4は、本発明の一実施の形態による半導体装置を示す平面図。 図5は、本発明の一実施の形態による半導体装置を示す断面図(図4のV−V線断面図)。 図6(a)−(e)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。 図7(a)−(d)は、本発明の一実施の形態による半導体装置の製造方法(前半)を示す断面図。 図8(a)−(c)は、本発明の一実施の形態による半導体装置の製造方法(後半)を示す断面図。 図9は、本発明の一変形例(変形例1)によるリードフレームの一部を示す底面図。 図10は、本発明の一変形例(変形例2)によるリードフレームの一部を示す底面図。 図11は、本発明の一変形例(変形例3)によるリードフレームの一部を示す底面図。
以下、本発明の一実施の形態について、図1乃至図8を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。
リードフレームの構成
まず、図1乃至図3により、本実施の形態によるリードフレームの概略について説明する。図1は、本実施の形態によるリードフレームの一部を示す平面図であり、図2は、本実施の形態によるリードフレームの一部を示す底面図であり、図3は、本実施の形態によるリードフレームを示す断面図である。
図1乃至図3に示すリードフレーム10は、半導体装置20(図4および図5)を作製する際に用いられるものである。このようなリードフレーム10は、矩形状の外形を有する外周領域18と、外周領域18内に多列および多段に(マトリックス状に)配置された、複数のパッケージ領域10aとを備えている。なお、図1および図2においては、リードフレーム10の角部を含む一部のみを図示している。
外周領域18は、複数のパッケージ領域10aの周囲を取り囲むように平面視で矩形状の環状に形成されている。この外周領域18の幅W1は、10mm以上50mm以下としても良い。なお、外周領域18は、後述するアライメントマーク40を除き、薄肉化(ハーフエッチング)されることなく、加工前の金属基板(後述する金属基板31)と同一の厚みを有している。
外周領域18と複数のパッケージ領域10aとの間には、外周薄肉部18aが形成されている。外周薄肉部18aは、最も外側に配置された複数のパッケージ領域10aを取り囲むように平面視で矩形状の環状に形成されている。この外周薄肉部18aは、裏面側からハーフエッチングにより薄肉に形成された部分である。
ここでハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。ハーフエッチング後の被エッチング材料の厚みは、ハーフエッチング前の被エッチング材料の厚みの例えば30%以上70%以下、好ましくは40%以上60%以下となる。なお、各図において、ハーフエッチングされた領域を網掛けで示している。
本明細書中、「内」、「内側」とは、各パッケージ領域10aにおいてダイパッド11の中心方向を向く側をいい、「外」、「外側」とは、各パッケージ領域10aにおいてダイパッド11の中心から離れる側(コネクティングバー13側)をいう。また、「表面」とは、半導体素子21が搭載される側の面をいい、「裏面」とは、「表面」の反対側の面であって外部の図示しない実装基板に接続される側の面をいう。
図1乃至図3に示すように、各パッケージ領域10aは、半導体素子21(後述)を搭載する平面矩形状のダイパッド11と、ダイパッド11周囲に設けられ、半導体素子21と外部回路(図示せず)とを接続する複数の細長いリード部12とを備えている。なお、パッケージ領域10aは、それぞれ半導体装置20(後述)に対応する領域である。パッケージ領域10aは、図1および図2において縦横に延びる切断領域46によって取り囲まれる領域である。なお、本実施の形態において、リードフレーム10は、複数のパッケージ領域10aを含んでいるが、これに限らず、1つのリードフレーム10に1つのパッケージ領域10aのみが形成されていても良い。
複数のパッケージ領域10aは、コネクティングバー(支持部材)13を介して互いに連結されている。このコネクティングバー13は、ダイパッド11と、リード部12とを支持するものであり、X方向およびY方向に沿ってそれぞれ延びている。ここで、X方向、Y方向とは、リードフレーム10の面内において、ダイパッド11の各辺に平行な二方向であり、X方向とY方向とは互いに直交している。また、Z方向は、X方向及びY方向の両方に対して垂直な方向である。なお、パッケージ領域10aの一辺の長さL1は、2mm以上9mm以下としても良い。
ダイパッド11は、平面略正方形形状を有しており、その表面には、後述する半導体素子21が搭載される。ダイパッド11の平面形状は、正方形に限らず、長方形等の多角形としても良い。また、ダイパッド11の四つのコーナー部にはそれぞれ吊りリード14が連結されており、ダイパッド11は、この4本の吊りリード14を介してコネクティングバー13又は外周領域18に連結支持されている。各吊りリード14は、その全域にわたりハーフエッチングにより裏面側から薄肉に形成されている。しかしながら、これに限らず、吊りリード14の一部のみが裏面側から薄肉化されていても良い。
各コネクティングバー13は、細長い棒形状を有しており、その幅W2(コネクティングバー13の長手方向に垂直な方向の長さ)は、100μm以上250μm以下としても良い。各コネクティングバー13には、複数のリード部12が長手方向に沿って間隔を空けて連結されている。コネクティングバー13は、その全域にわたりハーフエッチングにより裏面側から薄肉化されている。
ダイパッド11は、中央に位置するダイパッド厚肉部11aと、ダイパッド厚肉部11aの周縁全周にわたって形成されたダイパッド薄肉部11bとを有している。このうちダイパッド厚肉部11aは、ハーフエッチングされておらず、加工前の金属基板(後述する金属基板31)と同一の厚みを有している。具体的には、ダイパッド厚肉部11aの厚みは、半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。一方、ダイパッド薄肉部11bは、ハーフエッチングにより裏面側から薄肉に形成されている。このようにダイパッド薄肉部11bを設けたことにより、ダイパッド11が封止樹脂23(後述)から離脱しにくくすることができる。
各リード部12は、後述するようにボンディングワイヤ22を介して半導体素子21に接続されるものであり、ダイパッド11との間に空間を介して配置されている。各リード部12は、それぞれコネクティングバー13から延び出している。この場合、複数のリード部12の形状は全て互いに同一であるが、これに限らず、複数のリード部12の形状が互いに異なっていても良い。
複数のリード部12は、上述したように、ダイパッド11の周囲においてコネクティングバー13の長手方向に沿って互いに間隔を空けて配置されている。隣接するリード部12同士は、半導体装置20(後述)の製造後に互いに電気的に絶縁される形状となっている。また、リード部12は、半導体装置20の製造後にダイパッド11とも電気的に絶縁される形状となっている。このリード部12の裏面には、それぞれ外部の実装基板(図示せず)に電気的に接続される外部端子17がそれぞれ形成されている。各外部端子17は、半導体装置20(後述)の製造後に、それぞれ半導体装置20から外方に露出するようになっている。
この場合、外部端子17は、ダイパッド11の各辺に沿って平面視で1列に配置されている。しかしながら、これに限らず、外部端子17は、隣り合うリード部12間で交互に内側および外側に位置するよう、平面視で千鳥状に配置されていても良い。
各リード部12は、それぞれその内端(ダイパッド11側端部)に、ハーフエッチングにより裏面側から薄肉化された薄肉部12aが形成されている。また、各リード部12の表面には内部端子15が形成されている。内部端子15は、後述するようにボンディングワイヤ22を介して半導体素子21に電気的に接続される領域となっている。このため、内部端子15上には、ボンディングワイヤ22との密着性を向上させるめっき部が設けられていても良い。
各リード部12の基端部は、コネクティングバー13に連結されている。各リード部12は、当該リード部12が連結されるコネクティングバー13の長手方向に対して垂直に延びている。しかしながら、これに限らず、各リード部12の一部又は全部がコネクティングバー13に対して傾斜して延びていても良い。
ところで、本実施の形態によるリードフレーム10は、後述するように、2段階のソーイングにより切断される。すなわち、まず1回目のソーイングにより、コネクティングバー13に沿ってリードフレーム10を約半分の厚みだけ部分的にカット(ステップカット)する。その後、ステップカットに使用されるステップカット用ブレード37(後述)よりも薄い切断用ブレード38(後述)を使用して、2回目のソーイングを行い、リードフレーム10を互いに分離する。
このため、リードフレーム10には、コネクティングバー13の長さ方向に沿って、ステップカットされるステップカット領域45と、ダイシングにより分離される切断領域46とが設けられている。そして平面視で、コネクティングバー13の全域が、対応する切断領域46の内側に位置し、切断領域46の全域が、対応するステップカット領域45の内側に位置している。また、ステップカット領域45、切断領域46及びコネクティングバー13の幅方向中心線CLは互いに一致するようになっている。
ステップカット領域45は、樹脂封止後1回目のソーイングにより、リードフレーム10の厚み方向(Z方向)に略半分だけステップカット(ハーフカット)される領域であり、平面視で互いに平行な一対の外縁S1、S1によって区画されている。このステップカット領域45は、パッケージ領域10aの外周に沿って格子状に配置され、それぞれX方向又はY方向に沿って延びている。ステップカット領域45は、パッケージ領域10aから外周領域18に延びるとともに、外周領域18を幅方向に横断している。ステップカット領域45の幅W3は、ステップカットを行うステップカット用ブレード37(後述)の幅に対応しており、コネクティングバー13の幅W2よりも広い。具体的には、ステップカット領域45の幅W3は、30μm以上80μm以下としても良い。
切断領域46は、2回目のソーイングにより、リードフレーム10の厚み方向(Z方向)全体に切断する領域であり、平面視で互いに平行な一対の外縁C1、C1によって区画されている。この切断領域46は、パッケージ領域10aの外周に沿って格子状に配置され、それぞれX方向又はY方向に沿って延びている。また切断領域46は、パッケージ領域10aから外周領域18に延びるとともに、外周領域18を幅方向に横断している。なお、パッケージ領域10aの外縁は、切断領域46の外縁C1、C1に一致する。切断領域46の幅W4は、2回目のソーイングを行う切断用ブレード38(後述)の幅に対応しており、コネクティングバー13の幅W2よりも広く、ステップカット領域45の幅W3よりも狭い(W2<W4<W3)。具体的には、切断領域46の幅W4は、10μm以上40μm以下としても良い。
本実施の形態において、外周領域18には、複数のアライメントマーク40が設けられている。このアライメントマーク40は、ソーイング時のブレード37、38の位置決めを行うためのものである。具体的には、アライメントマーク40は、ステップカット領域45に沿うステップカット(1回目のソーイング)と、切断領域46に沿う切断分離(2回目のソーイング)との両方を行うための位置決めに用いられる。したがって、各アライメントマーク40は、それぞれのステップカット領域45及び切断領域46に対応する位置に配置されている。この場合、複数のアライメントマーク40は、外周領域18の4つの辺に沿って設けられ、それぞれX方向又はY方向に延びるステップカット領域45及び切断領域46に対応している。
各アライメントマーク40は、平面視略矩形形状である。各アライメントマーク40の、外周領域18の幅方向に平行な辺の長さL2は、100μm以上1500μm以下としても良い。各アライメントマーク40の、外周領域18の長手方向に平行な辺の長さL3は、50μm以上300μm以下としても良い。また、各アライメントマーク40は、外周領域18の厚み方向(Z方向)の途中まで凹む非貫通領域から構成されている。すなわち各アライメントマーク40は、ハーフエッチングにより裏面側から薄肉に形成されており、その深さは、外周領域18の厚みの30%以上70%以下、好ましくは40%以上60%以下である。なお、これに限らず、各アライメントマーク40は、リードフレーム10の厚み方向(Z方向)に貫通する貫通領域から構成されていても良い。
本実施の形態において、各アライメントマーク40は、ステップカット領域45に重ならないように、ステップカット領域45からその幅方向にずれて配置されている。これにより、リードフレーム10がステップカットされた後も、各アライメントマーク40がリードフレーム10上に残存するようになっている。すなわち、図2において、各アライメントマーク40は、ステップカットによりステップカット領域45が厚み方向に一部除去された後も、外周領域18上に残存する。このため、このアライメントマーク40を用いて、2回目のソーイングを行う切断用ブレード38の位置決めを行うことができる。
この場合、各ステップカット領域45の幅方向両側に、それぞれアライメントマーク40が1つずつ(合計2つ)設けられている。各アライメントマーク40と、対応するステップカット領域45との間隔P1はそれぞれ一定の値に設定されており、具体的には、50μm以上300μm以下としても良い。すなわち、一対のアライメントマーク40同士の中心位置が、これらに対応するステップカット領域45及び切断領域46の幅方向中心線CL上にくるようになっている。なお、これに限らず、各ステップカット領域45にアライメントマーク40が1つだけ対応するようにしても良い。
以上説明したリードフレーム10は、全体として銅、銅合金、42合金(Ni42%のFe合金)等の金属から構成されている。また、リードフレーム10の厚みは、製造する半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。
なお、本実施の形態において、リード部12は、ダイパッド11の4辺全てに沿って配置されているが、これに限られるものではなく、例えばダイパッド11の対向する2辺のみに沿って配置されていても良い。
半導体装置の構成
次に、図4および図5により、本実施の形態による半導体装置について説明する。図4および図5は、本実施の形態による半導体装置(QFNタイプ)を示す図である。
図4および図5に示すように、半導体装置(半導体パッケージ)20は、ダイパッド11と、ダイパッド11の周囲に配置された複数のリード部12と、ダイパッド11上に搭載された半導体素子21と、リード部12と半導体素子21とを電気的に接続する複数のボンディングワイヤ(接続部材)22とを備えている。また、ダイパッド11、リード部12、半導体素子21およびボンディングワイヤ22は、封止樹脂23によって樹脂封止されている。
ダイパッド11及びリード部12は、上述したリードフレーム10から作製されたものである。リード部12のうち、封止樹脂23の周縁に位置する部分は、ステップカットにより裏面側から薄肉化され、段状のステップカット部45aを形成している。ステップカット部45aには、封止樹脂23が充填されていない。このステップカット部45aは、半田めっきにより覆われていても良い。また、ステップカット部45aの側面45bには、ステップカット時にバリが生じ、このバリが裏面側に向けて突出しても良い。なお、ステップカット部45aの深さD1は、ハーフエッチング部(ダイパッド薄肉部11b等)の深さD2より深くしても良い。このほか、ダイパッド11及びリード部12の構成は、半導体装置20に含まれない領域を除き、上述した図1乃至図3に示すものと同様であるため、ここでは詳細な説明を省略する。
半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子21は、各々ボンディングワイヤ22が取り付けられる複数の電極21aを有している。また、半導体素子21は、例えばダイボンディングペースト等の接着剤24により、ダイパッド11の表面に固定されている。
各ボンディングワイヤ22は、例えば金、銅等の導電性の良い材料からなっている。各ボンディングワイヤ22は、それぞれその一端が半導体素子21の電極21aに接続されるとともに、その他端が各リード部12の内部端子15にそれぞれ接続されている。なお、内部端子15には、ボンディングワイヤ22と密着性を向上させるめっき部が設けられていても良い。
封止樹脂23としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはPPS樹脂等の熱可塑性樹脂を用いることができる。封止樹脂23全体の厚みは、300μm以上1200μm以下程度とすることができる。また、封止樹脂23の一辺(半導体装置20の一辺)は、例えば6mm以上16mm以下することができる。なお、図4において、封止樹脂23のうち、ダイパッド11及びリード部12よりも表面側に位置する部分の表示を省略している。
リードフレームの製造方法
次に、図1乃至図3に示すリードフレーム10の製造方法について、図6(a)−(e)を用いて説明する。なお、図6(a)−(e)は、リードフレーム10の製造方法を示す断面図(図3に対応する図)である。
まず図6(a)に示すように、平板状の金属基板31を準備する。この金属基板31としては、銅、銅合金、42合金(Ni42%のFe合金)等の金属からなる基板を使用することができる。なお金属基板31は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。
次に、金属基板31の表裏全体にそれぞれ感光性レジスト32a、33aを塗布し、これを乾燥する(図6(b))。なお感光性レジスト32a、33aとしては、従来公知のものを使用することができる。
続いて、この金属基板31に対してフォトマスクを介して露光し、現像することにより、所望の開口部32b、33bを有するエッチング用レジスト層32、33を形成する(図6(c))。
次に、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す(図6(d))。これにより、ダイパッド11及びリード部12の外形が形成される。このとき、外周領域18には、その裏面側からハーフエッチングされることにより、アライメントマーク40が形成される。なお、腐蝕液は、使用する金属基板31の材質に応じて適宜選択することができ、例えば、金属基板31として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板31の両面からスプレーエッチングを行うことができる。
その後、エッチング用レジスト層32、33を剥離して除去することにより、図1乃至図3に示すリードフレーム10が得られる。(図6(e))。
半導体装置の製造方法
次に、図4および図5に示す半導体装置20の製造方法について、図7(a)−(d)及び図8(a)−(c)を用いて説明する。
まず、例えば図6(a)−(e)に示す方法により、リードフレーム10を作製する(図7(a))。
次に、リードフレーム10のダイパッド11上に、半導体素子21を搭載する。この場合、例えばダイボンディングペースト等の接着剤24を用いて、半導体素子21をダイパッド11上に載置して固定する(ダイアタッチ工程)(図7(b))。
次に、半導体素子21の各電極21aと、各リード部12の内部端子15とを、それぞれボンディングワイヤ(接続部材)22によって互いに電気的に接続する(ワイヤボンディング工程)(図7(c))。
次に、リードフレーム10に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂23を形成する(樹脂封止工程)(図7(d))。このようにして、リードフレーム10(ダイパッド11及びリード部12)、半導体素子21およびボンディングワイヤ22を封止する。このとき、外周領域18のアライメントマーク40内にも封止樹脂23が充填される。
続いて、アライメントマーク40に基づいてリードフレーム10を位置決めし、ステップカット領域45に沿って、リードフレーム10の厚み方向の一部を切除する(ステップカット工程:1回目のソーイング)(図8(a))。
この間、まず図示しない撮像装置により、ステップカット領域45の幅方向両側に位置するアライメントマーク40をそれぞれ検出し、これら一対のアライメントマーク40同士の中心部を通る中心線を求める。次いで、例えばダイヤモンド砥石からなるステップカット用ブレード37を準備し、このステップカット用ブレード37を上記中心線に沿って移動させる。この際、ステップカット用ブレード37を回転させながら、ステップカット領域45を切除する。これにより、ステップカット領域45内のコネクティングバー13、外周領域18及び封止樹脂23を部分的に切除する。このステップカットにより、ステップカット領域45のコネクティングバー13及び外周領域18が厚み方向途中まで切除され、ステップカット部45aが形成される。このステップカットの作業は、X方向及びY方向に沿って複数回繰り返され、平面視格子状にステップカット部45aが形成される。
このステップカット工程の後、電解めっきを施すことにより、ステップカット部45aに図示しない半田めっき層を形成しても良い。
次いで、アライメントマーク40に基づいてリードフレーム10を再度位置決めし、パッケージ領域10a毎に、リードフレーム10及び封止樹脂23を切断する(切断工程:2回目のソーイング)(図8(b))。
この際、図示しない撮像装置により、切断領域46の幅方向両側に位置するアライメントマーク40をそれぞれ検出し、これら一対のアライメントマーク40同士の中心部を通る中心線を求める。次いで、例えばダイヤモンド砥石からなる切断用ブレード38を準備する。なお、切断用ブレード38は、上述したステップカット用ブレード37よりも幅が狭い。次に、この切断用ブレード38を回転させながら上記中心線に沿って移動することにより、切断領域46を切断する。これにより、切断領域46内のコネクティングバー13、外周領域18及び封止樹脂23を厚み方向(Z方向)全域にわたって切断(ダイシング)する。この切断作業は、X方向及びY方向に沿って複数回繰り返され、平面視格子状に切断線が形成される。
このようにして、リードフレーム10が各半導体装置20毎に分離され、図4および図5に示す半導体装置20が得られる(図7(c))。
以上説明したように、本実施の形態によれば、外周領域18に、ステップカット工程及び切断工程の両方でリードフレーム10を位置決めするためのアライメントマーク40が設けられている。このアライメントマーク40は、ステップカット領域45に重ならないように配置されている。これにより、ステップカット領域45がステップカットされ、厚み方向に一部切除された後においても、アライメントマーク40が消滅しない。このため、切断工程でこのアライメントマーク40を用いてリードフレーム10を位置決めすることができる。
また、本実施の形態によれば、アライメントマーク40がステップカット領域45に重ならないため、ステップカットの作業によってアライメントマーク40にバリ等が生じることがない。これにより、アライメントマーク40の形状が変化することがなく、切断工程でアライメントマーク40を正確に識別することが可能となる。
また、本実施の形態によれば、アライメントマーク40は、ステップカット領域45の幅方向両側にそれぞれ設けられている。この一対のアライメントマーク40の中心を例えばステップカット領域45の中心線と位置させることにより、ステップカット領域45を正確に位置決めし、高い位置精度でステップカット作業を行うことができる。
また、本実施の形態によれば、アライメントマーク40は、外周領域18の厚み方向途中まで凹む非貫通領域を含む。このアライメントマーク40は、リードフレーム10をエッチングにより形成する際に、ハーフエッチングにより同時に形成することができるので、アライメントマーク40を形成する工程を別途設ける必要が生じない。
変形例
次に、図9乃至図11により、本実施の形態によるリードフレームの変形例について説明する。図9および図10に示す変形例は、アライメントマークの構成が異なるものであり、他の構成は、図1乃至図8に示す実施の形態と略同一である。また、図11に示す変形例は、主としてダイパッド及びリード部の構成が異なるものである。図9乃至図11において、図1乃至図8と同一部分には同一の符号を付して詳細な説明は省略する。
(変形例1)
図9に示すリードフレーム10Aにおいて、アライメントマーク40は、外周領域18を厚み方向(Z方向)に貫通する貫通領域41と、外周領域18の厚み方向の途中まで凹む非貫通領域42とを有している。
貫通領域41は、外周領域18のうち非貫通領域42よりも外側(パッケージ領域10aから遠い側)に位置しており、非貫通領域42から離間して配置されている。この場合、貫通領域41は、平面視矩形形状を有しており、その各辺はX方向又はY方向に平行である。貫通領域41の、外周領域18の長手方向に平行な辺の長さL4は、ステップカット領域45の幅よりも広く、具体的には200μm以上600μm以下としても良い。貫通領域41の、外周領域18の幅方向に平行な辺の長さL5は、50μm以上600μm以下としても良い。
非貫通領域42は、平面視矩形形状を有しており、その各辺はX方向又はY方向に平行である。非貫通領域42は、ハーフエッチングにより裏面側から薄肉に形成されており、その深さは、外周領域18の厚みの30%以上70%以下、好ましくは40%以上60%以下である。非貫通領域42の、外周領域18の幅方向に平行な辺の長さL6は、貫通領域41の、外周領域18の長手方向に平行な辺の長さL4と同一としても良い。非貫通領域42の、外周領域18の幅方向に平行な辺の長さL7は、100μm以上1500μm以下としても良い。
貫通領域41及び非貫通領域42の中心位置は、これらに対応するステップカット領域45及び切断領域46の幅方向中心線CLと一致するようになっている。このため、貫通領域41及び非貫通領域42の中心線に沿って、ステップカット領域45を切除し、あるいは切断領域46を切断することができる。
図9に示すリードフレーム10Aを用いて半導体装置を製造する場合、まず図示しない撮像装置により、アライメントマーク40の非貫通領域42を検出し、この非貫通領域42の中心部を通る中心線を求める。次いで、ステップカット用ブレード37(図7(a)参照)を上記中心線に沿って移動させることにより、ステップカット領域45内のコネクティングバー13、外周領域18及び封止樹脂23を厚み方向に部分的に切除する。
その後、図示しない撮像装置により、アライメントマーク40の貫通領域41を検出し、この貫通領域41の中心部を通る中心線を求める。次いで、切断用ブレード38(図7(b)参照)を上記中心線に沿って移動させることにより、切断領域46を切断する。
このように、本変形例によれば、アライメントマーク40は、外周領域18を厚み方向に貫通する貫通領域41を含む。これにより、ステップカット領域45がステップカットされ、厚み方向に一部切除された後においても、アライメントマーク40の貫通領域41が消滅することがない。このため、切断工程でこの貫通領域41を用いてリードフレーム10Aを位置決めすることができる。
(変形例2)
図10に示すリードフレーム10Bにおいて、アライメントマーク40は、外周領域18を厚み方向(Z方向)に貫通する貫通領域43と、外周領域18の厚み方向の途中まで凹む非貫通領域44とを有している。この場合、貫通領域43と非貫通領域44とは一体に形成されている。
貫通領域43は、平面視矩形形状を有しており、その各辺はX方向又はY方向に平行である。貫通領域43の、外周領域18の長手方向に平行な辺の長さL8は、切断領域46の幅よりも狭く、具体的には80μm以上300μm以下としても良い。貫通領域43の、外周領域18の幅方向に平行な辺の長さL9は、100μm以上1500μm以下としても良い。
非貫通領域44は、平面視で貫通領域43の周囲全体を取り囲むように配置されている。すなわち、平面視で、貫通領域43は非貫通領域44の内側に位置している。非貫通領域44は、環状の矩形形状を有しており、当該矩形の各辺はX方向又はY方向に平行である。非貫通領域44は、ハーフエッチングにより裏面側から薄肉に形成されており、その深さは、外周領域18の厚みの30%以上70%以下、好ましくは40%以上60%以下である。非貫通領域44の、外周領域18の幅方向に平行な辺の長さL10は、ステップカット領域45の幅と同一としても良い。非貫通領域44の、外周領域18の幅方向に平行な辺の長さL11は、200μm以上600μm以下としても良い。
貫通領域43及び非貫通領域44の中心位置は、これらに対応するステップカット領域45及び切断領域46の幅方向中心線CLと一致するようになっている。このため、貫通領域43及び非貫通領域44の中心線に沿って、ステップカット領域45を切除し、あるいは切断領域46を切断することができる。
図10に示すリードフレーム10Bを用いて半導体装置を製造する場合、まず図示しない撮像装置により、アライメントマーク40の非貫通領域44を検出し、この非貫通領域44の中心部を通る中心線を求める。次いで、ステップカット用ブレード37(図7(a)参照)を上記中心線に沿って移動させることにより、ステップカット領域45内のコネクティングバー13、外周領域18及び封止樹脂23を厚み方向に部分的に切除する。
その後、図示しない撮像装置により、アライメントマーク40の貫通領域43を検出し、この貫通領域43の中心部を通る中心線を求める。次いで、切断用ブレード38(図7(b)参照)を上記中心線に沿って移動させることにより、切断領域46を切断する。
本変形例によれば、アライメントマーク40は、外周領域18を厚み方向に貫通する貫通領域43を含む。これにより、ステップカット領域45がステップカットされ、厚み方向に一部切除された後においても、アライメントマーク40の貫通領域43が消滅することがない。このため、切断工程でこの貫通領域43を用いてリードフレーム10Bを位置決めすることができる。
また、本変形例によれば、封止樹脂23がアライメントマーク40の貫通領域43及び非貫通領域44内に進入するので、アライメントマーク40内の封止樹脂23がアンカーとしての役割を果たし、封止樹脂23とリードフレーム10Bとを強固に密着することができる。
(変形例3)
図11に示すリードフレーム10Cは、複数のパッケージ領域10aを含み、各パッケージ領域10aは、平面矩形状のダイパッド61と、ダイパッド61の周囲に設けられた複数の平面矩形状のリード部62とを備えている。この場合、リード部62は、各ダイパッド61の周囲に4つ配置されている。また、各ダイパッド61は、4本の吊りリード64によってコネクティングバー13又は外周領域18に保持されている。この場合、吊りリード64は、X方向又はY方向に平行に延びており、裏面側からハーフエッチングにより薄肉化されている。
リード部62は、それぞれX方向に延びるコネクティングバー13に連結されている。一方、Y方向に延びるコネクティングバー13には、リード部62が連結されていない。また、ステップカット領域45及び切断領域46は、Y方向に延びるコネクティングバー13の周囲に形成されている。一方、X方向に延びるコネクティングバー13の周囲には、ステップカット領域45が形成されておらず、切断領域46のみが形成されている。
Y方向に延びるステップカット領域45の幅方向両側には、それぞれアライメントマーク40が1つずつ(合計2つ)設けられている。このアライメントマーク40の構成は、図1乃至図3に示すアライメントマーク40の構成と略同様である。一方、X方向に延びる切断領域46上には、それぞれ平面矩形状のアライメントマーク40Aが1つずつ設けられている。このアライメントマーク40Aは、外周領域18の厚み方向の途中まで凹む非貫通領域42から構成されている。また、アライメントマーク40AのY方向の長さは、対応する切断領域46の幅と略同一である。
図11において、パッケージ領域10aの角部近傍であって、X方向に延びる切断領域46とY方向に延びる切断領域46とが重なる領域(例えば図11の矢印Aで示す部分)は、3回にわたってソーイングされる部分である。本変形例においては、この3回ソーイングされる部分Aを厚み方向に貫通させた貫通部としている。これにより、ソーイング時にリードフレーム10Cの材料(例えば銅)の延性によって生じるバリを抑制することができる。
また、本変形例によれば、Y方向に延びるコネクティングバー13は2回ソーインクされ、X方向に延びるコネクティングバー13は1回のみソーイングされるようになっている。これにより、ソーイングによりリードフレーム10Cに生じる歪みを最小減にし、この歪みによって2回目の切断時に生じる位置ずれを軽減することができる。
また、本変形例によれば、X方向に延びるコネクティングバー13(ソーイング1回)とY方向に延びるコネクティングバー13(ソーイング2回)がともに、裏面側から薄肉化されている。このため、1回ソーイングされる部分と2回ソーイングされる部分との金属の切削量が略同等となるので、X方向のカット条件とY方向のソーイング条件とを略同等にすることができる。
上記各実施の形態及び変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記各実施の形態及び変形例に示される全構成要素から幾つかの構成要素を削除してもよい。
10 リードフレーム
10a パッケージ領域
11 ダイパッド
12 リード部
13 コネクティングバー
14 吊りリード
15 内部端子
17 外部端子
18 外周領域
20 半導体装置
21 半導体素子
22 ボンディングワイヤ
23 封止樹脂
40 アライメントマーク
45 ステップカット領域
46 切断領域

Claims (6)

  1. リードフレームにおいて、
    外周領域と、
    前記外周領域内に配置されたパッケージ領域と、
    前記パッケージ領域の周囲から前記外周領域に延びるステップカット領域と、
    前記外周領域に設けられたアライメントマークとを備え、
    前記アライメントマークは、前記ステップカット領域に重ならないように配置されている、リードフレーム。
  2. 前記アライメントマークは、前記ステップカット領域の幅方向両側にそれぞれ設けられている、請求項1記載のリードフレーム。
  3. 前記アライメントマークは、前記外周領域の厚み方向途中まで凹む非貫通領域を含む、請求項1又は2記載のリードフレーム。
  4. リードフレームにおいて、
    外周領域と、
    前記外周領域内に配置されたパッケージ領域と、
    前記パッケージ領域の周囲から前記外周領域に延びるステップカット領域と、
    前記外周領域に設けられたアライメントマークとを備え、
    前記アライメントマークは、前記外周領域を厚み方向に貫通する貫通領域を含む、リードフレーム。
  5. 前記アライメントマークは、前記外周領域の厚み方向途中まで凹む非貫通領域を含む、請求項4記載のリードフレーム。
  6. 半導体装置の製造方法において、
    請求項1乃至5のいずれか一項記載のリードフレームを準備する工程と、
    前記リードフレームを封止樹脂により封止する工程と、
    前記アライメントマークに基づいて前記リードフレームを位置決めし、前記ステップカット領域に沿って、前記リードフレームの厚み方向の一部を切除する工程と、
    前記アライメントマークに基づいて前記リードフレームを位置決めし、前記パッケージ領域毎に前記リードフレーム及び前記封止樹脂を切断する工程とを備えた、半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112378934A (zh) * 2021-01-15 2021-02-19 同源微(北京)半导体技术有限公司 光学芯片、探测器以及制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002280488A (ja) * 2001-03-22 2002-09-27 Sanyo Electric Co Ltd 回路装置の製造方法
JP2008186891A (ja) * 2007-01-29 2008-08-14 Denso Corp モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2002280488A (ja) * 2001-03-22 2002-09-27 Sanyo Electric Co Ltd 回路装置の製造方法
JP2008186891A (ja) * 2007-01-29 2008-08-14 Denso Corp モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112378934A (zh) * 2021-01-15 2021-02-19 同源微(北京)半导体技术有限公司 光学芯片、探测器以及制作方法
CN112378934B (zh) * 2021-01-15 2021-09-10 同源微(北京)半导体技术有限公司 光学芯片、探测器以及制作方法

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