JP6807050B2 - リードフレームおよび半導体装置 - Google Patents

リードフレームおよび半導体装置 Download PDF

Info

Publication number
JP6807050B2
JP6807050B2 JP2016202842A JP2016202842A JP6807050B2 JP 6807050 B2 JP6807050 B2 JP 6807050B2 JP 2016202842 A JP2016202842 A JP 2016202842A JP 2016202842 A JP2016202842 A JP 2016202842A JP 6807050 B2 JP6807050 B2 JP 6807050B2
Authority
JP
Japan
Prior art keywords
lead
pad
corner
lead frame
die pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016202842A
Other languages
English (en)
Other versions
JP2018064062A (ja
Inventor
貫 正 雄 大
貫 正 雄 大
嵜 剛 山
嵜 剛 山
藤 謙 二 後
藤 謙 二 後
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2016202842A priority Critical patent/JP6807050B2/ja
Publication of JP2018064062A publication Critical patent/JP2018064062A/ja
Application granted granted Critical
Publication of JP6807050B2 publication Critical patent/JP6807050B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、リードフレームおよび半導体装置に関する。
近年、基板に実装される半導体装置の小型化および薄型化が要求されてきている。このような要求に対応すべく、従来、リードフレームを用い、その搭載面に搭載した半導体素子を封止樹脂によって封止するとともに、裏面側にリードの一部分を露出させて構成された、いわゆるQFN(Quad Flat Non-lead)タイプの半導体装置が種々提案されている。
しかしながら、従来一般的な構造からなるQFNの場合、端子数が増加するにしたがってパッケージが大きくなるため、実装信頼性を確保することが難しくなるという課題があった。これに対して、多ピン化されたQFNを実現するための技術として、外部端子を2列に配列したパッケージの開発が進められている(例えば特許文献1)。このようなパッケージは、DR−QFN(Dual Row QFN)パッケージともよばれている。
特開2006−19767号公報
近年、DR−QFNパッケージを生産するにあたり、チップサイズを変更することなく、リード部の数(ピン数)を増やすことが求められてきている。これに対して、従来、ピン数を増やすために、パッケージサイズを大きくする手法がとられてきた。
ところで、例えばモバイル機器などに用いられるパッケージに対する耐久試験の一つとして、パッケージを実装基板に実装した後に落下させ、パッケージの耐久性を確認する落下試験が行われている。しかしながら、パッケージが大型になると、パッケージの重量が増加することによって、落下時の応力が大きくなり、落下試験時にパッケージと実装基板とを接続する半田にクラックが入りやすくなるという問題が生じている。このとき、応力はパッケージのコーナー部へ集中する傾向があり、コーナー部近傍の端子部に設けられた半田にクラックが発生しやすい傾向がある。これに対して、パッケージと実装基板との間にアンダーフィルを埋め込み、パッケージと実装基板とを強固に接続する手法などが採用されているが、コストアップに繋がってしまうという問題がある。
本発明はこのような点を考慮してなされたものであり、半導体装置の落下試験時にコーナー部に生じる応力を緩和し、端子部に設けられた半田にクラックが発生することを防止することが可能な、リードフレームおよび半導体装置を提供することを目的とする。
本発明は、半導体装置を作製するためのリードフレームであって、半導体素子が搭載されるダイパッドと、前記ダイパッドの周囲に設けられ、それぞれ端子部と前記端子部から内側に延びるインナーリードとを含む複数のリード部であって、前記複数のリード部の端子部は、平面視で複数の列に沿って配置されている、複数のリード部と、前記ダイパッドに連結された吊りリードとを備え、前記吊りリードは、裏面側から薄肉化された薄肉領域を有し、前記吊りリードの外側端部に、前記薄肉領域よりも厚みの厚いコーナーパッドが設けられていることを特徴とするリードフレームである。
本発明は、前記インナーリードは前記端子部よりも厚さが薄いことを特徴とするリードフレームである。
本発明は、前記コーナーパッドの面積は、前記端子部の面積よりも大きいことを特徴とするリードフレームである。
本発明は、前記コーナーパッドに、前記コーナーパッドから前記端子部側に向けて延びる延伸部が連結され、前記延伸部は、裏面側から薄肉化されていることを特徴とするリードフレームである。
本発明は、前記吊りリードに、貫通孔が形成されていることを特徴とするリードフレームである。
本発明は、前記コーナーパッドは、前記半導体装置の外周縁まで達していることを特徴とするリードフレームである。
本発明は、前記コーナーパッドは、前記半導体装置の外周縁よりも内側に位置していることを特徴とするリードフレームである。
本発明は、前記コーナーパッドの裏面に、非貫通孔又は切欠部が形成されていることを特徴とするリードフレームである。
本発明は、前記吊りリードの外側端部に、複数のコーナーパッドが設けられていることを特徴とするリードフレームである。
本発明は、前記吊りリードのうち、前記ダイパッドと前記コーナーパッドとの間の位置に、前記薄肉領域よりも厚みの厚いダミーパッドが設けられていることを特徴とするリードフレームである。
本発明は、前記ダミーパッドの裏面に溝が形成されていることを特徴とするリードフレームである。
本発明は、前記ダイパッドのコーナー部に溝が形成されていることを特徴とするリードフレームである。
本発明は、半導体装置であって、ダイパッドと、前記ダイパッドの周囲に設けられ、それぞれ端子部と前記端子部から内側に延びるインナーリードとを含む複数のリード部であって、前記複数のリード部の端子部は、平面視で複数の列に沿って配置されている、複数のリード部と、前記ダイパッドに連結された吊りリードと、前記ダイパッド上に搭載された半導体素子と、前記半導体素子と各リード部の前記インナーリードとを電気的に接続する接続部材と、前記ダイパッドと、前記複数のリード部と、前記吊りリードと、前記半導体素子と、前記接続部材とを封止する封止樹脂とを備え、前記吊りリードは、裏面側から薄肉化された薄肉領域を有し、前記吊りリードの外側端部に、前記薄肉領域よりも厚みの厚いコーナーパッドが設けられていることを特徴とする半導体装置である。
本発明によれば、半導体装置の落下試験時にコーナー部に生じる応力を緩和し、端子部に設けられた半田にクラックが発生することを防止することができる。
図1は、本発明の一実施の形態によるリードフレームを示す平面図。 図2は、本発明の一実施の形態によるリードフレームを示す底面図。 図3は、本発明の一実施の形態によるリードフレームを示す断面図(図1のIII−III線断面図)。 図4は、本発明の一実施の形態によるリードフレームを示す拡大平面図(図1の部分拡大図)。 図5は、吊りリード及びコーナーパッドを示す断面図(図4のV−V線断面図)。 図6は、コーナーパッド及び延伸部を示す断面図(図4のVI−VI線断面図)。 図7は、本発明の一実施の形態による半導体装置を示す平面図。 図8は、本発明の一実施の形態による半導体装置を示す断面図(図7のVIII−VIII線断面図)。 図9(a)−(e)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。 図10(a)−(e)は、本発明の一実施の形態による半導体装置の製造方法を示す断面図。 図11(a)は、本発明の一実施の形態の変形例(変形例1)によるリードフレームを示す拡大底面図、図11(b)は、図11(a)のXI−XI線断面図。 図12(a)は、本発明の一実施の形態の変形例(変形例2)によるリードフレームを示す拡大底面図、図12(b)は、図12(a)のXII−XII線断面図。 図13は、本発明の一実施の形態の変形例(変形例3)によるリードフレームを示す拡大底面図。 図14は、本発明の一実施の形態の変形例(変形例4)によるリードフレームを示す拡大底面図。 図15は、本発明の一実施の形態の変形例(変形例5)によるリードフレームを示す拡大底面図。 図16は、本発明の一実施の形態の変形例(変形例6)によるリードフレームを示す拡大底面図。 図17(a)は、本発明の一実施の形態の変形例(変形例7)によるリードフレームを示す拡大底面図、図17(b)は、図17(a)のXVII−XVII線断面図。 図18は、本発明の一実施の形態の変形例(変形例8)によるリードフレームを示す拡大底面図。 図19は、本発明の一実施の形態の変形例(変形例9)によるリードフレームを示す拡大底面図。
以下、本発明の一実施の形態について、図1乃至図10を参照して説明する。なお、以下の各図において、同一部分には同一の符号を付しており、一部詳細な説明を省略する場合がある。
リードフレームの構成
まず、図1乃至図6により、本実施の形態によるリードフレームの概略について説明する。図1乃至図6は、本実施の形態によるリードフレームを示す図である。
図1乃至図3に示すように、リードフレーム10は、1つ又は複数の単位リードフレーム10aを含んでいる。各単位リードフレーム10aは、半導体素子21(後述)を搭載する平面矩形状のダイパッド11と、ダイパッド11周囲に設けられ、半導体素子21と外部回路(図示せず)とを接続する複数の細長い第1リード部12Aおよび第2リード部12Bとを備えている。なお、単位リードフレーム10aは、それぞれ半導体装置20(後述)に対応する領域であり、図1および図2において仮想線の内側に位置する領域である。また、図1および図2の仮想線は半導体装置20の外周縁に対応している。
複数の単位リードフレーム10aは、支持リード(支持部材)13を介して互いに連結されている。この支持リード13は、ダイパッド11と第1リード部12Aおよび第2リード部12Bとを支持するものであり、X方向およびY方向に沿ってそれぞれ延びている。支持リード13は、ハーフエッチングされておらず、加工前の金属基板(後述する金属基板31)と同一の厚みを有している。ここで、X方向、Y方向とは、リードフレーム10の面内において、ダイパッド11の各辺に平行な二方向であり、X方向とY方向とは互いに直交している。また、Z方向は、X方向及びY方向の両方に対して垂直な方向である。
ダイパッド11は、平面略正方形形状を有しており、その表面には、後述する半導体素子21が搭載される。ダイパッド11の平面形状は、正方形に限らず、長方形等の多角形としても良い。また、ダイパッド11の四隅には吊りリード14が連結されており、ダイパッド11は、この4本の吊りリード14を介して支持リード13に連結支持されている。なお、本明細書中、「表面」とは、半導体素子21が搭載される側の面をいい、「裏面」とは、「表面」の反対側の面であって外部の図示しない実装基板に接続される側の面をいう。
ダイパッド11は、中央に位置するダイパッド厚肉部11aと、ダイパッド厚肉部11aの周縁全周にわたって形成されたダイパッド薄肉部11bとを有している。このうちダイパッド厚肉部11aは、ハーフエッチングされておらず、加工前の金属基板(後述する金属基板31)と同一の厚みを有している。具体的には、ダイパッド厚肉部11aの厚みは、半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。一方、ダイパッド薄肉部11bは、ハーフエッチングにより裏面側から薄肉に形成されている。なお、ハーフエッチングとは、被エッチング材料をその厚み方向に途中までエッチングすることをいう。ハーフエッチング後の被エッチング材料の厚みは、ハーフエッチング前の被エッチング材料の厚みの例えば30%以上70%以下、好ましくは40%以上60%以下となる。このようにダイパッド薄肉部11bを設けたことにより、ダイパッド11が封止樹脂23(後述)から離脱しにくくすることができる。
各第1リード部12Aおよび各第2リード部12Bは、後述するようにボンディングワイヤ22を介して半導体素子21に接続されるものであり、ダイパッド11との間に空間を介して配置されている。各第1リード部12Aおよび各第2リード部12Bは、それぞれ支持リード13から延び出している。
各第1リード部12Aと各第2リード部12Bとは、ダイパッド11の周囲に沿って交互に配置されている。隣接する第1リード部12A及び第2リード部12B同士は、半導体装置20(後述)の製造後に互いに電気的に絶縁される形状となっている。また、第1リード部12A及び第2リード部12Bは、半導体装置20の製造後にダイパッド11と電気的に絶縁される形状となっている。この第1リード部12A及び第2リード部12Bの裏面には、それぞれ外部の実装基板(図示せず)に電気的に接続される外部端子17A、17Bが形成されている。各外部端子17A、17Bは、半導体装置20(後述)の製造後に、それぞれ半導体装置20から外方に露出するようになっている。
この場合、複数の第1リード部12A及び第2リード部12Bの外部端子17A、17Bは、平面視で複数の列(2列)に沿って配置されている。具体的には、外部端子17A、17Bは、隣り合う第1リード部12A及び第2リード部12B間で内側および外側に位置するよう、平面視で交互に千鳥状に配置されている。各外部端子17Aはそれぞれ内側(ダイパッド11側)に位置しており、各外部端子17Bはそれぞれ外側(支持リード13側)に位置している。複数の外部端子17A及び複数の外部端子17Bは、それぞれ異なる直線上に配置され、複数の外部端子17Aが配置される直線と、複数の外部端子17Bが配置される直線とは互いに平行である。またダイパッド11の周囲において、内側の外部端子17Aを有する第1リード部12Aと、外側の外部端子17Bを有する第2リード部12Bとが、全周にわたり交互に配置されている。これにより、第1リード部12A及び第2リード部12Bの外部端子17A、17Bが、隣接する第1リード部12A及び第2リード部12Bに短絡する不具合が防止される。
次に、第1リード部12A及び第2リード部12Bの構成について更に説明する。
図1乃至図3に示すように、内側の外部端子17Aを有する第1リード部12Aは、インナーリード51と、接続リード52と、端子部53とを有している。このうちインナーリード51は、端子部53から内側(ダイパッド11側)に延びており、その先端部にはボンディング領域15が形成されている。このボンディング領域15は、後述するようにボンディングワイヤ22を介して半導体素子21に電気的に接続される領域であり、内部端子としての役割を果たしている。このため、ボンディング領域15上には、ボンディングワイヤ22との密着性を向上させるめっき部が設けられていても良い。なお、各インナーリード51は、平面視で、支持リード13に対して直角に延びる部分と支持リード13に対して傾斜して延びる部分とを有している。
接続リード52は、端子部53から外側(支持リード13側)に延びており、その基端部は支持リード13に連結されている。接続リード52は、当該接続リード52が連結される支持リード13に対して垂直に延びている。なお、端子部53の裏面には、外部端子17Aが形成されている。
第1リード部12Aのインナーリード51および接続リード52は、それぞれ裏面側からハーフエッチングにより薄肉化されている。他方、端子部53は、ハーフエッチングされることなく、ダイパッド11のダイパッド厚肉部11aおよび支持リード13と同一の厚みを有している。このように、インナーリード51および接続リード52の厚みが端子部53の厚みよりも薄いことにより、幅の狭い第1リード部12Aを精度良く形成することができ、小型でピン数の多い半導体装置20を得ることができる。
一方、外側の外部端子17Bを有する第2リード部12Bは、インナーリード61と、端子部63とを有している。このうちインナーリード61は、端子部63から内側(ダイパッド11側)に延びており、その先端部にはボンディング領域15が形成されている。このボンディング領域15は、ボンディングワイヤ22を介して半導体素子21に電気的に接続される領域であり、内部端子としての役割を果たしている。このため、ボンディング領域15上には、ボンディングワイヤ22との密着性を向上させるめっき部が設けられていても良い。各インナーリード61は、平面視で、支持リード13に対して直角に延びる部分と支持リード13に対して傾斜して延びる部分とを有している。
端子部63は、その基端側において支持リード13に連結されており、支持リード13に対して垂直に延びている。
第2リード部12Bのインナーリード61は、裏面側からハーフエッチングにより薄肉に形成されている。また、端子部63は、ハーフエッチングされることなく、ダイパッド11のダイパッド厚肉部11aおよび支持リード13と同一の厚みを有している。このように、インナーリード61の厚さが端子部63の厚さよりも薄いことにより、幅の狭い第2リード部12Bを精度良く形成することができ、小型でピン数の多い半導体装置20を得ることができる。
次に、図4乃至図6を参照して、吊りリード14およびその周辺の構成について説明する。
図4に示すように、吊りリード14は、ダイパッド11のダイパッド薄肉部11bに連結されており、ダイパッド11のコーナー部から単位リードフレーム10aのコーナー部に向けて略直線状に延びている。この場合、吊りリード14は、X方向及びY方向に対して平面内で約45°の角度に傾斜している。
吊りリード14は、裏面側からハーフエッチングにより薄肉化された薄肉領域14aを有している。薄肉領域14aの厚みは、ダイパッド11のダイパッド薄肉部11bの厚みと略同一であり、具体的には、55μm以上105μm以下とすることができる。
また吊りリード14の外側(支持リード13側)端部には、薄肉領域14aよりも厚みの厚いコーナーパッド18が設けられている。この場合、コーナーパッド18の平面形状は略正方形であり、その各辺は、X方向又はY方向に平行である。また、コーナーパッド18は、単位リードフレーム10aの外周縁(すなわち半導体装置20の外周縁)まで達しており、コーナーパッド18のうち互いに直交する2辺が、支持リード13に連結されている。なお、コーナーパッド18の平面形状は、正方形に限らず、長方形等の多角形、あるいは、円形、楕円形等としても良い。
図5および図6に示すように、コーナーパッド18はハーフエッチングされておらず、加工前の金属基板(後述する金属基板31)と同一の厚みを有している。すなわちコーナーパッド18の裏面は、半導体装置20を作製した後、半導体装置20の裏面から外方に露出するようになっている。この場合、コーナーパッド18は、外部の図示しない実装基板に対して半田により接合される。またコーナーパッド18は、例えばグランド(GND)端子として用いられても良い。
図4に示すように、コーナーパッド18の面積は、各外部端子17A、17Bの面積よりも大きくなっている。コーナーパッド18の幅w(X方向又はY方向に平行な長さ)は、例えば180μm以上500μm以下としても良い。これにより、半導体装置20の落下試験時に半導体装置20のコーナー部に生じる応力を緩和し、外部端子17A、17Bが封止樹脂23から剥離する不具合を防止することができる。
またコーナーパッド18には、コーナーパッド18から端子部53、63側に向けて延びる延伸部19が連結されている。この場合、1つのコーナーパッド18には、X方向およびY方向に向けてそれぞれ1つずつ、合計2つの延伸部19が延び出している。さらに延伸部19は、支持リード13および吊りリード14に対しても連結されている。延伸部19の平面形状は矩形状であるが、これに限られるものではなく、多角形状等としても良い。延伸部19の幅w(X方向又はY方向に平行な長さ)は、コーナーパッド18の幅wと同一又はそれより広くしても良く(w≧w)、具体的には、180μm以上500μm以下としても良い。
図6に示すように、延伸部19は、裏面側からハーフエッチングにより薄肉化されている。このため、図6に示す断面において、コーナーパッド18及び延伸部19は、裏面側から階段状に形成される。また延伸部19は、吊りリード14の薄肉領域14aに対して連続して形成されており、薄肉領域14aと略同一の厚みを有している。
図4および図5に示すように、吊りリード14のうちコーナーパッド18側の領域には、貫通孔14bが形成されている。貫通孔14bは、吊りリード14を厚み方向に貫通している。貫通孔14bの平面形状は、円形状であるが、これに限られるものではなく、楕円形状や多角形状等としても良い。このように吊りリード14に貫通孔14bを形成することにより、貫通孔14b内に封止樹脂23(後述)が進入し、吊りリード14と封止樹脂23とを強固に連結させることができる。
さらに吊りリード14は、長手方向に沿って略均一な幅を有する第1部分14cと、第1部分14cから貫通孔14b側に向けて幅が徐々に拡大していく第2部分14dとを有している。この場合、第1部分14c及び第2部分14dは、ともに薄肉領域14aの一部を構成する。このように、第1部分14cよりも幅の広い第2部分14dを設けたことにより、貫通孔14bの周囲において薄肉領域14aの強度が低下することを防止することができる。
以上説明したリードフレーム10は、全体として銅、銅合金、42合金(Ni42%のFe合金)等の金属から構成されている。また、リードフレーム10の厚みは、製造する半導体装置20の構成にもよるが、80μm以上200μm以下とすることができる。
なお、本実施の形態において、第1リード部12A及び第2リード部12Bは、ダイパッド11の4辺全てに沿って配置されているが、これに限られるものではなく、例えばダイパッド11の対向する2辺のみに沿って配置されていても良い。
また、本実施の形態では、第1リード部12Aの外部端子17Aと第2リード部12Bの外部端子17Bとが千鳥状に2列に配置されている場合を例にとって説明したが、これに限らず、外部端子が3列以上に配置されていても良い。
半導体装置の構成
次に、図7および図8により、本実施の形態による半導体装置について説明する。図7および図8は、本実施の形態による半導体装置(DR−QFN(Dual Row QFN)タイプ)を示す図である。
図7および図8に示すように、半導体装置(半導体パッケージ)20は、ダイパッド11と、ダイパッド11の周囲に配置された複数の第1リード部12A及び複数の第2リード部12Bと、ダイパッド11上に搭載された半導体素子21と、第1リード部12A又は第2リード部12Bと半導体素子21とを電気的に接続する複数のボンディングワイヤ(接続部材)22とを備えている。ダイパッド11の四隅には、それぞれ吊りリード14が連結され、吊りリード14の外側端部には、コーナーパッド18および延伸部19が設けられている。また、ダイパッド11、第1リード部12A、第2リード部12B、吊りリード14、コーナーパッド18、延伸部19、半導体素子21およびボンディングワイヤ22は、封止樹脂23によって樹脂封止されている。
このうちダイパッド11、第1リード部12A、第2リード部12B、吊りリード14、及びコーナーパッド18は、上述したリードフレーム10から作製されたものである。このダイパッド11、第1リード部12A、第2リード部12B、吊りリード14、コーナーパッド18、および延伸部19の構成は、半導体装置20に含まれない領域を除き、上述した図1乃至図6に示すものと同様であるため、ここでは詳細な説明を省略する。
また、半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子21は、各々ボンディングワイヤ22が取り付けられる複数の電極21aを有している。また、半導体素子21は、例えばダイボンディングペースト等の接着剤24により、ダイパッド11の表面に固定されている。
各ボンディングワイヤ22は、例えば金、銅等の導電性の良い材料からなっている。各ボンディングワイヤ22は、それぞれその一端が半導体素子21の電極21aに接続されるとともに、その他端が各第1リード部12A又は第2リード部12Bのボンディング領域15にそれぞれ接続されている。なお、ボンディング領域15には、ボンディングワイヤ22と密着性を向上させるめっき部が設けられていても良い。
封止樹脂23としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはPPS樹脂等の熱可塑性樹脂を用いることができる。封止樹脂23全体の厚みは、300μm以上1200μm以下程度とすることができる。また、封止樹脂23の一辺(半導体装置20の一辺)は、例えば8mm以上16mm以下することができる。なお、図7において、封止樹脂23のうち、ダイパッド11、第1リード部12A及び第2リード部12Bよりも表面側に位置する部分の表示を省略している。
リードフレームの製造方法
次に、図1乃至図6に示すリードフレーム10の製造方法について、図9(a)−(e)を用いて説明する。なお、図9(a)−(e)は、リードフレーム10の製造方法を示す断面図(図3に対応する図)である。
まず図9(a)に示すように、平板状の金属基板31を準備する。この金属基板31としては、銅、銅合金、42合金(Ni42%のFe合金)等の金属からなる基板を使用することができる。なお金属基板31は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。
次に、金属基板31の表裏全体にそれぞれ感光性レジスト32a、33aを塗布し、これを乾燥する(図9(b))。なお感光性レジスト32a、33aとしては、従来公知のものを使用することができる。
続いて、この金属基板31に対してフォトマスクを介して露光し、現像することにより、所望の開口部32b、33bを有するエッチング用レジスト層32、33を形成する(図9(c))。
次に、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す(図9(d))。これにより、ダイパッド11、第1リード部12A、第2リード部12B、吊りリード14、コーナーパッド18、および延伸部19の外形が形成される。このとき、エッチング用レジスト層32、33の形状を適宜調整することにより、吊りリード14の裏面に薄肉化された薄肉領域14aが形成され、吊りリード14の外側端部に、薄肉領域14aよりも厚みの厚いコーナーパッド18が形成される(図1乃至図3参照)。なお、腐蝕液は、使用する金属基板31の材質に応じて適宜選択することができ、例えば、金属基板31として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、金属基板31の両面からスプレーエッチングを行うことができる。
その後、エッチング用レジスト層32、33を剥離して除去することにより、図1乃至図6に示すリードフレーム10が得られる。(図9(e))。
なお、上記においては、金属基板31の両面側からスプレーエッチングを行う場合を例にとって説明したが、これに限られるものではない。例えば、金属基板31の片面ずつ2段階のスプレーエッチングを行っても良い。具体的には、まず金属基板31の表面側の全体に第1エッチング用レジスト層を設けるとともに、裏面側に所定のパターンをもつ第2エッチング用レジスト層を形成し、金属基板31の裏面側のみエッチングを施す。次に、第1及び第2エッチング用レジスト層を除去するとともに、金属基板31の裏面側に耐エッチング性のある樹脂からなる封止層を設ける。続いて、金属基板31の表面側に所定のパターンをもつ第3エッチング用レジスト層を形成し、この状態で金属基板31の表面側のみエッチングを施す。その後、裏面側の封止層を剥離することにより、リードフレーム10の外形が形成される。このように金属基板31の片面ずつスプレーエッチングを行うことにより、第1リード部12A及び第2リード部12Bの変形を回避しやすいという効果が得られる。
半導体装置の製造方法
次に、図7および図8に示す半導体装置20の製造方法について、図10(a)−(e)を用いて説明する。
まず、例えば図9(a)−(e)に示す方法により、リードフレーム10を作製する(図10(a))。
次に、リードフレーム10のダイパッド11上に、半導体素子21を搭載する。この場合、例えばダイボンディングペースト等の接着剤24を用いて、半導体素子21をダイパッド11上に載置して固定する(ダイアタッチ工程)(図10(b))。
次に、半導体素子21の各電極21aと、各第1リード部12A及び第2リード部12Bのボンディング領域15とを、それぞれボンディングワイヤ(接続部材)22によって互いに電気的に接続する(ワイヤボンディング工程)(図10(c))。
次に、リードフレーム10に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂23を形成する(図10(d))。このようにして、リードフレーム10、第1リード部12A、第2リード部12B、吊りリード14、コーナーパッド18、延伸部19、半導体素子21およびボンディングワイヤ22を封止する。
次に、各半導体素子21間の封止樹脂23をダイシングすることにより、リードフレーム10を各半導体装置20毎に分離する。この際、例えばダイヤモンド砥石からなるブレード(図示せず)を回転させながら、各半導体装置20間のリードフレーム10および封止樹脂23を切断しても良い。
このようにして、図7および図8に示す半導体装置20が得られる(図10(e))。
ところで、このようにして作製された半導体装置20は、図示しない実装基板に接続される。このとき、半導体装置20は、端子部53、63のほかコーナーパッド18に設けられた半田によって実装基板に接続される。その後、実装基板に接続された半導体装置20を落下させる落下試験を行う。
本実施の形態によれば、吊りリード14は、裏面側から薄肉化された薄肉領域14aを有し、吊りリード14の外側端部に、薄肉領域14aよりも厚みの厚いコーナーパッド18が設けられている。これにより、半導体装置20を図示しない実装基板に接続して落下試験を行った際、応力が主としてコーナーパッド18に加わる。このため、落下時の応力が端子部53、63に集中することがない。これにより、落下試験時に、端子部53、63に設けられた半田にクラックが発生する不具合を防止することができる。さらに、コーナーパッド18を形成するための特別な工程を必要としないので、例えば半導体装置20と実装基板との間にアンダーフィルを埋め込む場合と比較して、製造コストが上昇するおそれもない。
また、本実施の形態によれば、コーナーパッド18の面積が端子部53、63の面積よりも大きいので、半導体装置20と実装基板との密着強度を更に高めることができる。とりわけ、本実施の形態のようにDR−QFNタイプの半導体装置20は、ダイパッド11と端子部53、63との距離が離れている。このため、このような半導体装置20においては、半導体装置20全体の面積に対する、半導体装置20と実装基板との接続面積が小さくなりやすい傾向がある。本実施の形態によれば、端子部53、63だけでなく、コーナーパッド18を用いて半導体装置20を実装基板に接続することができるので、半導体装置20と実装基板との密着強度を高めることができる。
また、本実施の形態によれば、コーナーパッド18に、コーナーパッド18から端子部53、63側に向けて延びる延伸部19が連結され、延伸部19は、裏面側から薄肉化されている。これにより、コーナーパッド18が封止樹脂23から脱落しやすくなる不具合を防止することができる。
さらに、本実施の形態によれば、吊りリード14に貫通孔14bが形成されているので、吊りリード14と封止樹脂23との密着性を高めることができる。
さらに、本実施の形態によれば、コーナーパッド18は、半導体装置20の外周縁まで達している。これにより、半導体装置20を図示しない実装基板に接続して落下試験を行った際、半導体装置20へ加わる応力をコーナーパッド18に集中させ、端子部53、63に設けられた半田にクラックが発生することをより確実に防止することができる。
変形例
次に、図11乃至図19により、本実施の形態によるリードフレームの変形例について説明する。図11乃至図19において、図1乃至図10に示す実施の形態と同一部分には同一の符号を付して、詳細な説明は省略する。
変形例1
図11(a)(b)は、本実施の形態の変形例(変形例1)を示す図である。図11(a)(b)において、コーナーパッド18の裏面に、非貫通孔41が形成されている。非貫通孔41は、ハーフエッチングにより裏面側から形成されたものであり、表面側までは貫通していない。非貫通孔41の深さは、コーナーパッド18の厚みの例えば30%以上70%以下である。なお、非貫通孔41におけるコーナーパッド18の厚みは、薄肉領域14aの厚みと略同一の厚みであっても良い。非貫通孔41の平面形状は、円形状であるが、これに限らず、正方形、長方形等の多角形、又は楕円形等としても良い。また非貫通孔41は、単位リードフレーム10aの外周縁(すなわち半導体装置20の外周縁)よりも内側に位置し、かつ全周にわたりコーナーパッド18の外周縁よりも内側に位置している。図11(a)(b)において、コーナーパッド18の裏面に非貫通孔41を設けたことにより、コーナーパッド18の裏面と半田との接触面積が増加し、半導体装置20を実装基板に対してより強固に接着することができる。
変形例2
図12(a)(b)は、本実施の形態の変形例(変形例2)を示す図である。図12(a)(b)において、コーナーパッド18の裏面に、切欠部42が形成されている。切欠部42は、ハーフエッチングにより裏面側から形成されたものであり、表面側までは貫通していない。切欠部42の深さは、コーナーパッド18の厚みの例えば30%以上70%以下である。なお、切欠部42におけるコーナーパッド18の厚みは、薄肉領域14aの厚みと略同一の厚みであっても良い。切欠部42の平面形状は、円形状であるが、これに限らず、正方形、長方形等の多角形、又は楕円形等としても良い。この切欠部42は、非貫通孔41(変形例1)と異なり、単位リードフレーム10aの外周縁(すなわち半導体装置20の外周縁)の内側から外側まで位置している。すなわち、切欠部42は、その一部がコーナーパッド18内に位置するとともに、残りの部分は支持リード13内に位置している。図12(a)(b)において、コーナーパッド18の裏面に切欠部42を設けたことにより、コーナーパッド18の裏面と半田との接触面積が増加し、半導体装置20を実装基板に対してより強固に接着することができる。また、支持リード13をダイシングする際、ブレードと金属との接触面積を減らすことができるので、ブレードの負荷及び摩耗を軽減することができる。
変形例3
図13は、本実施の形態の変形例(変形例3)を示す部分拡大底面図である。図13において、コーナーパッド18は、単位リードフレーム10aの外周縁(すなわち半導体装置20の外周縁)よりも内側に位置している。コーナーパッド18の外側(貫通孔14bの反対側)は、ハーフエッチングにより裏面側から薄肉に形成されている。またコーナーパッド18の外周縁と単位リードフレーム10aの外周縁との距離Lは、例えば50μm以上300μm以下とすることができる。この場合、半導体装置20のコーナー部にリードフレーム10を構成する金属が露出しないようにすることができる。これにより、支持リード13をダイシングするときのブレードの負荷及び摩耗を軽減することができる。
変形例4
図14は、本実施の形態の変形例(変形例4)を示す部分拡大底面図である。図14において、吊りリード14の外側端部に、複数(3つ)のコーナーパッド18a〜18cが設けられている。この場合、吊りリード14には、単位リードフレーム10aの外周縁に位置するコーナーパッド18aと、コーナーパッド18aと端子部53、63との間に位置する2つのコーナーパッド18b、18cとが設けられている。これにより、半導体装置20の落下試験時にコーナー部に生じる応力を更に緩和することができる。なお、各吊りリード14に設けられるコーナーパッド18a〜18cの個数は、3つに限らず、2つ又は4つ以上としても良い。
変形例5
図15は、本実施の形態の変形例(変形例5)を示す部分拡大底面図である。図15において、吊りリード14のうち、ダイパッド11とコーナーパッド18との間の位置に、薄肉領域14aよりも厚みの厚いダミーパッド43が設けられている。この場合、ダミーパッド43は、薄肉領域14aの途中であって、ダイパッド11とコーナーパッド18と中間位置よりもコーナーパッド18側に位置している。ダミーパッド43は、ハーフエッチングされておらず、加工前の金属基板31と同一の厚みを有し、薄肉領域14aから裏面側に突出している。ダミーパッド43の平面形状は正方形であり、その各辺は、X方向又はY方向に平行である。なお、コーナーパッド18の平面形状は、正方形に限らず、長方形等の多角形、あるいは、円形、楕円形等としても良い。またダミーパッド43は、コーナーパッド18と同一の平面形状であっても良く、異なる平面形状であっても良い。このように、吊りリード14にダミーパッド43を設けたことにより、コーナーパッド18よりも内側の位置で半導体装置20を実装基板に接続することができるので、半導体装置20と実装基板との密着強度をより高めることができる。
変形例6
図16は、本実施の形態の変形例(変形例6)を示す部分拡大底面図である。図16において、吊りリード14に、2つのダミーパッド43、44が設けられている。この場合、図15(変形例5)に示すものと同様のダミーパッド43に加え、ダイパッド11のコーナー部近傍にもダミーパッド44が設けられている。これら2つのダミーパッド43、44は、互いに同一の平面形状であっても良く、互いに異なる平面形状であっても良い。このように、吊りリード14にダミーパッド44を設けたことにより、ダイパッド11のコーナー部近傍の位置でも半導体装置20を実装基板に接続することができるので、半導体装置20と実装基板との密着強度をより高めることができる。このほかの構成は、図15(変形例5)に示す構成と同一である。
変形例7
図17(a)(b)は、本実施の形態の変形例(変形例7)を示す図である。図17(a)(b)において、ダミーパッド43の裏面に溝45が形成されている。溝45は、ハーフエッチングにより裏面側から形成されたものであり、表面側までは貫通していない。溝45の深さは、ダミーパッド43の厚みの例えば30%以上70%以下であり、溝45におけるダミーパッド43の厚みは、薄肉領域14aの厚みと略同一の厚みであっても良い。溝45の平面形状は、環状の正方形形状であるが、これに限らず、長方形等の多角形、又は円形、楕円形等の環形状としても良く、あるいは非環形状としても良い。また溝45は、全周にわたりダミーパッド43の外周縁よりも内側に位置している。図17(a)(b)において、ダミーパッド43の裏面に溝45を設けたことにより、ダミーパッド43の裏面と半田との接触面積が増加し、半導体装置20と実装基板とをより強固に密着させることができる。このほかの構成は、図15(変形例5)に示す構成と同一である。
変形例8
図18は、本実施の形態の変形例(変形例8)を示す部分拡大底面図である。図18において、ダミーパッド44の裏面に溝46が形成されている。この場合、溝46の構成は、上述したダミーパッド43の溝45(図17(a)(b))の構成と略同一である。図18において、ダミーパッド44の裏面に溝46を設けたことにより、ダミーパッド44の裏面と半田との接触面積が増加し、半導体装置20と実装基板とをより強固に密着させることができる。このほかの構成は、図15乃至図17(変形例5乃至変形例7)に示す構成と同一である。
変形例9
図19は、本実施の形態の変形例(変形例9)を示す部分拡大底面図である。図19において、ダイパッド11のコーナー部近傍に溝47が形成されている。溝47は、ダイパッド厚肉部11aの外周縁よりも内側に位置している。なお、溝47の外周縁とダイパッド厚肉部11aの外周縁との距離Lは、例えば50μm以上300μm以下とすることができる。この場合、溝47の構成は、上述したダミーパッド43の溝45(図17(a)(b))と略同一である。図19において、ダイパッド11のコーナー部近傍に溝47を設けたことにより、ダイパッド11の裏面と半田との接触面積が増加し、半導体装置20と実装基板とをより強固に密着させることができる。なお、溝47は、ダイパッド11の4つのコーナー部の近傍全てに設けても良く、一部のコーナー部の近傍にのみ設けても良い。
上記各実施の形態及び変形例に開示されている複数の構成要素を必要に応じて適宜組合せることも可能である。あるいは、上記各実施の形態及び変形例に示される全構成要素から幾つかの構成要素を削除してもよい。
10 リードフレーム
11 ダイパッド
12A 第1リード部
12B 第2リード部
13 支持リード(支持部材)
14 吊りリード
14a 薄肉領域
17A 外部端子
17B 外部端子
18 コーナーパッド
19 延伸部
20 半導体装置
21 半導体素子
22 ボンディングワイヤ(接続部材)
23 封止樹脂

Claims (12)

  1. 半導体装置を作製するためのリードフレームであって、
    半導体素子が搭載されるダイパッドと、
    前記ダイパッドの周囲に設けられ、それぞれ端子部と前記端子部から内側に延びるインナーリードとを含む複数のリード部であって、前記複数のリード部の端子部は、平面視で複数の列に沿って配置されている、複数のリード部と、
    前記ダイパッドに連結された吊りリードとを備え、
    前記吊りリードは、裏面側から薄肉化された薄肉領域を有し、
    前記吊りリードの外側端部に、前記薄肉領域よりも厚みの厚いコーナーパッドが設けられ
    前記コーナーパッドに、前記コーナーパッドから前記端子部側に向けて延びる延伸部が連結され、前記延伸部は、裏面側から薄肉化されていることを特徴とするリードフレーム。
  2. 前記インナーリードは前記端子部よりも厚さが薄いことを特徴とする請求項1記載のリードフレーム。
  3. 前記コーナーパッドの面積は、前記端子部の面積よりも大きいことを特徴とする請求項1又は2記載のリードフレーム。
  4. 前記吊りリードに、貫通孔が形成されていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  5. 前記コーナーパッドは、前記半導体装置の外周縁まで達していることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  6. 前記コーナーパッドは、前記半導体装置の外周縁よりも内側に位置していることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  7. 半導体装置を作製するためのリードフレームであって、
    半導体素子が搭載されるダイパッドと、
    前記ダイパッドの周囲に設けられ、それぞれ端子部と前記端子部から内側に延びるインナーリードとを含む複数のリード部であって、前記複数のリード部の端子部は、平面視で複数の列に沿って配置されている、複数のリード部と、
    前記ダイパッドに連結された吊りリードとを備え、
    前記吊りリードは、裏面側から薄肉化された薄肉領域を有し、
    前記吊りリードの外側端部に、前記薄肉領域よりも厚みの厚いコーナーパッドが設けられ、
    前記コーナーパッドの裏面に、非貫通孔又は切欠部が形成されていることを特徴とするリードフレーム。
  8. 前記吊りリードの外側端部に、複数のコーナーパッドが設けられていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  9. 前記吊りリードのうち、前記ダイパッドと前記コーナーパッドとの間の位置に、前記薄肉領域よりも厚みの厚いダミーパッドが設けられていることを特徴とする請求項1乃至のいずれか一項記載のリードフレーム。
  10. 前記ダミーパッドの裏面に溝が形成されていることを特徴とする請求項記載のリードフレーム。
  11. 前記ダイパッドのコーナー部に溝が形成されていることを特徴とする請求項1乃至10のいずれか一項記載のリードフレーム。
  12. 半導体装置であって、
    ダイパッドと、
    前記ダイパッドの周囲に設けられ、それぞれ端子部と前記端子部から内側に延びるインナーリードとを含む複数のリード部であって、前記複数のリード部の端子部は、平面視で複数の列に沿って配置されている、複数のリード部と、
    前記ダイパッドに連結された吊りリードと、
    前記ダイパッド上に搭載された半導体素子と、
    前記半導体素子と各リード部の前記インナーリードとを電気的に接続する接続部材と、
    前記ダイパッドと、前記複数のリード部と、前記吊りリードと、前記半導体素子と、前記接続部材とを封止する封止樹脂とを備え、
    前記吊りリードは、裏面側から薄肉化された薄肉領域を有し、
    前記吊りリードの外側端部に、前記薄肉領域よりも厚みの厚いコーナーパッドが設けられ
    前記コーナーパッドに、前記コーナーパッドから前記端子部側に向けて延びる延伸部が連結され、前記延伸部は、裏面側から薄肉化されていることを特徴とする半導体装置。
JP2016202842A 2016-10-14 2016-10-14 リードフレームおよび半導体装置 Active JP6807050B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016202842A JP6807050B2 (ja) 2016-10-14 2016-10-14 リードフレームおよび半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016202842A JP6807050B2 (ja) 2016-10-14 2016-10-14 リードフレームおよび半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020202999A Division JP7064721B2 (ja) 2020-12-07 2020-12-07 リードフレームおよび半導体装置

Publications (2)

Publication Number Publication Date
JP2018064062A JP2018064062A (ja) 2018-04-19
JP6807050B2 true JP6807050B2 (ja) 2021-01-06

Family

ID=61968034

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016202842A Active JP6807050B2 (ja) 2016-10-14 2016-10-14 リードフレームおよび半導体装置

Country Status (1)

Country Link
JP (1) JP6807050B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11869831B2 (en) * 2020-10-08 2024-01-09 Mediatek Inc. Semiconductor package with improved board level reliability

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862246A (en) * 1984-09-26 1989-08-29 Hitachi, Ltd. Semiconductor device lead frame with etched through holes
JPS6178149A (ja) * 1984-09-26 1986-04-21 Hitachi Ltd 半導体装置
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
JP2006287073A (ja) * 2005-04-04 2006-10-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP5034670B2 (ja) * 2007-05-16 2012-09-26 株式会社デンソー モールドパッケージ
JP2012227445A (ja) * 2011-04-21 2012-11-15 Renesas Electronics Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2018064062A (ja) 2018-04-19

Similar Documents

Publication Publication Date Title
JP2005057067A (ja) 半導体装置およびその製造方法
JP6917010B2 (ja) 半導体装置およびその製造方法
JP6936963B2 (ja) リードフレーム
JP7174363B2 (ja) リードフレームおよび半導体装置
JP6617955B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6573157B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP6807050B2 (ja) リードフレームおよび半導体装置
JP6810906B2 (ja) リードフレームおよび半導体装置
JP7064721B2 (ja) リードフレームおよび半導体装置
JP6946870B2 (ja) リードフレーム、半導体装置、および半導体装置の製造方法
JP6911377B2 (ja) リードフレームおよび半導体装置
JP7068640B2 (ja) リードフレームおよび半導体装置の製造方法
JP6788825B2 (ja) リードフレームおよび半導体装置
JP7380750B2 (ja) リードフレームおよび半導体装置
JP6465394B2 (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP7081702B2 (ja) リードフレームおよび半導体装置
JP6842649B2 (ja) リードフレームおよび半導体装置
JP7215110B2 (ja) リードフレームおよび半導体装置
JP7249533B2 (ja) リードフレームおよび半導体装置の製造方法
JP7365588B2 (ja) リードフレームおよび半導体装置
JP7223347B2 (ja) リードフレームおよび半導体装置の製造方法
JP6807043B2 (ja) リードフレームおよび半導体装置
JP6967190B2 (ja) リードフレーム
JP2020080396A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190829

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200904

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201106

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20201119

R150 Certificate of patent or registration of utility model

Ref document number: 6807050

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150