WO2011087119A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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semiconductor chip
main surface
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明寛 木村
恒守 山口
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ローム株式会社
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    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same.
  • a semiconductor chip mounted on an island of a lead frame and a semiconductor device having a mold resin that covers the semiconductor chip are known.
  • the semiconductor device is manufactured through a die bonding step of fixing the diced semiconductor chip onto the island using an adhesive or the like.
  • the semiconductor chip When it is desired to electrically connect the island and the semiconductor chip, for example, silver paste is placed on the silver-plated island, and the semiconductor chip is lightly pressed and adhered thereto, or between the gold-plated island and the semiconductor chip A method is used in which the semiconductor chip is fixed to the island of the lead frame by, for example, sandwiching a small piece of gold tape and forming a eutectic of gold and silicon.
  • an insulating paste made of an acrylic resin or epoxy resin is placed on the island, and the semiconductor chip is lightly pressed and adhered thereto, or DAF (Die Attach Film)
  • DAF Die Attach Film
  • the method of fixing a semiconductor chip to an island using an insulating film is used.
  • packages where islands such as MAP (Mold Array Package) and QFN (Quad Flat Non-leaded) packages are exposed to the outside, it is possible to prevent current leakage to the external substrate by insulating the islands from the semiconductor chip Heat dissipation can be secured.
  • the semiconductor chip is inclined at the time of die bonding, or a void is generated in the insulating paste, so that the electrical insulation strength between the island and the semiconductor chip could have fallen.
  • Patent Document 1 discloses a technical idea that uses both an insulating paste and an insulating film when bonding a semiconductor chip to an island.
  • FIG. 23 shows the semiconductor device shown in FIG. 2 of Patent Document 1.
  • the semiconductor device 900 includes a semiconductor chip 902, an insulating film 904, an insulating adhesive 906, and an island 908.
  • the insulating film 904 is interposed between the semiconductor chip 902 and the island 908, even if a void is generated in the insulating adhesive 906, the space between the semiconductor chip 902 and the island 908 can be obtained.
  • the electrical insulation strength is maintained above a predetermined level.
  • the elastic modulus at normal temperature of the insulating film 904 is about 3000 MPa. Therefore, when bonding a wire on the semiconductor chip 902, energy for wire bonding is absorbed by the insulating film 904. This has contributed to the quality degradation.
  • the inventors of the present invention have also found that when the size of the semiconductor chip 902 mounted on the island 908 is reduced, the occurrence rate of the above defects is increased.
  • the present invention overcomes these problems, and in order to enable high-precision wire bonding while securing high insulation between the semiconductor chip and the island, a semiconductor in which the semiconductor chip is more firmly fixed on the island
  • An object of the present invention is to provide an apparatus and a method of manufacturing the same.
  • a semiconductor device provided by the first aspect of the present invention comprises an island, a first insulating material, a second insulating material having a higher elastic modulus than the first insulating material, and a bonding pad.
  • a semiconductor chip having one main surface and the other main surface opposite to the one main surface and fixed to the island via the first insulating material and the second insulating material; And the second insulating material is in contact with both the island and the semiconductor chip.
  • the first insulating material is formed on the island, and the second insulating material is a side surface connected to both the other main surface, the one main surface and the other main surface, It is fixed in contact with the first insulating material and the island.
  • the first insulating material extends over the entire periphery of the other major surface.
  • the first insulating material is covered by the second insulating material.
  • the second insulating material is an insulating paste.
  • the elastic modulus of the second insulating material is 3000 MPa or more and 10000 MPa or less.
  • the elastic modulus of the first insulating material is 1000 MPa or more and 5000 MPa or less.
  • a part of the island is exposed to the outside of the semiconductor device.
  • the islands are supported by hanging leads.
  • the semiconductor device further includes a third insulating material fixed to the other main surface.
  • the volume resistivity of the first insulating material is 1000 G ⁇ ⁇ cm or more.
  • the first insulating material is fixed on the island so as not to exceed the periphery of the other major surface.
  • the other main surface has a quadrilateral shape
  • the first insulating material is fixed on the island so as not to go beyond two opposing sides of the other main surface.
  • the first insulating material has a cross shape intersecting on the island facing the central portion of the other main surface, and is fixed to the island.
  • the first insulating material is divided into a plurality of small pieces discretely disposed in a region opposed to the other main surface on the island.
  • the first insulating material has a through hole reaching the island.
  • the first insulating material covers the other main surface
  • the second insulating material has a side surface connected to the one main surface and the other main surface, the first insulation It is fixed in contact with the material and the island.
  • the first insulating material is covered by the second insulating material.
  • the elastic modulus of the second insulating material is 3000 MPa or more and 10000 MPa or less.
  • the second insulating material is an insulating paste.
  • the semiconductor device further includes a plating layer formed in a region surrounding the region in contact with the second insulating material of the island and including an outer edge reaching at least a part of the outer edge of the island.
  • the outer edge is in the form of a frame that reaches all of the outer edges of the islands.
  • the island is rectangular, and the outer edge is in contact with the four corners of the island and has a portion spaced apart between the corners.
  • the semiconductor device further comprises a suspension lead for supporting the island, and the plating layer further includes a suspension lead portion formed on the suspension lead.
  • the plated layer is made of Au.
  • the semiconductor chip further includes an input lead, an output lead, and a ground lead electrically connected to the semiconductor chip, the semiconductor chip is connected to the ground lead at the ground potential, and a positive voltage is applied to the input lead.
  • the output lead can be set to a negative potential with respect to the ground potential.
  • a negative voltage generation circuit that generates a negative voltage with respect to the reference potential.
  • system power supply is configured to generate a plurality of positive voltages with respect to the reference voltage.
  • a method of manufacturing a semiconductor device comprising the steps of: forming an element and a bonding pad on one main surface of a semiconductor wafer; Bonding the first insulating material to the first semiconductor material, dicing the semiconductor wafer into the individual semiconductor chips, bonding the semiconductor chip to the lead frame via the second insulating material, and Wire bonding with the inner lead of the lead frame; and molding the semiconductor chip and the lead frame.
  • the first insulating material is coated on the other main surface of the semiconductor wafer by spin coating.
  • FIG. 1 is a schematic cross-sectional view showing a semiconductor device according to a first embodiment of the present invention. It is a cross-sectional schematic diagram which shows the semiconductor device concerning the 2nd Embodiment of this invention. It is the top view which looked at the semiconductor device concerning a 2nd embodiment of the present invention from the principal surface side. It is a top view which shows the 1st modification of the semiconductor device concerning a 2nd embodiment of the present invention. It is a top view which shows the 2nd modification of the semiconductor device concerning a 2nd embodiment of the present invention. It is a top view which shows the 3rd modification of the semiconductor device concerning a 2nd embodiment of the present invention.
  • FIG. 14 is an enlarged perspective view of a main part showing a lead of the semiconductor device shown in FIG. 13; It is a schematic block diagram which shows the semiconductor chip used for the semiconductor device which concerns on this invention.
  • FIG. 17 is a schematic circuit diagram for illustrating the function of the semiconductor chip of FIG. 16;
  • FIG. 17 is a schematic circuit diagram for illustrating the function of the semiconductor chip of FIG. 16;
  • FIG. 17 is a schematic cross-sectional view for explaining an internal structure of the semiconductor chip of FIG. 16;
  • It is a top view which shows the modification of the semiconductor device concerning the 5th Embodiment of this invention.
  • FIG. 1 shows a semiconductor device according to a first embodiment of the present invention.
  • the semiconductor device 100 includes islands 102, leads 104a and 104b, semiconductor chips 106, bonding pads 108a and 108b, a first insulating material 110, a second insulating material 112, bonding wires 114a and 114b, and a molding resin 116.
  • the island 102 is a so-called die pad portion for mounting the semiconductor chip 106 by a die bonding process, and normally, the same material as the leads 104a and 104b is used.
  • materials of the island 102 and the leads 104a and 104b Cu--Fe--P which is a Cu-based material, an Fe 58% Ni 42% alloy which is a Fe-based material, or the like is used.
  • the back surface of the island 102 is exposed for mounting on an external substrate (not shown) for the purpose of enhancing heat dissipation.
  • the leads 104a and 104b are electrically connected to the bonding pads 108a and 108b, and are used as connection terminals when connecting to an external substrate.
  • FIG. 1 shows a so-called QFN and a configuration in which there is no outer lead
  • the present invention is not limited to the QFN, and SOP (Small Outline Package), SOJ (Small Outline J-leaded), QFP (Quad Flat)
  • SOP Small Outline Package
  • SOJ Small Outline J-leaded
  • QFP Quad Flat
  • Various package configurations such as Package (Leaded Chip Carrier), LCC (Ball Grid Array), LGA (Land Grid Array), TCP (Tape Carrier Package), CSP (Chip Size Package), MAP (Mold Array Package), etc. Is applicable.
  • the island 102 is supported by a suspension lead (not shown).
  • inner leads are disposed at predetermined intervals between the hanging leads and the other hanging leads.
  • Bonding pads 108 a and 108 b are formed on one main surface 106 a of the semiconductor chip 106. Inside the semiconductor chip 106, an integrated circuit including elements such as a transistor, a diode, and a resistor is formed. The first insulating material 110 is fixed to the other major surface 106 b facing the island 102.
  • the bonding pads 108a and 108b are connected to an integrated circuit formed inside the semiconductor chip 106, and are connected to the leads 104a and 104b by bonding wires 114a and 114b.
  • Al, Cu or the like is used as the material of the bonding pads 108a and 108b, and Au, Cu, Al or the like is used as the material of the bonding wires 114a and 114b.
  • the semiconductor chip 106 is fixed on the island 102 by the first insulating material 110 and the second insulating material 112.
  • polyamide imide, polyimide, alumina, ceramics or the like is used as the first insulating material 110.
  • the first insulating material 110 is bonded as an insulating film to the other principal surface 106b of the semiconductor wafer before dicing, ie, the surface on which the bonding pads 108a and 108b are not formed, or by spin coating a liquid resin, It is applied to the other main surface 106 b of the semiconductor wafer.
  • a resin for back surface coating generally used in CSP can be used as the first insulating material 110.
  • the first insulating material 110 is fixed to the other major surface 106 b of the semiconductor chip 106 by adhesion or spin coating of an insulating film. For this reason, compared with the case where a so-called insulating paste is used, the possibility of the occurrence of a void in the inside of the first insulating material 110 is low. Therefore, it is possible to improve the insulation performance. For example, when a polyimide resin is used, it is possible to obtain a withstand voltage of about 800 V with a thickness of 20 ⁇ m. Although the thickness of the first insulating material 110 may be appropriately adjusted according to the required withstand voltage, the first insulating material may be used to obtain a high withstand voltage without increasing the size of the entire semiconductor device. It is desirable that the thickness 110 be 5 ⁇ m to 50 ⁇ m. More preferably, the thickness of the first insulating material 110 is 10 ⁇ m to 25 ⁇ m.
  • the first insulating material 110 has a modulus of elasticity of 1000 MPa or more and 5000 MPa or less at normal temperature in order to prevent cracks of the other main surface 106 b of the semiconductor chip 106 due to thermal stress and maintain high withstand voltage and adhesiveness. Is desirable.
  • the elastic modulus of the first insulating material 110 can be determined by adjusting the drying temperature, the drying time, and the like of the insulating material.
  • the first insulating material 110 desirably has a volume resistivity of 1000 G ⁇ ⁇ cm or more.
  • the second insulating material 112 acrylic resin, silicon resin, epoxy resin, polyimide resin, or the like is used as the second insulating material 112.
  • the second insulating material 112 adheres between the semiconductor chip 106 and the island 102 as an insulating paste.
  • the semiconductor chip 106 in which the first insulating material 110 is fixed to the other major surface 106 b is bonded onto the paste-like second insulating material 112 applied on the island 102 by a die bonder. At this time, even if the semiconductor chip 106 is inclined, since the first insulating material 110 is fixed to the other main surface 106 b of the semiconductor chip 106, the first insulation is always between the semiconductor chip 106 and the island 102. The material 110 intervenes. Thereby, the withstand voltage between the semiconductor chip 106 and the island 102 is secured.
  • the second insulating material 112 is in the form of paste at the time of die bonding, voids may be generated inside.
  • the first insulating material 110 fixed to the other main surface 106 b of the semiconductor chip 106 prevents the void from reaching the semiconductor chip 106. Therefore, even if a void occurs in the second insulating material 112, the withstand voltage between the semiconductor chip 106 and the island 102 is ensured.
  • the elastic modulus of the second insulating material 112 at normal temperature is preferably 3000 MPa or more and 10000 MPa or less in order to ensure high adhesion while preventing cracking of the second insulating material 112. If the modulus of elasticity is less than 3000 MPa, the adhesive strength is reduced, and if the modulus of elasticity exceeds 10000 MPa, cracks are likely to occur.
  • the second insulating material 112 needs a high modulus of elasticity to firmly bond the semiconductor chip 106 to the island 102.
  • the first insulating material 110 may be made of a material having a lower elastic modulus than the second insulating material 112 in order to reduce the thermal stress applied to the other major surface 106 b of the semiconductor chip 106. desirable.
  • the second insulating material 112 is thermally cured in contact with the island 102, the first insulating material 110, and the side surface of the semiconductor chip 106, so that the semiconductor chip 106 is firmly fixed to the island 102.
  • the elastic modulus of the second insulating material 112 can be adjusted by changing the drying temperature, the drying time, and the like of the insulating material.
  • the semiconductor chip 106 be half or more buried in the second insulating material 112. More preferably, as shown in FIG. 1, the semiconductor chip 106 is die-bonded so that the second insulating material 112 reaches the side upper end 106 s of the semiconductor chip 106. By this, the adhesion of the semiconductor chip 106 can be enhanced. In addition, even if the bonding wires 114a and 114b and the side surface of the semiconductor chip 106 are temporarily in contact with each other, electrical short between the both can be prevented.
  • the semiconductor chip 106 is resin-sealed with the mold resin 116 in order to protect the semiconductor chip 106 from external stress such as humidity, temperature, and mechanical pressure.
  • the mold resin 116 various materials such as epoxy resin, phenol resin, unsaturated polyester resin, polyurethane resin, silicon resin, polyimide resin, and the like can be used.
  • a polyimide resin is used as the second insulating material 112
  • the semiconductor chip 106 is fixed on the island 102 via the first insulating material 110 and the second insulating material 112, a high dielectric breakdown voltage is secured between the semiconductor chip 106 and the island 102. While being possible, it is possible to firmly fix the semiconductor chip 106 on the island 102 by the second insulating material 112 having a high elastic modulus. Therefore, bonding can be performed with high positioning accuracy, for example, at the time of wire bonding.
  • the suspension leads and the inner leads may be electrically shorted even if they are temporarily shorted. Can prevent an electrical accident between the island 102 and the inner lead supported by the
  • the first insulating material 110 also has an effect of alleviating the stress caused by the difference in thermal expansion coefficient between the semiconductor chip 106 and the second insulating material 112 and preventing the semiconductor chip 106 from being cracked.
  • FIG. 2 shows a semiconductor device according to a second embodiment of the present invention.
  • the same parts as those shown in FIG. 1 are designated by the same reference numerals and their detailed description will be omitted.
  • the semiconductor device 150 differs from that in FIG. 1 in that the first insulating material 118 is not fixed to the semiconductor chip 106 but fixed to the island 102.
  • the semiconductor device 150 includes islands 102, leads 104a and 104b, semiconductor chips 106, bonding pads 108a and 108b, a first insulating material 118, a second insulating material 112, bonding wires 114a and 114b, and a molding resin 116.
  • the semiconductor chip 106 is secured on the island 102 by a first insulating material 118 and a second insulating material 112.
  • first insulating material 118 polyamide imide, polyimide, alumina, ceramics or the like is used.
  • the first insulating material 118 is secured on the island 102 as an insulating film.
  • the first insulating material 118 is secured on the island 102 as an insulating film. For this reason, compared with the case where a so-called insulating paste is used, the possibility of the occurrence of a void in the inside of the first insulating material 118 is low. Thus, it is possible to enhance the insulation performance of the first insulating material 118. For example, when a polyimide resin is used, it is possible to obtain a withstand voltage of about 800 V with a thickness of 20 ⁇ m. Although the thickness of the first insulating material 118 may be appropriately adjusted in accordance with the required withstand voltage, the first insulating material 118 is required to obtain a high withstand voltage without increasing the size of the entire semiconductor device.
  • the thickness of the material 118 is desirably 5 ⁇ m to 50 ⁇ m. If the thickness is less than 5 ⁇ m, the withstand voltage is lowered, and if it exceeds 50 ⁇ m, the adhesion is lowered and the occurrence of voids is also increased. In addition, the inclination of the semiconductor chip 106 also increases.
  • the material and shape of the second insulating material 112 in the second embodiment are the same as in the first embodiment.
  • the second insulating material 112 is a B-stage during die bonding, that is, in the form of a paste, so that a void may be generated inside.
  • the first insulating material 118 fixed on the island 102 maintains the insulation between the semiconductor chip 106 and the island 102. Therefore, even if a void occurs in the second insulating material 112, the withstand voltage between the semiconductor chip 106 and the island 102 can be maintained at a predetermined size or more.
  • the elastic modulus of the second insulating material 112 at normal temperature is preferably 3000 MPa or more and 10000 MPa or less in order to ensure high adhesion while preventing cracking of the second insulating material 112.
  • the modulus of elasticity is less than 3000 MPa, the adhesiveness is lowered, and when the modulus of elasticity exceeds 10000 MPa, cracks easily occur.
  • the second insulating material 112 have a higher elastic modulus than the first insulating material 118 in order to firmly fix the semiconductor chip 106 to the island 102.
  • the second insulating material 112 is thermally cured in contact with the island 102, the first insulating material 118, and the side surface of the semiconductor chip 106 and the other major surface 106b. Therefore, the semiconductor chip 106 is firmly fixed to the island 102 by the second insulating material 112.
  • the elastic modulus of the second insulating material 112 can be adjusted by changing the drying temperature, the drying time, and the like of the insulating material.
  • the semiconductor chip 106 In order for the semiconductor chip 106 to be firmly fixed on the island 102, it is desirable that the semiconductor chip 106 be half or more buried in the second insulating material 112. More preferably, as shown in FIG. 2, the semiconductor chip 106 is die-bonded so that the second insulating material 112 reaches the side upper end 106 s of the semiconductor chip 106.
  • the bonded area of the island 102 and the second insulating material 112 it is more desirable to increase the bonded area of the island 102 and the second insulating material 112 so that the island 102 and the second insulating material 112 are more firmly bonded.
  • the width W1 of the first insulating material 118 smaller than the width W2 of the semiconductor chip 106, the bonded area of the island 102 and the second insulating material 112 can be increased.
  • the first insulating material 118 does not exceed the outer periphery of the other main surface 106b of the semiconductor chip 106, (2) the first The insulating material 118 does not exceed the two opposing sides of the other main surface 106b of the semiconductor chip 106. (3) The first insulating material 118 intersects the central portion of the other main surface 106b of the semiconductor chip 106 in top view. A cross-shaped method may be considered.
  • FIG. 3 is a plan view of the semiconductor device 150 shown in FIG. However, for convenience of explanation, the mold resin 116 is transparent, and the outer periphery of the mold resin 116 is indicated by a frame (dotted line) 116 a.
  • the semiconductor device 150 includes an island 102, a plurality of leads 104, a semiconductor chip 106, a plurality of bonding pads 108, a first insulating material 118, a second insulating material 112, a plurality of bonding wires 114, and a molding resin 116.
  • the leads 104a and 104b shown in FIG. 2 are included in the plurality of leads 104
  • the bonding pads 108a and 108b are included in the plurality of bonding pads 108
  • the bonding wires 114a and 114b are a plurality of Bonding wire 114 is included.
  • the semiconductor chip 106 is electrically connected to the leads 104 aligned near the outer periphery of the mold resin 116 via the bonding pads 108 aligned on the one main surface 106 a and the bonding wires 114.
  • the first insulating material 118 is fixed on the island 102 so as not to extend beyond the outer periphery of the semiconductor chip 106. In order to prevent the bonding energy during wire bonding from being absorbed by the first insulating material 118, it is more desirable that the first insulating material 118 be fixed so as to avoid directly under the bonding pad 108. That is, as shown in FIG. 3, when the bonding pad 108 is provided in the vicinity of the outer periphery of one main surface 106 a of the semiconductor chip 106, the first insulating material 118 is the center of the other main surface 106 b of the semiconductor chip 106. It is desirable to be provided on the island 102 in a range that does not reach the area where the bonding pad 108 is provided.
  • the semiconductor chip 106 since the semiconductor chip 106 is fixed on the island 102 via the first insulating material 118 and the second insulating material 112, a high dielectric breakdown voltage is secured between the semiconductor chip 106 and the island 102. it can. Further, the semiconductor chip 106 can be firmly fixed on the island 102 by the second insulating material 112 having a high elastic modulus. For this reason, it is possible to perform high-precision bonding, for example, at the time of wire bonding.
  • FIG. 4 is a modification of the semiconductor device 150 shown in FIG.
  • the same parts as those shown in FIG. 3 are denoted by the same reference numerals, and the detailed description will be omitted.
  • the semiconductor device 200 is different from that in FIG. 3 in that the shape of the first insulating material 120 is a shape that does not exceed the two opposing sides 106 c and 106 d on the other main surface 106 b of the semiconductor chip 106. That is, the first insulating material 120 is configured to be accommodated inside the two sides 106c and 106d, and protrudes from the two sides 106e and 106f.
  • the semiconductor device 200 includes the island 102, the lead 104, the semiconductor chip 106, the bonding pad 108, the first insulating material 120, the second insulating material 112, the bonding wire 114, and the molding resin 116.
  • FIG. 5 shows another modification of the semiconductor device 150 shown in FIG. The same parts as those in the configuration shown in FIG.
  • the semiconductor device 250 has a configuration shown in FIG. 3 in that the shape of the first insulating material 122 is in the shape of a cross that intersects the center portion of the other major surface 106 b of the semiconductor chip 106 on the island 102 facing the other. It is different.
  • the semiconductor device 250 includes the island 102, the lead 104, the semiconductor chip 106, the bonding pad 108, the first insulating material 122, the second insulating material 112, the bonding wire 114, and the molding resin 116.
  • FIG. 6 shows still another modification of the semiconductor device 150 shown in FIG.
  • the same parts as those in the configuration shown in FIG. 3 are denoted by the same reference numerals, and the detailed description will be omitted.
  • the semiconductor device 300 differs from FIG. 3 in that the first insulating material 124 is formed on the island 102 facing the vicinity of the diagonal line in the other major surface 106 b of the semiconductor chip 106.
  • the semiconductor device 300 includes the island 102, the lead 104, the semiconductor chip 106, the bonding pad 108, the first insulating material 124, the second insulating material 112, the bonding wire 114, and the molding resin 116.
  • the contact between the semiconductor chip 106 and the island 102 can be prevented even with respect to the inclination of the semiconductor chip 106 in the diagonal direction, and the die is more stable. Bonding is possible.
  • FIG. 7 shows a semiconductor device according to a third embodiment of the present invention.
  • the semiconductor device 350 differs from the configuration shown in FIG. 2 in that the first insulating material 126 is divided into a plurality of small pieces discretely disposed on the island 102.
  • the same parts as in FIG. 2 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the semiconductor device 350 includes islands 102, leads 104a and 104b, semiconductor chips 106, bonding pads 108a and 108b, a first insulating material 126, a second insulating material 112, bonding wires 114a and 114b, and a mold resin 116.
  • the semiconductor chip 106 is secured on the island 102 by a first insulating material 126 and a second insulating material 112.
  • the first insulating material 126 and the second insulating material 112 in the third embodiment are the same in material and manufacturing method as the first insulating material 118 and the second insulating material 112 in the second embodiment. .
  • FIG. 8 is a plan view of the semiconductor device 350 shown in FIG.
  • the same parts as those in FIG. 7 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the mold resin 116 is transparent, and the outer periphery of the mold resin 116 is indicated by a frame (dotted line) 116 a.
  • the semiconductor device 350 includes an island 102, a plurality of leads 104, a semiconductor chip 106, a plurality of bonding pads 108, a first insulating material 126, a second insulating material 112, a plurality of bonding wires 114, and a molding resin 116.
  • the leads 104a and 104b shown in FIG. 7 are included in the plurality of leads 104
  • the bonding pads 108a and 108b are included in the plurality of bonding pads 108
  • the bonding wires 114a and 114b are a plurality of Bonding wire 114 is included.
  • the semiconductor chip 106 is electrically connected to the leads 104 aligned near the outer periphery of the mold resin 116 via the bonding pads 108 aligned on the one main surface 106 a and the bonding wires 114.
  • the semiconductor chip 106 in addition to the effects of the semiconductor device 150 shown in FIG. 2 and FIG. 3, even when the semiconductor chip 106 is inclined, contact between the semiconductor chip 106 and the island 102 can be prevented. Insulation between the chip 106 and the island 102 can be ensured. Further, compared to FIG. 3, the bonding area of the second insulating material 112 and the island 102 can be increased. As a result, the semiconductor chip 106 is firmly fixed on the island 102, and wire bonding with higher accuracy is possible. Note that since the first insulating material 126 is divided into a plurality of small pieces, a plurality of air gaps are formed. For this reason, even if a void is generated in the second insulating material 112, the void can be confined in the void.
  • FIG. 9 is another modified example of the semiconductor device 350 shown in FIG.
  • the same parts as those in the configuration shown in FIG. 8 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the semiconductor device 400 differs from the configuration shown in FIG. 8 in that the first insulating material 128 is formed on the island 102 opposed to the vicinity of the vertex in the other main surface 106 b of the semiconductor chip 106.
  • the vicinity of the vertex includes the vertex and is a range in which the distance from the vertex does not exceed the length of a quarter of one side of the other major surface 106 b.
  • the semiconductor device 400 includes the island 102, the lead 104, the semiconductor chip 106, the bonding pad 108, the first insulating material 128, the second insulating material 112, the bonding wire 114, and the molding resin 116.
  • the effects of the semiconductor device 350 shown in FIG. 8 can be obtained. Further, when the semiconductor chip 106 is inclined by the first insulating material 128 being fixed on the island 102 facing the outer periphery of the other main surface 106 b of the semiconductor chip 106, the semiconductor chip 106 and the island 102 are It can prevent contact with Therefore, even when the semiconductor chip 106 is inclined at the time of die bonding, the insulation between the semiconductor chip 106 and the island 102 can be appropriately secured.
  • the semiconductor device in which the first insulating material is divided into plural pieces on the island 102 and fixed in order to increase the bonding area between the second insulating material 112 and the island 102.
  • the first insulating material does not necessarily have to be divided into a plurality of small pieces, and for example, as shown in FIGS. 10 and 11, the second insulating material 112 is provided by providing the holes 132 reaching the island 102 in the first insulating material 130. It is also possible to increase the adhesion area between the and the islands 102.
  • FIG. 10 shows another modified example of the semiconductor device 350 shown in FIG.
  • the semiconductor device 450 differs from the configuration shown in FIG. 7 in that the first insulating material 130 is provided with holes 132 reaching the island 102 instead of dividing the first insulating material 130 into a plurality of small pieces. Also in the case where the holes 132 are provided in the first insulating material 130, the same effect as in the case of dividing them into a plurality of small pieces can be obtained.
  • the semiconductor device 450 includes the island 102, the leads 104a and 104b, the semiconductor chip 106, the bonding pads 108a and 108b, the first insulating material 130, the hole 132 provided in the first insulating material 130, the second insulating material 112, Bonding wires 114 a and 114 b and a mold resin 116 are provided.
  • FIG. 11 is a plan view of the semiconductor device 450 shown in FIG.
  • the same parts as those in FIG. 10 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the mold resin 116 is transparent, and the outer periphery of the mold resin 116 is indicated by a frame (dotted line) 116 a.
  • the semiconductor device 450 includes an island 102, a plurality of leads 104, a semiconductor chip 106, a plurality of bonding pads 108, a first insulating material 130, a hole 132, a second insulating material 112, a plurality of bonding wires 114, and a molding resin 116. .
  • the leads 104 a and 104 b shown in FIG. 10 are included in the plurality of leads 104.
  • the second insulating material 112 passes through the holes 132 provided in the first insulating material 130 and adheres to the island 102. For this reason, the adhesion area of the 2nd insulating material 112 and the island 102 becomes wide. Therefore, the semiconductor chip 106 is firmly fixed on the island 102, and wire bonding with higher accuracy is possible. Further, a plurality of holes 132 may be provided in the semiconductor device 450 shown in FIG.
  • FIG. 12 shows a semiconductor device according to the fourth embodiment of the present invention.
  • the first insulating material 138 is fixed on the island 102.
  • the third insulating material 140 is fixed to the other main surface 106 b of the semiconductor chip 106.
  • the semiconductor chip 106 and the island 102 are fixed by the second insulating material 142.
  • Semiconductor device 600 differs from the configuration shown in FIG. 1 in these points. The same parts as in FIG. 1 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the semiconductor device 600 includes the island 102, the leads 104a and 104b, the semiconductor chip 106, the bonding pads 108a and 108b, the first insulating material 138, the second insulating material 142, the third insulating material 140, the bonding wires 114a and 114b, The mold resin 116 is provided.
  • the semiconductor chip 106 is fixed on the island 102 by the first insulating material 138, the second insulating material 142, and the third insulating material 140.
  • the first insulating material 138 and the second insulating material 142 are the same as the first insulating material 118 and the second insulating material 112 in the second embodiment shown in FIG. And the characteristics are similar.
  • the third insulating material 140 is the same in material and characteristics as the first insulating material 110 in the first embodiment shown in FIG.
  • the semiconductor chip 106 is fixed on the island 102 via the first insulating material 138, the second insulating material 142, and the third insulating material 140, so that the semiconductor shown in FIG.
  • the semiconductor chip 106 and the island 102 can be isolated with higher withstand voltage.
  • the semiconductor device 650 differs from the configuration shown in FIG. 12 in that the third insulating material 140 is not provided, and the configurations of the second insulating material 152 and the leads 105 are different.
  • the same parts as in FIG. 12 are assigned the same reference numerals and detailed explanations thereof will be omitted.
  • the semiconductor device 650 includes an island 102, a plurality of leads 105, a semiconductor chip 106, a plurality of bonding pads 108, a first insulating material 138, a second insulating material 152, a plurality of bonding wires 114, and a molding resin 116.
  • the leads 105a and 105b shown in FIG. 13 are included in the plurality of leads 105, the bonding pads 108a and 108b are included in the plurality of bonding pads 108, and the bonding wires 114a and 114b are a plurality of bondings. It is included in the wire 114.
  • the first insulating material 138 has a planar size larger than that of the semiconductor chip 106. As clearly shown in FIG. 14, the four sides of the first insulating material 138 are disposed outside the four sides of the semiconductor chip 106.
  • the second insulating material 152 is made of the same material as the second insulating material 142 shown in FIG. In the present embodiment, the second insulating material 152 covers approximately the lower half of the side surface 106 g of the semiconductor chip 106.
  • the number of bonding pads 108 and leads 105 is much more than that of the configuration shown in FIGS. 3 to 6, 8, 9, and 11. .
  • the plurality of leads 105 are arranged along the four sides of the mold resin 116 to near the two ends of each side.
  • FIG. 15 shows the lead 105 in an enlarged manner.
  • the lead 105 has a semi-elliptical portion 105 c and a slant portion 105 d.
  • the semi-elliptical portion 105 c penetrates from the position where the bonding wire 114 is bonded to the back surface of the mold resin 116.
  • the oblique portion 105 d extends in a direction parallel to the bonding wire 114 joined in plan view.
  • the oblique portion 105 d is formed in about half of the area from the position where the bonding wire 114 is bonded to the back surface of the mold resin 116. Therefore, when the semiconductor device 650 is observed from the back surface, only the semi-elliptic portion 105 c is visually recognized, and the oblique portion 105 d is hidden.
  • the semiconductor chip 106 can be suitably prevented from coming in contact with the island 102.
  • the bonding wire 114 in an attitude inclined with respect to the four sides of the semiconductor chip 106 and the mold resin 116 can be appropriately bonded.
  • the inclination of the bonding wire 114 tends to increase as the number of bonding pads 108 and leads 105 increases. Therefore, when the number of bonding pads 108 and the plurality of leads 105 is relatively large, the configuration of the semiconductor device 650 is effective.
  • a more specific configuration of the semiconductor chip 106 used for the semiconductor device 650 will be described below with reference to FIGS. 16 to 19.
  • the semiconductor chip 106 used for the semiconductor devices 100, 150, 200, 250, 300, 350, 400, 450, and 600 may be described here.
  • the plurality of bonding pads 108 provided on the semiconductor chip 106 function as a plurality of terminals shown in FIG. Specifically, terminals VIN and GND are provided on the input side, and terminals AVDD, VON, VOFF, VSS, HAVDD and VDD are provided on the output side.
  • terminals VIN and GND are provided on the input side
  • terminals AVDD, VON, VOFF, VSS, HAVDD and VDD are provided on the output side.
  • the potential of the terminal GND is set to 0 V
  • the potential of the terminal VIN is set to 12 V.
  • Each terminal on the output side is designed such that its potential is a predetermined magnitude relative to the potential of the terminal GND.
  • the potential of the terminal VOFF is ⁇ 10 V and the potential of the terminal VSS is ⁇ 7.5 V.
  • the terminal AVDD is 15 V
  • the terminal VON is 28 V
  • the terminal HAVDD is 7.5 V
  • the terminal VDD is 3.3 V.
  • the semiconductor chip 106 achieves the function of generating the potential of the terminal on the output side so as to be a negative voltage with respect to the potential of the terminal GND which is the reference potential, in a so-called one chip.
  • the semiconductor device 650 can also be used as a system power supply for controlling a power supply necessary for the liquid crystal display panel. Such power supplies have multiple positive voltages and multiple negative voltages. Note that the positive voltage can be generated by a charge pump method or a regulator method (such as a switching regulator or a series regulator).
  • capacitors C1 and C2 and switches SW1, SW2, SW3 and SW4 are disposed between the terminal VIN on the input side and the terminal VOFF on the output side, with the capacitor C1 interposed therebetween.
  • Contacts N1 and N2 are provided.
  • the switches SW1 and SW3 are closed and the switches SW2 and SW4 are open.
  • the potential of the contact N1 is higher than the potential of the contact N2 by the potential of the terminal VIN. That is, a potential difference between the terminal GND and the terminal VIN is applied to the capacitor C1.
  • the capacitor C1 is charged by the potential difference between the terminal GND and the terminal VIN.
  • the switches SW1 and SW3 are opened and the switches SW2 and SW4 are closed.
  • the potential of the contact N1 is set to 0 V similar to the terminal GND. Since the voltage applied to the capacitor C1 is maintained, the potential of the contact N2 is lower than the potential of the terminal GND by the potential of the terminal VIN. Therefore, the potential of the terminal VOFF is set to a negative potential whose absolute value is the same as that of the terminal VIN with respect to the potential of the terminal GND.
  • an n-type region 162 is formed on a p-type substrate 161.
  • FIG. 19 shows the PNP transistor structure in the semiconductor chip 106 as an example.
  • Two p-type regions 163 are formed so as to sandwich the n-type region 162.
  • a p-type region 164 is formed on the opposite side of the n-type region 162 from the p-type substrate 161.
  • An n-type region 165 is formed so as to be surrounded by the p-type region 164.
  • a terminal connected to the n-type region 162 functions as a so-called collector
  • a terminal connected to the p-type region 164 functions as a so-called base
  • a terminal connected to the n-type region 165 functions as a so-called emitter.
  • pn junctions that occur between p-type semiconductors and n-type semiconductors are formed everywhere, and this pn junction can constitute a parasitic element. If the potential of the terminal VOFF leading to the p-type substrate 161 is not set to the lowest potential, the above-described parasitic element operates unreasonably.
  • a semiconductor device 650 capable of enhancing the insulation performance between the semiconductor chip 106 and the island 102 is preferable.
  • FIG. 20 shows a modification of the semiconductor device 650 shown in FIGS.
  • the same parts as those shown in FIGS. 13 to 15 are denoted by the same reference numerals, and the detailed description will be omitted.
  • the semiconductor device 700 of the present modification includes four suspension leads 105 e and a plating layer 119.
  • the four suspension leads 105 e are connected to the four corners of the island 102 and extend toward the four corners of the mold resin 116.
  • the plated layer 119 is made of, for example, Ag, and includes four suspension leads 119a, an outer edge 119b, and a plurality of leads 119c.
  • Each suspension lead portion 119a is formed in the suspension lead 105e, and covers the suspension lead 105e over the entire length.
  • the outer edge portion 119 b is formed in a region surrounding a region of the island 102 in contact with the second insulating material 152.
  • the outer edge portion 119 b is in contact with the outer edge of the island 102, and the outer edge portion 119 b in this modification is in contact with the entire outer edge of the island 102.
  • the outer edge portion 119 b has a rectangular frame shape.
  • Each lead portion 119 c is formed in each lead 105.
  • Each lead portion 119c is formed in a portion near the oblique portion 105d and a oblique portion 105d in the semi-elliptic portion 105c shown in FIG.
  • the bonding wire 114 is connected to the lead 105 through the lead portion 119c.
  • a relatively clear contrast is produced by the exposed portion of the island 102 itself and the plating layer 119. Therefore, when manufacturing the semiconductor device 700, there is an advantage that it is easy to recognize the position and shape of the island 102 and the plurality of leads 105 in the image recognition process for mounting the semiconductor chip 106 and forming the bonding wire 114. .
  • the plating layer 119 with Ag, the contrast with the island 102 and the leads 105 made of Cu-Fe-P which is a Cu-based material, Fe 58% Ni 42% alloy which is an Fe-based material, etc. is enhanced. An effect can be expected.
  • FIG. 21 shows another modified example of the semiconductor device 650 shown in FIGS.
  • the same parts as those shown in FIGS. 13 to 15 and 20 are denoted by the same reference numerals, and the detailed description will be omitted.
  • the configuration of the outer edge portion 119 b of the plating layer 119 is different from that of the semiconductor device 700 described above.
  • the outer edge 119 b is formed of four elements formed at the four corners of the island 102.
  • the outer edge 119 b of such a configuration can be expressed as having spaced apart portions between the corners of the island 102.
  • FIG. 22 shows another modification of the semiconductor device 650 shown in FIGS.
  • the same parts as those shown in FIGS. 13 to 15 and FIGS. 20 and 21 are designated by the same reference numerals, and the detailed description will be omitted.
  • the plating layer 119 includes only the four suspension lead portions 119a and the plurality of lead portions 119c. Even in such a modification, a relatively clear contrast is produced by the exposed portion of the island 102 itself and the plating layer 119. Therefore, when manufacturing the semiconductor device 800, in the image recognition process for mounting the semiconductor chip 106 and forming the bonding wires 114, there is an advantage that the positions and shapes of the islands 102 and the plurality of leads 105 can be easily recognized. .
  • the first insulating material and the second insulating material may be configured by mixing two or more materials.
  • Elastic modulus and volume resistivity can be flexibly adjusted by mixing two or more materials.
  • the semiconductor chip is fixed on the island by the first insulating material and the second insulating material.
  • the semiconductor chip is firmly fixed on the island by the second insulating material having a higher dielectric breakdown voltage between the semiconductor chip and the island due to the cooperation of the insulating material and the elastic modulus higher than that of the first insulating material. It is possible to reduce product defects and the like that occur at the time of bonding.
  • the semiconductor chip and the island are isolated by a high dielectric breakdown voltage, minute leak current to the external substrate can be prevented even in a QFN package or the like in which the island is exposed to the outside. The possibility is high.

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Abstract

半導体装置１００は、半導体チップ１０６の他主面１０６ｂに固着された第１の絶縁材料１１０と、半導体チップ１０６の側面、第１の絶縁材料１１０、およびアイランド１０２に固着された第２の絶縁材料１１２とを有し、第１の絶縁材料１１０および第２の絶縁材料１１２を介して半導体チップ１０６をアイランド１０２上に固着している。第１の絶縁材料１１０により半導体チップ１０６とアイランド１０２の間に高い絶縁耐圧が確保されるとともに、第１の絶縁材料１１０よりも高い弾性率を有する第２の絶縁材料１１２により、半導体チップ１０６はアイランド１０２上に強固に固着される。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　従来、リードフレームのアイランド上に搭載された半導体チップ、およびこの半導体チップを覆うモールド樹脂を有する半導体装置が知られている。上記半導体装置は、ダイシング済の半導体チップを接着剤等を用いてアイランド上に固着するダイボンディング工程を経て製造される。
　ダイボンディング工程では、アイランドと半導体チップを電気的に接続させる場合と、アイランドと半導体チップを電気的に絶縁する場合と、に応じてそれぞれ異なる接着剤が用いられる。
　アイランドと半導体チップを電気的に接続させたい場合、例えば銀メッキされたアイランド上に銀ペーストを載せて、ここに半導体チップを軽く押しつけて接着する、または金メッキされたアイランドと半導体チップとの間に金テープの小片を挟み、金とシリコンとの共晶を作るなどの方法により、リードフレームのアイランドに半導体チップを固着する方法が用いられる。
　一方、アイランドと半導体チップを絶縁したい場合、アイランド上にアクリル系やエポキシ系等の樹脂からなる絶縁ペーストを載せて、ここに半導体チップを軽く押しつけて接着する、またはＤＡＦ（Ｄｉｅ　Ａｔｔａｃｈ　Ｆｉｌｍ）等の絶縁フィルムを用いてアイランドに半導体チップを固着する方法が用いられる。ＭＡＰ（Ｍｏｌｄ　Ａｒｒａｙ　Ｐａｃｋａｇｅ）、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ－ｌｅａｄｅｄ）パッケージ等アイランドが外部に露出するパッケージでは、アイランドと半導体チップを絶縁することで、外部基板へ電流がリークすることを防止できるとともに、高い放熱性を確保することができる。
　アイランドと半導体チップ間を絶縁することで、たとえばレベルシフタＩＣと電源ＩＣのように裏面電極の電位が異なる複数のチップを同一のアイランド上に搭載することが可能となる。複数のチップを同一アイランド上に搭載する方法としては、（１）アイランドの同一面上に複数のチップを搭載する方法、（２）アイランドの一主面と他主面にそれぞれチップを搭載する方法等が従来用いられている。
　しかしながら、アイランドと半導体チップ間を絶縁したい場合において、絶縁ペーストを用いる方法では、ダイボンディング時に半導体チップが傾いたり、絶縁ペースト中にボイドが発生することによりアイランドと半導体チップ間の電気的な絶縁強度が低下することがあった。
　また、絶縁フィルムを用いる方法では、ＤＡＦ用の装置が新たに必要となることに加え、半導体チップを個片化する際のダイシングで発生したチッピング屑が絶縁フィルムに貼り付き、アイランドと半導体チップ間の電気的な絶縁強度が低下することがあった。
　上記問題を解決するために、特許文献１には、半導体チップをアイランドに固着する際に絶縁ペーストと絶縁性フィルムを両方用いる技術的思想が開示されている。
　図２３は特許文献１の図２に示された半導体装置である。半導体装置９００は、半導体チップ９０２、絶縁性フィルム９０４、絶縁性接着剤９０６、アイランド９０８により構
成されている。
　かかる構成によれば、半導体チップ９０２とアイランド９０８の間に絶縁性フィルム９０４が介在しているため、仮に絶縁性接着剤９０６中にボイドが発生したとしても、半導体チップ９０２とアイランド９０８の間の電気的な絶縁強度は所定以上に保たれる。
特開平４－７２６号公報
　しかしながら、図２３に示した半導体装置９００において、絶縁性フィルム９０４の常温での弾性率は３０００ＭＰａ程度である。このため、半導体チップ９０２上にワイヤをボンディングする際にワイヤ圧着のためのエネルギーが、絶縁性フィルム９０４に吸収されてしまう。これは、品質低下の一因となっていた。また、アイランド９０８上に搭載する半導体チップ９０２のサイズが小さくなると、上記不具合の発生率が高まることが本願発明者によって見出された。
　本発明はこうした不具合を克服したものであって、半導体チップとアイランド間の高い絶縁性を確保しつつ、精度の高いワイヤボンディングを可能とするために、半導体チップをアイランド上により強固に固着した半導体装置およびその製造方法を提供することを目的とする。
　本発明の第１の側面によって提供される半導体装置は、アイランドと、第１の絶縁材料と、上記第１の絶縁材料よりも弾性率の高い第２の絶縁材料と、ボンディングパッドが形成された一主面、および上記一主面と反対側を向いており、かつ上記第１の絶縁材料および上記第２の絶縁材料を介して上記アイランド上に固着された他主面を有する半導体チップと、を備え、上記第２の絶縁材料は上記アイランドと上記半導体チップとの双方に接している。
　好ましい実施の形態においては、上記第１の絶縁材料は上記アイランド上に形成され、上記第２の絶縁材料は、上記他主面、上記一主面および上記他主面の双方につながる側面、上記第１の絶縁材料、ならびに上記アイランドと接して固着されている。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面外周のすべてを越えている。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている。
　好ましい実施の形態においては、上記第２の絶縁材料は、絶縁ペーストである。
　好ましい実施の形態においては、上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である。
　好ましい実施の形態においては、上記第１の絶縁材料の弾性率は、１０００ＭＰａ以上、５０００ＭＰａ以下である。
　好ましい実施の形態においては、上記アイランドの一部は、半導体装置の外部に露出している。
　好ましい実施の形態においては、上記アイランドは、吊りリードで支持されている。
　好ましい実施の形態においては、上記半導体装置はさらに、上記他主面に固着された第３の絶縁材料を備える。
　好ましい実施の形態においては、上記第１の絶縁材料の体積抵抗率は、１０００ＧΩ・ｃｍ以上である。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面外周を越えないように上記アイランド上に固着されている。
　好ましい実施の形態においては、上記他主面は、４辺形を呈し、
　上記第１の絶縁材料は、上記他主面における対向する２辺から越えないように上記アイランド上に固着されている。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面中心部と対向する上記アイランド上にて交差する十字型をなしており、かつ上記アイランドに固着されている。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記アイランド上における上記他主面と対向する領域に離散配置された複数の小片に分割されている。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記アイランドまで達する貫通孔を有する。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面を覆っており、上記第２の絶縁材料は、上記一主面および上記他主面につながる側面、上記第１の絶縁材料、および上記アイランドと接して固着されている。
　好ましい実施の形態においては、上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている。
　好ましい実施の形態においては、上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である。
　好ましい実施の形態においては、上記第２の絶縁材料は、絶縁ペーストである。
　好ましい実施の形態においては、上記アイランドのうち上記第２の絶縁材料が接する領域を囲む領域に形成され、かつ上記アイランドの外縁の少なくとも一部に達する外縁部を含むメッキ層をさらに備える。
　好ましい実施の形態においては、上記外縁部は、上記アイランドの上記外縁のすべてに達する枠状である。
　好ましい実施の形態においては、上記アイランドは、矩形状であり、上記外縁部は、上記アイランドの四隅に接し、かつ各隅どうしのあいだに離間した部分を有する。
　好ましい実施の形態においては、上記アイランドを支持する吊りリードをさらに備えており、上記メッキ層は、上記吊りリードに形成された吊りリード部をさらに含む。
　好ましい実施の形態においては、上記メッキ層は、Ａｕからなる。
　好ましい実施の形態においては、上記半導体チップに導通する入力リード、出力リード、およびグランドリードをさらに備えており、上記半導体チップは、上記グランドリードにグランド電位に接続され、上記入力リードに正電圧が印加された状態で、上記出力リードを上記グランド電位に対して負電位に設定しうる。
　好ましい実施の形態においては、基準電位に対する負電圧を生成する負電圧生成回路を備える。
　好ましい実施の形態においては、上記基準電圧に対して複数の正電圧を生成するシステム電源として構成されている。
　本発明の第２の側面によって提供される半導体装置の製造方法は、半導体ウェハの一主面に素子およびボンディングパッドを形成する工程、上記半導体ウェハの上記一主面と反対側を向く他主面に第１の絶縁材料を固着する工程、上記半導体ウェハを個々の半導体チップにダイシングする工程、上記半導体チップを第２の絶縁材料を介してリードフレームのアイランド上に固着する工程、上記ボンディングパッドと上記リードフレームのインナーリードとをワイヤボンディングする工程、上記半導体チップおよび上記リードフレームをモールディングする工程、を備える。
　好ましい実施の形態においては、上記第１の絶縁材料は、スピンコートによって上記半導体ウェハの他主面にコーティングされる。
本発明の第１の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第２の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第２の実施形態にかかる半導体装置を一主面側から見た平面図である。 本発明の第２の実施形態にかかる半導体装置の第１の変形例を示す平面図である。 本発明の第２の実施形態にかかる半導体装置の第２の変形例を示す平面図である。 本発明の第２の実施形態にかかる半導体装置の第３の変形例を示す平面図である。 本発明の第３の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第３の実施形態にかかる半導体装置を一主面側から見た平面図である。 本発明の第３の実施形態にかかる半導体装置の変形例を示す平面図である。 本発明の第３の実施形態にかかる半導体装置の別の変形例を示す図である。 図１０に示す半導体装置を一主面側から見た平面図である。 本発明の第４の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第５の実施形態にかかる半導体装置を示す断面模式図である。 図１３に示す半導体装置を一主面側から見た平面図である。 図１３に示す半導体装置のリードを示す要部拡大斜視図である。 本発明に係る半導体装置に用いられる半導体チップを示す概略構成図である。 図１６の半導体チップの機能を説明するための概略回路図である。 図１６の半導体チップの機能を説明するための概略回路図である。 図１６の半導体チップの内部構造を説明するための概略断面図である。 本発明の第５の実施形態にかかる半導体装置の変形例を示す平面図である。 本発明の第５の実施形態にかかる半導体装置の変形例を示す平面図である。 本発明の第５の実施形態にかかる半導体装置の変形例を示す平面図である。 従来の半導体装置を示す図である。
　（第１の実施形態）
　図１に本発明の第１の実施形態にかかる半導体装置を示す。半導体装置１００はアイランド１０２、リード１０４ａ，１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１１０、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
　アイランド１０２は、ダイボンディング工程により半導体チップ１０６を搭載するためのいわゆるダイパッド部であり、通常はリード１０４ａ、１０４ｂと同じ材質が用いられる。アイランド１０２およびリード１０４ａ、１０４ｂの材質としては、Ｃｕ系素材であるＣｕ－Ｆｅ－Ｐや、Ｆｅ系素材であるＦｅ５８％Ｎｉ４２％合金等が用いられる。アイランド１０２の裏面は、放熱性を高めることを目的として、図示しない外部基板に実装するために露出させている。
　リード１０４ａ，１０４ｂはボンディングパッド１０８ａ、１０８ｂと電気的に接続され、外部基板と接続する際の接続端子として利用される。図１はいわゆるＱＦＮとなっており、アウターリードが存在しない構成となっているが、本願発明はＱＦＮに限らず、ＳＯＰ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｐａｃｋａｇｅ）、ＳＯＪ（Ｓｍａｌｌ　Ｏｕｔｌｉｎｅ　Ｊ－ｌｅａｄｅｄ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＬＣＣ（Ｌｅａｄｅｄ　Ｃｈｉｐ　Ｃａｒｒｉｅｒ）、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＴＣＰ（Ｔａｐｅ　Ｃａｒｒｉｅｒ　Ｐａｃｋａｇｅ）、ＣＳＰ（Ｃｈｉｐ　Ｓｉｚｅ　Ｐａｃｋａｇｅ）、ＭＡＰ（Ｍｏｌｄ　Ａｒｒａｙ　Ｐａｃｋａｇｅ）等、種々のパッケージ構成において適用可能である。
　なお、図１において、アイランド１０２は図示しない吊りリードによって支持されている。また、吊りリードと他の吊りリードの間にはインナーリードが所定の間隔をもって配置される。
　半導体チップ１０６の一主面１０６ａ上には、ボンディングパッド１０８ａ、１０８ｂが形成されている。半導体チップ１０６の内部には、トランジスタ、ダイオード、抵抗等の素子からなる集積回路が形成されている。アイランド１０２と対向する他主面１０６ｂには、第１の絶縁材料１１０が固着されている。
　ボンディングパッド１０８ａ、１０８ｂは、半導体チップ１０６の内部に形成された集積回路に接続されており、ボンディングワイヤ１１４ａ、１１４ｂにより、リード１０４ａ、１０４ｂと接続される。ボンディングパッド１０８ａ、１０８ｂの材質としては、Ａｌ、Ｃｕ等が用いられ、ボンディングワイヤ１１４ａ、１１４ｂの素材としては、Ａｕ、Ｃｕ、Ａｌ等が用いられる。
　半導体チップ１０６は、第１の絶縁材料１１０および第２の絶縁材料１１２によってアイランド１０２上に固着されている。第１の実施形態において、第１の絶縁材料１１０としては、ポリアミドイミド、ポリイミド、アルミナ、セラミックス等が用いられる。第１の絶縁材料１１０は、絶縁フィルムとしてダイシング前の半導体ウェハの他主面１０６ｂ、すなわちボンディングパッド１０８ａ、１０８ｂが形成されていない面に接着されるか、液状の樹脂をスピンコートすることによって、半導体ウェハの他主面１０６ｂに塗布される。スピンコートによって第１の絶縁材料１１０を塗布する場合、ＣＳＰで一般的に用いられる裏面コート用の樹脂を第１の絶縁材料１１０として利用することができる。
　第１の絶縁材料１１０は、絶縁フィルムの接着またはスピンコートによって半導体チップ１０６の他主面１０６ｂに固着される。このため、いわゆる絶縁ペーストを用いる場合と比較して、第１の絶縁材料１１０の内部にボイドが発生する可能性が低い。したがって、絶縁性能を高めることが可能である。たとえば、ポリイミド系樹脂を用いた場合２０μｍの厚さで８００Ｖ程度の絶縁耐圧を得る事が可能である。必要となる絶縁耐圧に応じて、第１の絶縁材料１１０の厚さは適宜調節すればよいが、半導体装置全体のサイズを大きくすることなく、高い絶縁耐圧を得るために、第１の絶縁材料１１０の厚さは５μｍ以上５０μｍ以下とすることが望ましい。さらに好ましくは第１の絶縁材料１１０の厚さは１０μｍ以上２５μｍ以下とすることが望ましい。
　また、第１の絶縁材料１１０は、熱応力による半導体チップ１０６の他主面１０６ｂのクラックを防止するとともに、高い絶縁耐圧および接着性を維持するために、常温での弾
性率が１０００ＭＰａ以上５０００ＭＰａ以下であることが望ましい。第１の絶縁材料１１０の弾性率は、絶縁材料の乾燥温度や乾燥時間等を調整することで行うことができる。さらに、半導体チップ１０６とアイランド１０２との間の絶縁耐圧を確保するために、第１の絶縁材料１１０は、１０００ＧΩ・ｃｍ以上の体積抵抗率を有することが望ましい。
　第１の実施形態において、第２の絶縁材料１１２としては、アクリル系樹脂、シリコン系樹脂、エポキシ系樹脂、ポリイミド系樹脂等が用いられる。第２の絶縁材料１１２は、絶縁ペーストとして、半導体チップ１０６とアイランド１０２の間を接着する。
　他主面１０６ｂに第１の絶縁材料１１０が固着された半導体チップ１０６は、ダイボンダによって、アイランド１０２上に塗布されたペースト状の第２の絶縁材料１１２の上にボンディングされる。このとき、半導体チップ１０６が傾いたとしても、半導体チップ１０６の他主面１０６ｂには第１の絶縁材料１１０が固着されているため、半導体チップ１０６とアイランド１０２の間には必ず第１の絶縁材料１１０が介在する。これにより、半導体チップ１０６とアイランド１０２の間の絶縁耐圧が確保される。
　また、第２の絶縁材料１１２は、ダイボンディング時にはペースト状であるため内部にボイドが発生する可能性がある。しかしながら、半導体チップ１０６の他主面１０６ｂに固着された第１の絶縁材料１１０によって、ボイドが半導体チップ１０６まで達することが防止される。したがって、たとえ第２の絶縁材料１１２にボイドが発生したとしても、半導体チップ１０６とアイランド１０２の間の絶縁耐圧は確保される。
　第２の絶縁材料１１２の常温での弾性率は、第２の絶縁材料１１２のクラックを防止しつつ、高い接着性を確保するために、３０００ＭＰａ以上１００００ＭＰａ以下とすることが望ましい。弾性率が３０００ＭＰａ未満であると、接着力が低下し、弾性率が１００００ＭＰａを超えると、クラックが入りやすくなる。第２の絶縁材料１１２は、半導体チップ１０６をアイランド１０２に強固に固着するために、高い弾性率が必要である。これに対し、第１の絶縁材料１１０は、半導体チップ１０６の他主面１０６ｂにかかる熱応力を緩和するために、第２の絶縁材料１１２と比較して低い弾性率を有する材料を用いることが望ましい。第２の絶縁材料１１２は、アイランド１０２、第１の絶縁材料１１０、および半導体チップ１０６の側面と接した状態で熱硬化処理が施されるため、半導体チップ１０６がアイランド１０２に強固に固着される。第２の絶縁材料１１２の弾性率は、絶縁材料の乾燥温度や乾燥時間等を変化させることで調整することができる。
　半導体チップ１０６がアイランド１０２上に強固に固着されるために、半導体チップ１０６は第２の絶縁材料１１２中に半分以上埋没することが望ましい。また、より望ましくは、図１に示すように、第２の絶縁材料１１２が半導体チップ１０６の側面上端１０６ｓまで達するように半導体チップ１０６をダイボンディングする。これによって、半導体チップ１０６の固着力を高めることができる。また、ボンディングワイヤ１１４ａ、１１４ｂと半導体チップ１０６の側面が仮に接触しても、両者の電気的ショートを防止することができる。
半導体チップ１０６のダイボンディングおよびボンディングワイヤ１１４ａ、１１４ｂのワイヤボンディング後、半導体チップ１０６を湿度や温度、機械的圧力等の外部ストレスから保護するために、モールド樹脂１１６によって半導体チップ１０６に樹脂封止が施される。モールド樹脂１１６としては、エポキシ系樹脂、フェノール系樹脂、不飽和ポリエステル系樹脂、ポリウレタン系樹脂、シリコン系樹脂、ポリイミド系樹脂等、種々の材料を用いることができる。ただし、モールド樹脂１１６と第２の絶縁材料１１２の熱膨張率はほぼ同じ大きさとなることが望ましい。たとえば、第２の絶縁材料１１２としてポリイミド系樹脂を用いた場合、モールド樹脂１１６にもポリイミド系樹脂を用いることが望ましい。
　かかる構成によれば、半導体チップ１０６が第１の絶縁材料１１０および第２の絶縁材料１１２を介してアイランド１０２上に固着されているため、半導体チップ１０６とアイランド１０２の間で高い絶縁耐圧を確保できるとともに、弾性率の高い第２の絶縁材料１１２によって半導体チップ１０６をアイランド１０２上に強固に固着することが可能である。そのため、たとえばワイヤボンディング時に、位置決め精度の高いボンディングを行うことが可能となる。
　また、かかる構成によれば半導体チップ１０６とアイランド１０２とは２種類の絶縁材料で絶縁されているので、吊りリードとインナーリードとが仮に電気的に短絡するという不具合に陥ったとしても、吊りリードで支持されるアイランド１０２と当該インナーリードとの電気的事故を防止することができる。
　また、第１の絶縁材料１１０は半導体チップ１０６と第２の絶縁材料１１２との熱膨張係数の違いにより生ずる応力を緩和し、半導体チップ１０６のクラックを防止する効果も有する。
　（第２の実施形態）
　図２に、本発明の第２の実施形態にかかる半導体装置を示す。図１に示す構成と同じ個所には同一の符号を付し、詳しい説明は省略する。半導体装置１５０は、第１の絶縁材料１１８を半導体チップ１０６側に固着するのではなく、アイランド１０２上に固着させた点において図１と異なる。
　半導体装置１５０は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１１８、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
　半導体チップ１０６は、第１の絶縁材料１１８および第２の絶縁材料１１２によってアイランド１０２上に固着されている。第２の実施形態において、第１の絶縁材料１１８としては、ポリアミドイミド、ポリイミド、アルミナ、セラミックス等が用いられる。第１の絶縁材料１１８は、絶縁フィルムとしてアイランド１０２上に固着される。
　第１の絶縁材料１１８は、絶縁フィルムとしてアイランド１０２上に固着される。このため、いわゆる絶縁ペーストを用いる場合と比較して、第１の絶縁材料１１８の内部にボイドが発生する可能性が低い。したがって、第１の絶縁材料１１８の絶縁性能を高めることが可能である。たとえば、ポリイミド系樹脂を用いた場合２０μｍの厚さで８００Ｖ程度の絶縁耐圧を得る事が可能である。必要となる絶縁耐圧に応じて、第１の絶縁材料１１８の厚さは適宜調節すればよいが、半導体装置全体の大きさを大きくすることなく、高い絶縁耐圧を得るために、第１の絶縁材料１１８の厚さは５μｍ以上５０μｍ以下とすることが望ましい。なお、５μｍ未満では絶縁耐圧が低下し５０μｍを超えると固着性が低下すると共にボイドの発生も増加する。また、半導体チップ１０６の傾きも増加する。
　第２の実施形態における、第２の絶縁材料１１２の材料および形状については、第１の実施形態と同様である。
　第２の絶縁材料１１２は、ダイボンディング時にはＢステージ、すなわちペースト状であるため内部にボイドが発生する可能性がある。しかしながら、アイランド１０２上に固着された第１の絶縁材料１１８によって、半導体チップ１０６とアイランド１０２の間の絶縁が保たれる。このため、たとえ第２の絶縁材料１１２にボイドが発生したとしても、半導体チップ１０６とアイランド１０２の間の絶縁耐圧は所定以上の大きさを確保することができる。
　第２の絶縁材料１１２の常温での弾性率は、第２の絶縁材料１１２のクラックを防止しつつ、高い接着性を確保するために、３０００ＭＰａ以上１００００ＭＰａ以下とすることが望ましい。弾性率が３０００ＭＰａ未満であると接着性が低下し、弾性率が１００００ＭＰａを超えるとクラックが入りやすくなる。また、第２の絶縁材料１１２は、半導体チップ１０６をアイランド１０２に強固に固着するために、第１の絶縁材料１１８よりも高い弾性率を有することが望ましい。第２の絶縁材料１１２は、アイランド１０２、第１の絶縁材料１１８、および半導体チップ１０６の側面および他主面１０６ｂと接した状態で熱硬化処理が施される。このため、第２の絶縁材料１１２によって半導体チップ１０６がアイランド１０２に強固に固着される。第２の絶縁材料１１２の弾性率は、絶縁材料の乾燥温度や乾燥時間等を変化させることで調整することができる。
　半導体チップ１０６がアイランド１０２上に強固に固着されるためには、半導体チップ１０６は第２の絶縁材料１１２中に半分以上埋没することが望ましい。また、より望ましくは、図２に示すように、第２の絶縁材料１１２が半導体チップ１０６の側面上端１０６ｓまで達するように、半導体チップ１０６をダイボンディングすることが望ましい。
　さらに、アイランド１０２と第２の絶縁材料１１２がより強固に固着されるために、アイランド１０２と、第２の絶縁材料１１２の固着面積を増やすことがより望ましい。たとえば、第１の絶縁材料１１８の幅Ｗ１を半導体チップ１０６の幅Ｗ２よりも小さくすることによって、アイランド１０２と第２の絶縁材料１１２の固着面積を増やすことができる。
　アイランド１０２と第２の絶縁材料１１２の固着面積を増やすためには、（１）第１の絶縁材料１１８が半導体チップ１０６の他主面１０６ｂ外周を越えない大きさとする、（２）第１の絶縁材料１１８が半導体チップ１０６の他主面１０６ｂにおいて対向する２辺を越えない形状とする、（３）第１の絶縁材料１１８を上面視で半導体チップ１０６の他主面１０６ｂ中心部で交差する十字型とする、等の方法が考えられる。
　図３は、図２に示した半導体装置１５０の平面図である。ただし、説明の都合上、モールド樹脂１１６は透視するものとし、モールド樹脂１１６の外周については枠（点線）１１６ａにて示す。
　半導体装置１５０は、アイランド１０２、複数のリード１０４、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１１８、第２の絶縁材料１１２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図２に示したリード１０４ａ、１０４ｂは、複数のリード１０４に含まれており、ボンディングパッド１０８ａ、１０８ｂは、複数のボンディングパッド１０８に含まれており、ボンディングワイヤ１１４ａ，１１４ｂは、複数のボンディングワイヤ１１４に含まれている。
　半導体チップ１０６は、一主面１０６ａ上に並んだボンディングパッド１０８、およびボンディングワイヤ１１４を介して、モールド樹脂１１６の外周付近に並んだリード１０４と電気的に接続されている。
　第１の絶縁材料１１８は、半導体チップ１０６の外周を越えない大きさでアイランド１０２上に固着されている。ワイヤボンディング時のボンディングエネルギーが第１の絶縁材料１１８に吸収されてしまうことを防止するために、第１の絶縁材料１１８は、ボンディングパッド１０８の直下を避けて固着させることがより望ましい。すなわち、図３に示すように、ボンディングパッド１０８が半導体チップ１０６の一主面１０６ａの外周近傍に設けられている場合には、第１の絶縁材料１１８は、半導体チップ１０６の他主面１０６ｂ中心部を含み、ボンディングパッド１０８が設けられている領域へ達しない範囲のアイランド１０２上に設けられることが望ましい。
　かかる構成によれば、半導体チップ１０６が第１の絶縁材料１１８および第２の絶縁材料１１２を介してアイランド１０２上に固着されているため、半導体チップ１０６とアイランド１０２の間で高い絶縁耐圧を確保できる。また、弾性率が高い第２の絶縁材料１１２によって、半導体チップ１０６をアイランド１０２上に強固に固着することが可能である。このため、たとえばワイヤボンディング時に、精度の高いボンディングを行うことが可能となる。
　図４は、図３に示した半導体装置１５０の変形例である。図３に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置２００は、第１の絶縁材料１２０の形状を、半導体チップ１０６の他主面１０６ｂにおける対向する２辺１０６ｃ、１０６ｄから越えない形状とした点が図３と異なる。すなわち、第１の絶縁材料１２０は、２辺１０６ｃ、１０６ｄの内部に納まるように構成されており、２辺１０６ｅ、１０６ｆからは突出している。
　半導体装置２００は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２０、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
　かかる構成によれば、図３に示した半導体装置１５０が有する効果に加え、半導体チップ１０６が第１の絶縁材料１２０の長辺方向に傾いた場合であっても半導体チップ１０６とアイランド１０２の接触を防止することが可能であり、半導体チップ１０６とアイランド１０２の間の絶縁を確保することができる。
　図５は、図３に示した半導体装置１５０の別の変形例である。図３に示した構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置２５０は、第１の絶縁材料１２２の形状が半導体チップ１０６の他主面１０６ｂ中心部と対向するアイランド１０２上にて交差する十字型をなしている点が図３に示した構成とは異なる。
　半導体装置２５０は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２２、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
　かかる構成によれば、図３に示した半導体装置１５０と比較して、半導体チップ１０６が傾いた場合であっても半導体チップ１０６とアイランド１０２の接触を防止することが可能であり、半導体チップ１０６とアイランド１０２の間の絶縁を確保することができる。
　図６は、図３に示した半導体装置１５０のさらに別の変形例である。図３に示した構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置３００は、第１の絶縁材料１２４が半導体チップ１０６の他主面１０６ｂにおける対角線近傍と対向するアイランド１０２上に形成されている点が図３と異なる。
　半導体装置３００は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２４、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
　かかる構成によれば、図５に示した半導体装置２５０と比較して、半導体チップ１０６の対角線方向の傾きに対しても半導体チップ１０６とアイランド１０２の接触を防止することができ、より安定したダイボンディングが可能となる。
　（第３の実施形態）
　図７に、本発明の第３の実施形態にかかる半導体装置を示す。半導体装置３５０は、第１の絶縁材料１２６がアイランド１０２上に離散配置された複数の小片に分割されている点が、図２に示した構成と異なる。図２と同じ個所には同一の符号を付し、詳しい説明は省略する。
　半導体装置３５０は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１２６、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
　半導体チップ１０６は、第１の絶縁材料１２６および第２の絶縁材料１１２によってアイランド１０２上に固着されている。第３の実施形態における、第１の絶縁材料１２６および第２の絶縁材料１１２については第２の実施形態における第１の絶縁材料１１８および第２の絶縁材料１１２と材料および製造方法は同様である。
　図８は、図７に示した半導体装置３５０の平面図である。図７と同じ個所には同一の符号を付し、詳細な説明については省略する。ただし、説明の都合上、モールド樹脂１１６は透視するものとし、モールド樹脂１１６の外周については枠（点線）１１６ａにて示す。
　半導体装置３５０は、アイランド１０２、複数のリード１０４、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１２６、第２の絶縁材料１１２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図７に示したリード１０４ａ、１０４ｂは、複数のリード１０４に含まれており、ボンディングパッド１０８ａ、１０８ｂは、複数のボンディングパッド１０８に含まれており、ボンディングワイヤ１１４ａ，１１４ｂは、複数のボンディングワイヤ１１４に含まれている。
　半導体チップ１０６は、一主面１０６ａ上に並んだボンディングパッド１０８、およびボンディングワイヤ１１４を介して、モールド樹脂１１６の外周付近に並んだリード１０４と電気的に接続されている。
　かかる構成によれば、図２、図３に示した半導体装置１５０が有する効果に加え、半導体チップ１０６が傾いた場合であっても半導体チップ１０６とアイランド１０２の接触を防止することができ、半導体チップ１０６とアイランド１０２の間の絶縁を確保することができる。また、図３と比較して、第２の絶縁材料１１２とアイランド１０２の固着面積を増やすことができる。これにより、半導体チップ１０６がアイランド１０２上に強固に固着され、より精度の高いワイヤボンディングが可能となる。なお、第１の絶縁材料１２６は複数の小片に分割されているため、複数の空隙部が形成される。このために、第２の絶縁材料１１２に仮にボイドが発生しても、このボイドは該空隙部に閉じこめることができる。
　図９は、図８に示した半導体装置３５０の別の変形例である。図８に示した構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置４００は、半導体チップ１０６の他主面１０６ｂにおける頂点近傍と対向するアイランド１０２上に第１の絶縁材料１２８を形成した点が図８に示した構成と異なる。頂点近傍とは頂点を含み、頂点からの距離が他主面１０６ｂの一辺の４分の１の長さを超えない範囲である。
　半導体装置４００は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２８、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
　かかる構成によっても、図８に示した半導体装置３５０が有する効果を得ることができる。また、半導体チップ１０６の他主面１０６ｂの外周と対向するアイランド１０２上に、第１の絶縁材料１２８が固着されていることにより、半導体チップ１０６が傾いた場合には、半導体チップ１０６とアイランド１０２との接触を防止することができる。したがって、ダイボンディング時に半導体チップ１０６が傾いた場合であっても、半導体チップ１０６とアイランド１０２の間の絶縁を適切に確保することができる。
　第３の実施形態として、第２の絶縁材料１１２とアイランド１０２との固着面積を増やすために、第１の絶縁材料をアイランド１０２上に複数分割して固着した半導体装置について説明した。第１の絶縁材料は必ずしも複数の小片に分割する必要は無く、たとえば図１０、図１１に示すように第１の絶縁材料１３０にアイランド１０２まで達する孔１３２を設けることによって第２の絶縁材料１１２とアイランド１０２との固着面積を増やすこともできる。
　図１０は、図７に示した半導体装置３５０の別の変形例を示している。図７に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置４５０は、第１の絶縁材料１３０を複数の小片に分割する代わりに、第１の絶縁材料１３０にアイランド１０２まで達する孔１３２を設けた点について図７に示された構成と異なる。第１の絶縁材料１３０に孔１３２を設けた場合も、それらを複数の小片に分割した場合と同様の効果が得られる。
　半導体装置４５０は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１３０、第１の絶縁材料１３０に設けられた孔１３２、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
　図１１は、図１０に示した半導体装置４５０の平面図である。図１０と同じ個所には同一の符号を付し、詳細な説明については省略する。ただし、説明の都合上、モールド樹脂１１６は透視するものとし、モールド樹脂１１６の外周については枠（点線）１１６ａにて示す。
　半導体装置４５０はアイランド１０２、複数のリード１０４、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１３０、孔１３２、第２の絶縁材料１１２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図１０に示されたリード１０４ａ、１０４ｂは、複数のリード１０４に含まれる。
　かかる構成によれば、第２の絶縁材料１１２が第１の絶縁材料１３０に設けられた孔１３２を通過してアイランド１０２と固着する。このため、第２の絶縁材料１１２とアイランド１０２との固着面積が広くなる。したがって、半導体チップ１０６がアイランド１０２上に強固に固着されることとなり、より精度の高いワイヤボンディングが可能となる。また、図１１に示した半導体装置４５０において孔１３２を複数設けてもよい。
　（第４の実施形態）
　図１２に本発明の第４の実施形態にかかる半導体装置を示す。半導体装置６００においては、第１の絶縁材料１３８がアイランド１０２上に固着されている。また、半導体チップ１０６の他主面１０６ｂに第３の絶縁材料１４０が固着されている。さらに、第２の絶縁材料１４２によって、半導体チップ１０６とアイランド１０２が固着されている。半導体装置６００は、これらの点において、図１に示された構成と異なる。図１と同じ個所には同一の符号を付し、詳しい説明は省略する。
　半導体装置６００は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１３８、第２の絶縁材料１４２、第３の絶縁材料１４０、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
　半導体チップ１０６は、第１の絶縁材料１３８、第２の絶縁材料１４２、および第３の絶縁材料１４０によってアイランド１０２上に固着されている。第４の実施形態において、第１の絶縁材料１３８、および第２の絶縁材料１４２については、図２に示した第２の実施形態における第１の絶縁材料１１８および第２の絶縁材料１１２と材料および特性について同様である。
　第３の絶縁材料１４０については、図１に示した第１の実施形態における第１の絶縁材料１１０と材料および特性について同様である。
　かかる構成によれば、半導体チップ１０６は、第１の絶縁材料１３８、第２の絶縁材料１４２、および第３の絶縁材料１４０を介してアイランド１０２上に固着されるため、図１に示した半導体装置１００が有する効果に加え、半導体チップ１０６とアイランド１０２の間をより高い絶縁耐圧をもって絶縁することができる。
　（第５の実施形態）
　図１３および図１４に、本発明の第５の実施形態にかかる半導体装置を示す。半導体装置６５０は、第３の絶縁材料１４０を備えない点と、第２の絶縁材料１５２およびリード１０５の構成が、図１２に示した構成と異なる。図１２と同じ個所には同一の符号を付し、詳しい説明は省略する。
　半導体装置６５０は、アイランド１０２、複数のリード１０５、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１３８、第２の絶縁材料１５２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図１３に示すリード１０５ａ，１０５ｂは、複数のリード１０５に含まれており、ボンディングパッド１０８ａ，１０８ｂは、複数のボンディングパッド１０８に含まれており、ボンディングワイヤ１１４ａ，１１４ｂは、複数のボンディングワイヤ１１４に含まれている。
　第１の絶縁材料１３８は、平面視寸法が半導体チップ１０６よりも大である。図１４に良く表れているように、第１の絶縁材料１３８の四辺は、半導体チップ１０６の四辺を越えて外側に配置されている。第２の絶縁材料１５２は、図１２に示した第２の絶縁材料１４２と同様の材質からなる。本実施形態においては、第２の絶縁材料１５２は、半導体チップ１０６の側面１０６ｇのおよそ下半分を覆っている。
　図１４に示すように、半導体装置６５０においては、図３～６、図８、図９、図１１に示された構成と比べて複数のボンディングパッド１０８および複数のリード１０５の個数が格段に多い。複数のリード１０５は、モールド樹脂１１６の四辺に沿って、各辺の両端近くまで配置されている。図１５は、リード１０５を拡大して示している。本図から理解されるとおり、リード１０５は、半楕円部１０５ｃおよび斜行部１０５ｄを有している。半楕円部１０５ｃは、ボンディングワイヤ１１４がボンディングされる位置からモールド樹脂１１６の裏面まで貫通している。斜行部１０５ｄは、平面視において接合されるボンディングワイヤ１１４に対して平行な向きに延びている。斜行部１０５ｄは、ボンディングワイヤ１１４がボンディングされる位置からモールド樹脂１１６の裏面までの領域のうち、およそ半分程度の領域に形成されている。このため、半導体装置６５０を裏面から観察すると、リード１０５は、半楕円部１０５ｃのみが視認され、斜行部１０５ｄは隠れている。
　かかる構成によれば、半導体チップ１０６が傾いたとしても、半導体チップ１０６の四辺のいずれかが、第１の絶縁材料１３８によって支えられる。このため、半導体チップ１０６がアイランド１０２に不当に接してしまうことを好適に防止することができる。
　リード１０５が斜行部１０５ｄを有することにより、半導体チップ１０６やモールド樹脂１１６の四辺に対して傾いた姿勢となるボンディングワイヤ１１４を適切にボンディングすることができる。また、あるリード１０５にボンディングされるボンディングワイヤ１１４が、このリード１０５の隣に位置するリード１０５に接してしまうことを回避することができる。ボンディングワイヤ１１４の傾きは、複数のボンディングパッド１０８および複数のリード１０５の個数が多いほど大となりやすい。このため、複数のボンディングパッド１０８および複数のリード１０５の個数が比較的多い場合に、半導体装置６５０の構成が有効である。
　半導体装置６５０に用いられる半導体チップ１０６のより具体的な構成について、図１６～図１９を参照しつつ、以下に説明する。なお、半導体装置１００、１５０、２００、２５０、３００、３５０、４００、４５０、６００に用いられた半導体チップ１０６をここに説明する構成としてもよい。
　半導体チップ１０６に備えられた複数のボンディングパッド１０８は、図１６に示す複数の端子として機能する。具体的には、入力側に端子ＶＩＮ，ＧＮＤがあり、出力側に端子ＡＶＤＤ，ＶＯＮ，ＶＯＦＦ，ＶＳＳ，ＨＡＶＤＤ，ＶＤＤがある。たとえば、入力側の条件として、端子ＧＮＤの電位が０Ｖ、端子ＶＩＮの電位が１２Ｖに設定される。出力側の各端子は、それぞれの電位が端子ＧＮＤの電位に対して所定の大きさとなるように設計されている。特に、端子ＶＯＦＦの電位は－１０Ｖであり、端子ＶＳＳの電位は－７．５Ｖである。また、一例として、端子ＡＶＤＤは１５Ｖ、端子ＶＯＮは２８Ｖ、端子ＨＡＶＤＤは７．５Ｖ、端子ＶＤＤは３．３Ｖである。このように、半導体チップ１０６は、基準電位である端子ＧＮＤの電位に対して負電圧となるように出力側の端子の電位を生成するという機能を、いわゆるワンチップで達成している。半導体装置６５０を、液晶表示パネルに必要な電源を制御するシステム電源として用いることもできる。このような電源は、複数の正電圧および複数の負電圧を有する。なお、正電圧は、チャージポンプ方式や、レギュレータ方式（スイッチングレギュレータやシリーズレギュレータなど）のような方式で生成できる。
　半導体チップ１０６において端子ＶＯＦＦの電位を負電圧に設定する手順を例にして、図１７および図１８を参照して説明する。まず、図１７に示すように、入力側の端子ＶＩＮと出力側の端子ＶＯＦＦとの間には、コンデンサＣ１，Ｃ２、スイッチＳＷ１,ＳＷ２，ＳＷ３，ＳＷ４が配置されており、コンデンサＣ１を挟んで接点Ｎ１，Ｎ２が設けられている。本図に示された状態は、スイッチＳＷ１，ＳＷ３が閉じており、スイッチＳＷ２，ＳＷ４が開いている。この状態においては、接点Ｎ１の電位は、接点Ｎ２の電位よりも端子ＶＩＮの電位分だけ高くなる。すなわち、端子ＧＮＤと端子ＶＩＮとの電位差がコンデンサＣ１に印加される。これにより、コンデンサＣ１は、端子ＧＮＤと端子ＶＩＮとの電位差で帯電する。次に、図１８に示すように、スイッチＳＷ１，ＳＷ３を開き、スイッチＳＷ２，ＳＷ４を閉じる。すると、接点Ｎ１の電位が端子ＧＮＤと同様の０Ｖに設定される。コンデンサＣ１に印加された電圧は、維持されたままであるため、接点Ｎ２の電位が端子ＧＮＤの電位に対して端子ＶＩＮの電位分だけ低い電圧になる。したがって、端子ＶＯＦＦの電位は、端子ＧＮＤの電位に対して、絶対値が端子ＶＩＮと同じである負の電位に設定される。
　端子ＧＮＤの電位に対して負電圧となるとなるように出力側の端子の電圧を生成する回路が含まれている場合、図１９に示すように、半導体チップ１０６の内部においては、負電圧に設定される出力側の端子の電位を基準電位とする必要がある。図１９に概略が示されたように、半導体チップ１０６の内部は、ｐ型基板１６１上にｎ型領域１６２が形成されている。図１９には、半導体チップ１０６中のＰＮＰトランジスタ構造を一例として示している。このｎ型領域１６２を挟むように２つのｐ型領域１６３が形成されている。ｎ型領域１６２を挟んでｐ型基板１６１と反対側にはｐ型領域１６４が形成されている。このｐ型領域１６４に囲まれるようにして、ｎ型領域１６５が形成されている。ｎ型領域１６２に接続された端子は、いわゆるコレクタとして機能し、ｐ型領域１６４に接続された端子はいわゆるベースとして機能し、ｎ型領域１６５に接続された端子はいわゆるエミッタとして機能する。このようなＰＮＰトランジスタ構造においては、ｐ型半導体とｎ型半導体との間に生じるｐ－ｎ接合がいたるところに形成され、このｐ－ｎ接合によって寄生素子が構成されうる。ｐ型基板１６１に通じる端子ＶＯＦＦの電位をもっとも低い電位としておかなければ、上述した寄生素子が不当に動作してしまう。この寄生素子の動作を防止するには、半導体チップ１０６とアイランド１０２とを確実に絶縁しておくことが望まれる。この点において、半導体チップ１０６とアイランド１０２の絶縁性能を高めることが可能な半導体装置６５０は、好適である。
　図２０は、図１３～図１５に示した半導体装置６５０の変形例である。図１３～図１５に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。
　本変形例の半導体装置７００は、４つの吊りリード１０５ｅおよびメッキ層１１９を備えている。４つの吊りリード１０５ｅは、アイランド１０２の四隅に連結されており、モールド樹脂１１６の四隅に向かって延びている。
　メッキ層１１９は、たとえばＡｇからなり、４つの吊りリード部１１９ａ、外縁部１１９ｂ、および複数のリード部１１９ｃを含む。各吊りリード部１１９ａは、吊りリード１０５ｅに形成されており、吊りリード１０５ｅを全長にわたって覆っている。外縁部１１９ｂは、アイランド１０２のうち第２の絶縁材料１５２と接する領域をを囲む領域に形成されている。外縁部１１９ｂは、アイランド１０２の外縁に接しており、本変形例の外縁部１１９ｂは、アイランド１０２の外縁全周に接している。これにより、外縁部１１９ｂは、矩形枠状となっている。各リード部１１９ｃは、各リード１０５に形成されている。各リード部１１９ｃは、図１５に示す半楕円部１０５ｃのうち斜行部１０５ｄ寄りの部分と斜行部１０５ｄとに形成されている。ボンディングワイヤ１１４は、リード部１１９ｃを介してリード１０５に接続されている。
　このような変形例によれば、アイランド１０２自体が露出した部分とメッキ層１１９とによって比較的明瞭なコントラストが生じる。このため、半導体装置７００を製造する際に、半導体チップ１０６のマウントやボンディングワイヤ１１４の形成のための画像認識処理において、アイランド１０２や複数のリード１０５の位置や形状を認識しやすいという利点がある。特に、メッキ層１１９をＡｇによって形成することにより、Ｃｕ系素材であるＣｕ－Ｆｅ－Ｐや、Ｆｅ系素材であるＦｅ５８％Ｎｉ４２％合金等からなるアイランド１０２や複数のリード１０５とのコントラストを高める効果が期待できる。
　図２１は、図１３～図１５に示した半導体装置６５０の他の変形例である。図１３～図１５および図２０に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。
　本変形例の半導体装置７５０においては、メッキ層１１９の外縁部１１９ｂの構成が上述した半導体装置７００と異なっている。本変形例においては、外縁部１１９ｂは、アイランド１０２の四隅に形成された４つの要素からなる。このような構成の外縁部１１９ｂは、アイランド１０２の各隅どうしの間に離間した部位を有すると表現できる。
　このような変形例によっても、アイランド１０２自体が露出した部分とメッキ層１１９とによって比較的明瞭なコントラストが生じる。このため、半導体装置７５０を製造する際に、半導体チップ１０６のマウントやボンディングワイヤ１１４の形成のための画像認識処理において、アイランド１０２や複数のリード１０５の位置や形状を認識しやすいという利点がある。
　図２２は、図１３～図１５に示した半導体装置６５０の他の変形例である。図１３～図１５および図２０、図２１に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。
　本変形例の半導体装置８００においては、メッキ層１１９が、４つの吊りリード部１１９ａおよび複数のリード部１１９ｃのみからなる。このような変形例によっても、アイランド１０２自体が露出した部分とメッキ層１１９とによって比較的明瞭なコントラストが生じる。このため、半導体装置８００を製造する際に、半導体チップ１０６のマウントやボンディングワイヤ１１４の形成のための画像認識処理において、アイランド１０２や複数のリード１０５の位置や形状を認識しやすいという利点がある。
　本明細書記載の半導体装置において、第１の絶縁材料および第２の絶縁材料は２種以上の材料を混ぜ合わせた構成としてもよい。２種以上の材料を混ぜ合わせることにより、弾性率および体積抵抗率を柔軟に調整することができる。
　以上説明したように本発明の半導体装置およびその製造方法によれば、第１の絶縁材料および第２の絶縁材料によって半導体チップがアイランド上に固着されるため、第１の絶縁材料と第２の絶縁材料の協働によって半導体チップとアイランド間が高い絶縁耐圧を有するとともに、第１の絶縁材料よりも弾性率の高い第２の絶縁材料によって半導体チップがアイランド上に強固に固着されるため、ワイヤボンディング時に発生する製品不良等を低減することが可能である。また、半導体チップとアイランド間が高い絶縁耐圧によって絶縁されるため、アイランドが外部に露出したＱＦＮパッケージ等においても、外部基板への微小なリーク電流を防止することができるため、その産業上の利用可能性は高い。

Claims (31)

  1. 　アイランドと、
    　第１の絶縁材料と、
    　上記第１の絶縁材料よりも弾性率の高い第２の絶縁材料と、
    　ボンディングパッドが形成された一主面、および上記一主面と反対側を向いており、かつ上記第１の絶縁材料および上記第２の絶縁材料を介して上記アイランド上に固着された他主面を有する半導体チップと、を備え、
    　上記第２の絶縁材料は上記アイランドと上記半導体チップとの双方に接している、半導体装置。
  2. 　上記第１の絶縁材料は上記アイランド上に形成され、
    　上記第２の絶縁材料は、
    　上記他主面、上記一主面および上記他主面の双方につながる側面、上記第１の絶縁材料、ならびに上記アイランドと接して固着されている、請求項１に記載の半導体装置。
  3. 　上記第１の絶縁材料は、上記他主面外周のすべてを越えている、請求項２に記載の半導体装置。
  4. 　上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている、請求項１に記載の半導体装置。
  5. 　上記第２の絶縁材料は、絶縁ペーストである、請求項１に記載の半導体装置。
  6. 　上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である、請求項１に記載の半導体装置。
  7. 　上記第１の絶縁材料の弾性率は、１０００ＭＰａ以上、５０００ＭＰａ以下である、請求項１に記載の半導体装置。
  8. 　上記アイランドの一部は、半導体装置の外部に露出している、請求項１に記載の半導体装置。
  9. 　上記アイランドは、吊りリードで支持されている、請求項１に記載の半導体装置。
  10. 　上記半導体装置はさらに、上記他主面に固着された第３の絶縁材料を備える、請求項１に記載の半導体装置。
  11. 　上記第１の絶縁材料の体積抵抗率は、１０００ＧΩ・ｃｍ以上である、請求項１に記載の半導体装置。
  12. 　上記第１の絶縁材料は、上記他主面外周を越えないように上記アイランド上に固着されている、請求項１に記載の半導体装置。
  13. 　上記他主面は、４辺形を呈し、
    　上記第１の絶縁材料は、上記他主面における対向する２辺から越えないように上記アイランド上に固着されている、請求項１に記載の半導体装置。
  14. 　上記第１の絶縁材料は、上記他主面中心部と対向する上記アイランド上にて交差する十字型をなしており、かつ上記アイランドに固着されている、請求項１に記載の半導体装置。
  15. 　上記第１の絶縁材料は、上記アイランド上における上記他主面と対向する領域に離散配置された複数の小片に分割されている、請求項１に記載の半導体装置。
  16. 　上記第１の絶縁材料は、上記アイランドまで達する貫通孔を有する、請求項１に記載の半導体装置。
  17. 　上記第１の絶縁材料は、上記他主面を覆っており、
    　上記第２の絶縁材料は、上記一主面および上記他主面につながる側面、上記第１の絶縁材料、および上記アイランドと接して固着されている、請求項１に記載の半導体装置。
  18. 　上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている、請求項１７に記載の半導体装置。
  19. 　上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である、請求項１７に記載の半導体装置。
  20. 　上記第２の絶縁材料は、絶縁ペーストである、請求項１７に記載の半導体装置。
  21. 　上記アイランドのうち上記第２の絶縁材料が接する領域を囲む領域に形成され、かつ上記アイランドの外縁の少なくとも一部に達する外縁部を含むメッキ層をさらに備える、請求項１に記載の半導体装置。
  22. 　上記外縁部は、上記アイランドの上記外縁のすべてに達する枠状である、請求項２１に記載の半導体装置。
  23. 　上記アイランドは、矩形状であり、
    　上記外縁部は、上記アイランドの四隅に接し、かつ各隅どうしのあいだに離間した部分を有する、請求項２１に記載の半導体装置。
  24. 　上記アイランドを支持する吊りリードをさらに備えており、
    　上記メッキ層は、上記吊りリードに形成された吊りリード部をさらに含む、請求項２１に記載の半導体装置。
  25. 　複数のリード、およびこれらのリードと上記半導体チップとを接続する複数のボンディングワイヤをさらに備えており、
    　上記メッキ層は、上記リードのうち上記ボンディングワイヤが接合された部分を含む領域に形成されたリード部をさらに含む、請求項２１に記載の半導体装置。
  26. 　上記メッキ層は、Ａｇからなる、請求項２１に記載の半導体装置。
  27. 　上記半導体チップに導通する入力リード、出力リード、およびグランドリードをさらに備えており、
    　上記半導体チップは、上記グランドリードにグランド電位に接続され、上記入力リードに正電圧が印加された状態で、上記出力リードを上記グランド電位に対して負電位に設定しうる、請求項１に記載の半導体装置。
  28. 　基準電位に対する負電圧を生成する負電圧生成回路を備える、請求項１に記載の半導体装置。
  29. 　上記基準電圧に対して複数の正電圧を生成するシステム電源として構成されている、請求項２９に記載の半導体装置。
  30. 　半導体ウェハの一主面に素子およびボンディングパッドを形成する工程、
    　上記半導体ウェハの上記一主面と反対側を向く他主面に第１の絶縁材料を固着する工程、
    　上記半導体ウェハを個々の半導体チップにダイシングする工程、
    　上記半導体チップを第２の絶縁材料を介してリードフレームのアイランド上に固着する工程、
    　上記ボンディングパッドと上記リードフレームのインナーリードとをワイヤボンディングする工程、
    　上記半導体チップおよび上記リードフレームをモールディングする工程、を備える、半導体装置の製造方法。
  31. 　上記第１の絶縁材料は、スピンコートによって上記半導体ウェハの他主面にコーティングされる、請求項３０に記載の半導体装置の製造方法。
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