JPWO2011087119A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JPWO2011087119A1
JPWO2011087119A1 JP2011550032A JP2011550032A JPWO2011087119A1 JP WO2011087119 A1 JPWO2011087119 A1 JP WO2011087119A1 JP 2011550032 A JP2011550032 A JP 2011550032A JP 2011550032 A JP2011550032 A JP 2011550032A JP WO2011087119 A1 JPWO2011087119 A1 JP WO2011087119A1
Authority
JP
Japan
Prior art keywords
insulating material
island
semiconductor device
semiconductor chip
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011550032A
Other languages
English (en)
Inventor
明寛 木村
明寛 木村
恒守 山口
恒守 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of JPWO2011087119A1 publication Critical patent/JPWO2011087119A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/176—Material
    • H01L2924/177—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/17738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

半導体装置１００は、半導体チップ１０６の他主面１０６ｂに固着された第１の絶縁材料１１０と、半導体チップ１０６の側面、第１の絶縁材料１１０、およびアイランド１０２に固着された第２の絶縁材料１１２とを有し、第１の絶縁材料１１０および第２の絶縁材料１１２を介して半導体チップ１０６をアイランド１０２上に固着している。第１の絶縁材料１１０により半導体チップ１０６とアイランド１０２の間に高い絶縁耐圧が確保されるとともに、第１の絶縁材料１１０よりも高い弾性率を有する第２の絶縁材料１１２により、半導体チップ１０６はアイランド１０２上に強固に固着される。

Description

本発明は、半導体装置およびその製造方法に関する。
従来、リードフレームのアイランド上に搭載された半導体チップ、およびこの半導体チップを覆うモールド樹脂を有する半導体装置が知られている。上記半導体装置は、ダイシング済の半導体チップを接着剤等を用いてアイランド上に固着するダイボンディング工程を経て製造される。
ダイボンディング工程では、アイランドと半導体チップを電気的に接続させる場合と、アイランドと半導体チップを電気的に絶縁する場合と、に応じてそれぞれ異なる接着剤が用いられる。
アイランドと半導体チップを電気的に接続させたい場合、例えば銀メッキされたアイランド上に銀ペーストを載せて、ここに半導体チップを軽く押しつけて接着する、または金メッキされたアイランドと半導体チップとの間に金テープの小片を挟み、金とシリコンとの共晶を作るなどの方法により、リードフレームのアイランドに半導体チップを固着する方法が用いられる。
一方、アイランドと半導体チップを絶縁したい場合、アイランド上にアクリル系やエポキシ系等の樹脂からなる絶縁ペーストを載せて、ここに半導体チップを軽く押しつけて接着する、またはＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）等の絶縁フィルムを用いてアイランドに半導体チップを固着する方法が用いられる。ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ）パッケージ等アイランドが外部に露出するパッケージでは、アイランドと半導体チップを絶縁することで、外部基板へ電流がリークすることを防止できるとともに、高い放熱性を確保することができる。
アイランドと半導体チップ間を絶縁することで、たとえばレベルシフタＩＣと電源ＩＣのように裏面電極の電位が異なる複数のチップを同一のアイランド上に搭載することが可能となる。複数のチップを同一アイランド上に搭載する方法としては、（１）アイランドの同一面上に複数のチップを搭載する方法、（２）アイランドの一主面と他主面にそれぞれチップを搭載する方法等が従来用いられている。
しかしながら、アイランドと半導体チップ間を絶縁したい場合において、絶縁ペーストを用いる方法では、ダイボンディング時に半導体チップが傾いたり、絶縁ペースト中にボイドが発生することによりアイランドと半導体チップ間の電気的な絶縁強度が低下することがあった。
また、絶縁フィルムを用いる方法では、ＤＡＦ用の装置が新たに必要となることに加え、半導体チップを個片化する際のダイシングで発生したチッピング屑が絶縁フィルムに貼り付き、アイランドと半導体チップ間の電気的な絶縁強度が低下することがあった。
上記問題を解決するために、特許文献１には、半導体チップをアイランドに固着する際に絶縁ペーストと絶縁性フィルムを両方用いる技術的思想が開示されている。
図２３は特許文献１の図２に示された半導体装置である。半導体装置９００は、半導体チップ９０２、絶縁性フィルム９０４、絶縁性接着剤９０６、アイランド９０８により構
成されている。
かかる構成によれば、半導体チップ９０２とアイランド９０８の間に絶縁性フィルム９０４が介在しているため、仮に絶縁性接着剤９０６中にボイドが発生したとしても、半導体チップ９０２とアイランド９０８の間の電気的な絶縁強度は所定以上に保たれる。
特開平４−７２６号公報
しかしながら、図２３に示した半導体装置９００において、絶縁性フィルム９０４の常温での弾性率は３０００ＭＰａ程度である。このため、半導体チップ９０２上にワイヤをボンディングする際にワイヤ圧着のためのエネルギーが、絶縁性フィルム９０４に吸収されてしまう。これは、品質低下の一因となっていた。また、アイランド９０８上に搭載する半導体チップ９０２のサイズが小さくなると、上記不具合の発生率が高まることが本願発明者によって見出された。
本発明はこうした不具合を克服したものであって、半導体チップとアイランド間の高い絶縁性を確保しつつ、精度の高いワイヤボンディングを可能とするために、半導体チップをアイランド上により強固に固着した半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の側面によって提供される半導体装置は、アイランドと、第１の絶縁材料と、上記第１の絶縁材料よりも弾性率の高い第２の絶縁材料と、ボンディングパッドが形成された一主面、および上記一主面と反対側を向いており、かつ上記第１の絶縁材料および上記第２の絶縁材料を介して上記アイランド上に固着された他主面を有する半導体チップと、を備え、上記第２の絶縁材料は上記アイランドと上記半導体チップとの双方に接している。
好ましい実施の形態においては、上記第１の絶縁材料は上記アイランド上に形成され、上記第２の絶縁材料は、上記他主面、上記一主面および上記他主面の双方につながる側面、上記第１の絶縁材料、ならびに上記アイランドと接して固着されている。
好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面外周のすべてを越えている。
好ましい実施の形態においては、上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている。
好ましい実施の形態においては、上記第２の絶縁材料は、絶縁ペーストである。
好ましい実施の形態においては、上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である。
好ましい実施の形態においては、上記第１の絶縁材料の弾性率は、１０００ＭＰａ以上、５０００ＭＰａ以下である。
好ましい実施の形態においては、上記アイランドの一部は、半導体装置の外部に露出している。
好ましい実施の形態においては、上記アイランドは、吊りリードで支持されている。
好ましい実施の形態においては、上記半導体装置はさらに、上記他主面に固着された第３の絶縁材料を備える。
好ましい実施の形態においては、上記第１の絶縁材料の体積抵抗率は、１０００ＧΩ・ｃｍ以上である。
好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面外周を越えないように上記アイランド上に固着されている。
好ましい実施の形態においては、上記他主面は、４辺形を呈し、
上記第１の絶縁材料は、上記他主面における対向する２辺から越えないように上記アイランド上に固着されている。
好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面中心部と対向する上記アイランド上にて交差する十字型をなしており、かつ上記アイランドに固着されている。
好ましい実施の形態においては、上記第１の絶縁材料は、上記アイランド上における上記他主面と対向する領域に離散配置された複数の小片に分割されている。
好ましい実施の形態においては、上記第１の絶縁材料は、上記アイランドまで達する貫通孔を有する。
好ましい実施の形態においては、上記第１の絶縁材料は、上記他主面を覆っており、上記第２の絶縁材料は、上記一主面および上記他主面につながる側面、上記第１の絶縁材料、および上記アイランドと接して固着されている。
好ましい実施の形態においては、上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている。
好ましい実施の形態においては、上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である。
好ましい実施の形態においては、上記第２の絶縁材料は、絶縁ペーストである。
好ましい実施の形態においては、上記アイランドのうち上記第２の絶縁材料が接する領域を囲む領域に形成され、かつ上記アイランドの外縁の少なくとも一部に達する外縁部を含むメッキ層をさらに備える。
好ましい実施の形態においては、上記外縁部は、上記アイランドの上記外縁のすべてに達する枠状である。
好ましい実施の形態においては、上記アイランドは、矩形状であり、上記外縁部は、上記アイランドの四隅に接し、かつ各隅どうしのあいだに離間した部分を有する。
好ましい実施の形態においては、上記アイランドを支持する吊りリードをさらに備えており、上記メッキ層は、上記吊りリードに形成された吊りリード部をさらに含む。
好ましい実施の形態においては、上記メッキ層は、Ａｕからなる。
好ましい実施の形態においては、上記半導体チップに導通する入力リード、出力リード、およびグランドリードをさらに備えており、上記半導体チップは、上記グランドリードにグランド電位に接続され、上記入力リードに正電圧が印加された状態で、上記出力リードを上記グランド電位に対して負電位に設定しうる。
好ましい実施の形態においては、基準電位に対する負電圧を生成する負電圧生成回路を備える。
好ましい実施の形態においては、上記基準電圧に対して複数の正電圧を生成するシステム電源として構成されている。
本発明の第２の側面によって提供される半導体装置の製造方法は、半導体ウェハの一主面に素子およびボンディングパッドを形成する工程、上記半導体ウェハの上記一主面と反対側を向く他主面に第１の絶縁材料を固着する工程、上記半導体ウェハを個々の半導体チップにダイシングする工程、上記半導体チップを第２の絶縁材料を介してリードフレームのアイランド上に固着する工程、上記ボンディングパッドと上記リードフレームのインナーリードとをワイヤボンディングする工程、上記半導体チップおよび上記リードフレームをモールディングする工程、を備える。
好ましい実施の形態においては、上記第１の絶縁材料は、スピンコートによって上記半導体ウェハの他主面にコーティングされる。
本発明の第１の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第２の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第２の実施形態にかかる半導体装置を一主面側から見た平面図である。 本発明の第２の実施形態にかかる半導体装置の第１の変形例を示す平面図である。 本発明の第２の実施形態にかかる半導体装置の第２の変形例を示す平面図である。 本発明の第２の実施形態にかかる半導体装置の第３の変形例を示す平面図である。 本発明の第３の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第３の実施形態にかかる半導体装置を一主面側から見た平面図である。 本発明の第３の実施形態にかかる半導体装置の変形例を示す平面図である。 本発明の第３の実施形態にかかる半導体装置の別の変形例を示す図である。 図１０に示す半導体装置を一主面側から見た平面図である。 本発明の第４の実施形態にかかる半導体装置を示す断面模式図である。 本発明の第５の実施形態にかかる半導体装置を示す断面模式図である。 図１３に示す半導体装置を一主面側から見た平面図である。 図１３に示す半導体装置のリードを示す要部拡大斜視図である。 本発明に係る半導体装置に用いられる半導体チップを示す概略構成図である。 図１６の半導体チップの機能を説明するための概略回路図である。 図１６の半導体チップの機能を説明するための概略回路図である。 図１６の半導体チップの内部構造を説明するための概略断面図である。 本発明の第５の実施形態にかかる半導体装置の変形例を示す平面図である。 本発明の第５の実施形態にかかる半導体装置の変形例を示す平面図である。 本発明の第５の実施形態にかかる半導体装置の変形例を示す平面図である。 従来の半導体装置を示す図である。
（第１の実施形態）
図１に本発明の第１の実施形態にかかる半導体装置を示す。半導体装置１００はアイランド１０２、リード１０４ａ，１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１１０、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
アイランド１０２は、ダイボンディング工程により半導体チップ１０６を搭載するためのいわゆるダイパッド部であり、通常はリード１０４ａ、１０４ｂと同じ材質が用いられる。アイランド１０２およびリード１０４ａ、１０４ｂの材質としては、Ｃｕ系素材であるＣｕ−Ｆｅ−Ｐや、Ｆｅ系素材であるＦｅ５８％Ｎｉ４２％合金等が用いられる。アイランド１０２の裏面は、放熱性を高めることを目的として、図示しない外部基板に実装するために露出させている。
リード１０４ａ，１０４ｂはボンディングパッド１０８ａ、１０８ｂと電気的に接続され、外部基板と接続する際の接続端子として利用される。図１はいわゆるＱＦＮとなっており、アウターリードが存在しない構成となっているが、本願発明はＱＦＮに限らず、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＯＪ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｊ−ｌｅａｄｅｄ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＬＣＣ（Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）、ＭＡＰ（Ｍｏｌｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）等、種々のパッケージ構成において適用可能である。
なお、図１において、アイランド１０２は図示しない吊りリードによって支持されている。また、吊りリードと他の吊りリードの間にはインナーリードが所定の間隔をもって配置される。
半導体チップ１０６の一主面１０６ａ上には、ボンディングパッド１０８ａ、１０８ｂが形成されている。半導体チップ１０６の内部には、トランジスタ、ダイオード、抵抗等の素子からなる集積回路が形成されている。アイランド１０２と対向する他主面１０６ｂには、第１の絶縁材料１１０が固着されている。
ボンディングパッド１０８ａ、１０８ｂは、半導体チップ１０６の内部に形成された集積回路に接続されており、ボンディングワイヤ１１４ａ、１１４ｂにより、リード１０４ａ、１０４ｂと接続される。ボンディングパッド１０８ａ、１０８ｂの材質としては、Ａｌ、Ｃｕ等が用いられ、ボンディングワイヤ１１４ａ、１１４ｂの素材としては、Ａｕ、Ｃｕ、Ａｌ等が用いられる。
半導体チップ１０６は、第１の絶縁材料１１０および第２の絶縁材料１１２によってアイランド１０２上に固着されている。第１の実施形態において、第１の絶縁材料１１０としては、ポリアミドイミド、ポリイミド、アルミナ、セラミックス等が用いられる。第１の絶縁材料１１０は、絶縁フィルムとしてダイシング前の半導体ウェハの他主面１０６ｂ、すなわちボンディングパッド１０８ａ、１０８ｂが形成されていない面に接着されるか、液状の樹脂をスピンコートすることによって、半導体ウェハの他主面１０６ｂに塗布される。スピンコートによって第１の絶縁材料１１０を塗布する場合、ＣＳＰで一般的に用いられる裏面コート用の樹脂を第１の絶縁材料１１０として利用することができる。
第１の絶縁材料１１０は、絶縁フィルムの接着またはスピンコートによって半導体チップ１０６の他主面１０６ｂに固着される。このため、いわゆる絶縁ペーストを用いる場合と比較して、第１の絶縁材料１１０の内部にボイドが発生する可能性が低い。したがって、絶縁性能を高めることが可能である。たとえば、ポリイミド系樹脂を用いた場合２０μｍの厚さで８００Ｖ程度の絶縁耐圧を得る事が可能である。必要となる絶縁耐圧に応じて、第１の絶縁材料１１０の厚さは適宜調節すればよいが、半導体装置全体のサイズを大きくすることなく、高い絶縁耐圧を得るために、第１の絶縁材料１１０の厚さは５μｍ以上５０μｍ以下とすることが望ましい。さらに好ましくは第１の絶縁材料１１０の厚さは１０μｍ以上２５μｍ以下とすることが望ましい。
また、第１の絶縁材料１１０は、熱応力による半導体チップ１０６の他主面１０６ｂのクラックを防止するとともに、高い絶縁耐圧および接着性を維持するために、常温での弾
性率が１０００ＭＰａ以上５０００ＭＰａ以下であることが望ましい。第１の絶縁材料１１０の弾性率は、絶縁材料の乾燥温度や乾燥時間等を調整することで行うことができる。さらに、半導体チップ１０６とアイランド１０２との間の絶縁耐圧を確保するために、第１の絶縁材料１１０は、１０００ＧΩ・ｃｍ以上の体積抵抗率を有することが望ましい。
第１の実施形態において、第２の絶縁材料１１２としては、アクリル系樹脂、シリコン系樹脂、エポキシ系樹脂、ポリイミド系樹脂等が用いられる。第２の絶縁材料１１２は、絶縁ペーストとして、半導体チップ１０６とアイランド１０２の間を接着する。
他主面１０６ｂに第１の絶縁材料１１０が固着された半導体チップ１０６は、ダイボンダによって、アイランド１０２上に塗布されたペースト状の第２の絶縁材料１１２の上にボンディングされる。このとき、半導体チップ１０６が傾いたとしても、半導体チップ１０６の他主面１０６ｂには第１の絶縁材料１１０が固着されているため、半導体チップ１０６とアイランド１０２の間には必ず第１の絶縁材料１１０が介在する。これにより、半導体チップ１０６とアイランド１０２の間の絶縁耐圧が確保される。
また、第２の絶縁材料１１２は、ダイボンディング時にはペースト状であるため内部にボイドが発生する可能性がある。しかしながら、半導体チップ１０６の他主面１０６ｂに固着された第１の絶縁材料１１０によって、ボイドが半導体チップ１０６まで達することが防止される。したがって、たとえ第２の絶縁材料１１２にボイドが発生したとしても、半導体チップ１０６とアイランド１０２の間の絶縁耐圧は確保される。
第２の絶縁材料１１２の常温での弾性率は、第２の絶縁材料１１２のクラックを防止しつつ、高い接着性を確保するために、３０００ＭＰａ以上１００００ＭＰａ以下とすることが望ましい。弾性率が３０００ＭＰａ未満であると、接着力が低下し、弾性率が１００００ＭＰａを超えると、クラックが入りやすくなる。第２の絶縁材料１１２は、半導体チップ１０６をアイランド１０２に強固に固着するために、高い弾性率が必要である。これに対し、第１の絶縁材料１１０は、半導体チップ１０６の他主面１０６ｂにかかる熱応力を緩和するために、第２の絶縁材料１１２と比較して低い弾性率を有する材料を用いることが望ましい。第２の絶縁材料１１２は、アイランド１０２、第１の絶縁材料１１０、および半導体チップ１０６の側面と接した状態で熱硬化処理が施されるため、半導体チップ１０６がアイランド１０２に強固に固着される。第２の絶縁材料１１２の弾性率は、絶縁材料の乾燥温度や乾燥時間等を変化させることで調整することができる。
半導体チップ１０６がアイランド１０２上に強固に固着されるために、半導体チップ１０６は第２の絶縁材料１１２中に半分以上埋没することが望ましい。また、より望ましくは、図１に示すように、第２の絶縁材料１１２が半導体チップ１０６の側面上端１０６ｓまで達するように半導体チップ１０６をダイボンディングする。これによって、半導体チップ１０６の固着力を高めることができる。また、ボンディングワイヤ１１４ａ、１１４ｂと半導体チップ１０６の側面が仮に接触しても、両者の電気的ショートを防止することができる。
半導体チップ１０６のダイボンディングおよびボンディングワイヤ１１４ａ、１１４ｂのワイヤボンディング後、半導体チップ１０６を湿度や温度、機械的圧力等の外部ストレスから保護するために、モールド樹脂１１６によって半導体チップ１０６に樹脂封止が施される。モールド樹脂１１６としては、エポキシ系樹脂、フェノール系樹脂、不飽和ポリエステル系樹脂、ポリウレタン系樹脂、シリコン系樹脂、ポリイミド系樹脂等、種々の材料を用いることができる。ただし、モールド樹脂１１６と第２の絶縁材料１１２の熱膨張率はほぼ同じ大きさとなることが望ましい。たとえば、第２の絶縁材料１１２としてポリイミド系樹脂を用いた場合、モールド樹脂１１６にもポリイミド系樹脂を用いることが望ましい。
かかる構成によれば、半導体チップ１０６が第１の絶縁材料１１０および第２の絶縁材料１１２を介してアイランド１０２上に固着されているため、半導体チップ１０６とアイランド１０２の間で高い絶縁耐圧を確保できるとともに、弾性率の高い第２の絶縁材料１１２によって半導体チップ１０６をアイランド１０２上に強固に固着することが可能である。そのため、たとえばワイヤボンディング時に、位置決め精度の高いボンディングを行うことが可能となる。
また、かかる構成によれば半導体チップ１０６とアイランド１０２とは２種類の絶縁材料で絶縁されているので、吊りリードとインナーリードとが仮に電気的に短絡するという不具合に陥ったとしても、吊りリードで支持されるアイランド１０２と当該インナーリードとの電気的事故を防止することができる。
また、第１の絶縁材料１１０は半導体チップ１０６と第２の絶縁材料１１２との熱膨張係数の違いにより生ずる応力を緩和し、半導体チップ１０６のクラックを防止する効果も有する。
（第２の実施形態）
図２に、本発明の第２の実施形態にかかる半導体装置を示す。図１に示す構成と同じ個所には同一の符号を付し、詳しい説明は省略する。半導体装置１５０は、第１の絶縁材料１１８を半導体チップ１０６側に固着するのではなく、アイランド１０２上に固着させた点において図１と異なる。
半導体装置１５０は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１１８、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
半導体チップ１０６は、第１の絶縁材料１１８および第２の絶縁材料１１２によってアイランド１０２上に固着されている。第２の実施形態において、第１の絶縁材料１１８としては、ポリアミドイミド、ポリイミド、アルミナ、セラミックス等が用いられる。第１の絶縁材料１１８は、絶縁フィルムとしてアイランド１０２上に固着される。
第１の絶縁材料１１８は、絶縁フィルムとしてアイランド１０２上に固着される。このため、いわゆる絶縁ペーストを用いる場合と比較して、第１の絶縁材料１１８の内部にボイドが発生する可能性が低い。したがって、第１の絶縁材料１１８の絶縁性能を高めることが可能である。たとえば、ポリイミド系樹脂を用いた場合２０μｍの厚さで８００Ｖ程度の絶縁耐圧を得る事が可能である。必要となる絶縁耐圧に応じて、第１の絶縁材料１１８の厚さは適宜調節すればよいが、半導体装置全体の大きさを大きくすることなく、高い絶縁耐圧を得るために、第１の絶縁材料１１８の厚さは５μｍ以上５０μｍ以下とすることが望ましい。なお、５μｍ未満では絶縁耐圧が低下し５０μｍを超えると固着性が低下すると共にボイドの発生も増加する。また、半導体チップ１０６の傾きも増加する。
第２の実施形態における、第２の絶縁材料１１２の材料および形状については、第１の実施形態と同様である。
第２の絶縁材料１１２は、ダイボンディング時にはＢステージ、すなわちペースト状であるため内部にボイドが発生する可能性がある。しかしながら、アイランド１０２上に固着された第１の絶縁材料１１８によって、半導体チップ１０６とアイランド１０２の間の絶縁が保たれる。このため、たとえ第２の絶縁材料１１２にボイドが発生したとしても、半導体チップ１０６とアイランド１０２の間の絶縁耐圧は所定以上の大きさを確保することができる。
第２の絶縁材料１１２の常温での弾性率は、第２の絶縁材料１１２のクラックを防止しつつ、高い接着性を確保するために、３０００ＭＰａ以上１００００ＭＰａ以下とすることが望ましい。弾性率が３０００ＭＰａ未満であると接着性が低下し、弾性率が１００００ＭＰａを超えるとクラックが入りやすくなる。また、第２の絶縁材料１１２は、半導体チップ１０６をアイランド１０２に強固に固着するために、第１の絶縁材料１１８よりも高い弾性率を有することが望ましい。第２の絶縁材料１１２は、アイランド１０２、第１の絶縁材料１１８、および半導体チップ１０６の側面および他主面１０６ｂと接した状態で熱硬化処理が施される。このため、第２の絶縁材料１１２によって半導体チップ１０６がアイランド１０２に強固に固着される。第２の絶縁材料１１２の弾性率は、絶縁材料の乾燥温度や乾燥時間等を変化させることで調整することができる。
半導体チップ１０６がアイランド１０２上に強固に固着されるためには、半導体チップ１０６は第２の絶縁材料１１２中に半分以上埋没することが望ましい。また、より望ましくは、図２に示すように、第２の絶縁材料１１２が半導体チップ１０６の側面上端１０６ｓまで達するように、半導体チップ１０６をダイボンディングすることが望ましい。
さらに、アイランド１０２と第２の絶縁材料１１２がより強固に固着されるために、アイランド１０２と、第２の絶縁材料１１２の固着面積を増やすことがより望ましい。たとえば、第１の絶縁材料１１８の幅Ｗ１を半導体チップ１０６の幅Ｗ２よりも小さくすることによって、アイランド１０２と第２の絶縁材料１１２の固着面積を増やすことができる。
アイランド１０２と第２の絶縁材料１１２の固着面積を増やすためには、（１）第１の絶縁材料１１８が半導体チップ１０６の他主面１０６ｂ外周を越えない大きさとする、（２）第１の絶縁材料１１８が半導体チップ１０６の他主面１０６ｂにおいて対向する２辺を越えない形状とする、（３）第１の絶縁材料１１８を上面視で半導体チップ１０６の他主面１０６ｂ中心部で交差する十字型とする、等の方法が考えられる。
図３は、図２に示した半導体装置１５０の平面図である。ただし、説明の都合上、モールド樹脂１１６は透視するものとし、モールド樹脂１１６の外周については枠（点線）１１６ａにて示す。
半導体装置１５０は、アイランド１０２、複数のリード１０４、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１１８、第２の絶縁材料１１２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図２に示したリード１０４ａ、１０４ｂは、複数のリード１０４に含まれており、ボンディングパッド１０８ａ、１０８ｂは、複数のボンディングパッド１０８に含まれており、ボンディングワイヤ１１４ａ，１１４ｂは、複数のボンディングワイヤ１１４に含まれている。
半導体チップ１０６は、一主面１０６ａ上に並んだボンディングパッド１０８、およびボンディングワイヤ１１４を介して、モールド樹脂１１６の外周付近に並んだリード１０４と電気的に接続されている。
第１の絶縁材料１１８は、半導体チップ１０６の外周を越えない大きさでアイランド１０２上に固着されている。ワイヤボンディング時のボンディングエネルギーが第１の絶縁材料１１８に吸収されてしまうことを防止するために、第１の絶縁材料１１８は、ボンディングパッド１０８の直下を避けて固着させることがより望ましい。すなわち、図３に示すように、ボンディングパッド１０８が半導体チップ１０６の一主面１０６ａの外周近傍に設けられている場合には、第１の絶縁材料１１８は、半導体チップ１０６の他主面１０６ｂ中心部を含み、ボンディングパッド１０８が設けられている領域へ達しない範囲のアイランド１０２上に設けられることが望ましい。
かかる構成によれば、半導体チップ１０６が第１の絶縁材料１１８および第２の絶縁材料１１２を介してアイランド１０２上に固着されているため、半導体チップ１０６とアイランド１０２の間で高い絶縁耐圧を確保できる。また、弾性率が高い第２の絶縁材料１１２によって、半導体チップ１０６をアイランド１０２上に強固に固着することが可能である。このため、たとえばワイヤボンディング時に、精度の高いボンディングを行うことが可能となる。
図４は、図３に示した半導体装置１５０の変形例である。図３に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置２００は、第１の絶縁材料１２０の形状を、半導体チップ１０６の他主面１０６ｂにおける対向する２辺１０６ｃ、１０６ｄから越えない形状とした点が図３と異なる。すなわち、第１の絶縁材料１２０は、２辺１０６ｃ、１０６ｄの内部に納まるように構成されており、２辺１０６ｅ、１０６ｆからは突出している。
半導体装置２００は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２０、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
かかる構成によれば、図３に示した半導体装置１５０が有する効果に加え、半導体チップ１０６が第１の絶縁材料１２０の長辺方向に傾いた場合であっても半導体チップ１０６とアイランド１０２の接触を防止することが可能であり、半導体チップ１０６とアイランド１０２の間の絶縁を確保することができる。
図５は、図３に示した半導体装置１５０の別の変形例である。図３に示した構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置２５０は、第１の絶縁材料１２２の形状が半導体チップ１０６の他主面１０６ｂ中心部と対向するアイランド１０２上にて交差する十字型をなしている点が図３に示した構成とは異なる。
半導体装置２５０は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２２、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
かかる構成によれば、図３に示した半導体装置１５０と比較して、半導体チップ１０６が傾いた場合であっても半導体チップ１０６とアイランド１０２の接触を防止することが可能であり、半導体チップ１０６とアイランド１０２の間の絶縁を確保することができる。
図６は、図３に示した半導体装置１５０のさらに別の変形例である。図３に示した構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置３００は、第１の絶縁材料１２４が半導体チップ１０６の他主面１０６ｂにおける対角線近傍と対向するアイランド１０２上に形成されている点が図３と異なる。
半導体装置３００は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２４、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
かかる構成によれば、図５に示した半導体装置２５０と比較して、半導体チップ１０６の対角線方向の傾きに対しても半導体チップ１０６とアイランド１０２の接触を防止することができ、より安定したダイボンディングが可能となる。
（第３の実施形態）
図７に、本発明の第３の実施形態にかかる半導体装置を示す。半導体装置３５０は、第１の絶縁材料１２６がアイランド１０２上に離散配置された複数の小片に分割されている点が、図２に示した構成と異なる。図２と同じ個所には同一の符号を付し、詳しい説明は省略する。
半導体装置３５０は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１２６、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
半導体チップ１０６は、第１の絶縁材料１２６および第２の絶縁材料１１２によってアイランド１０２上に固着されている。第３の実施形態における、第１の絶縁材料１２６および第２の絶縁材料１１２については第２の実施形態における第１の絶縁材料１１８および第２の絶縁材料１１２と材料および製造方法は同様である。
図８は、図７に示した半導体装置３５０の平面図である。図７と同じ個所には同一の符号を付し、詳細な説明については省略する。ただし、説明の都合上、モールド樹脂１１６は透視するものとし、モールド樹脂１１６の外周については枠（点線）１１６ａにて示す。
半導体装置３５０は、アイランド１０２、複数のリード１０４、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１２６、第２の絶縁材料１１２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図７に示したリード１０４ａ、１０４ｂは、複数のリード１０４に含まれており、ボンディングパッド１０８ａ、１０８ｂは、複数のボンディングパッド１０８に含まれており、ボンディングワイヤ１１４ａ，１１４ｂは、複数のボンディングワイヤ１１４に含まれている。
半導体チップ１０６は、一主面１０６ａ上に並んだボンディングパッド１０８、およびボンディングワイヤ１１４を介して、モールド樹脂１１６の外周付近に並んだリード１０４と電気的に接続されている。
かかる構成によれば、図２、図３に示した半導体装置１５０が有する効果に加え、半導体チップ１０６が傾いた場合であっても半導体チップ１０６とアイランド１０２の接触を防止することができ、半導体チップ１０６とアイランド１０２の間の絶縁を確保することができる。また、図３と比較して、第２の絶縁材料１１２とアイランド１０２の固着面積を増やすことができる。これにより、半導体チップ１０６がアイランド１０２上に強固に固着され、より精度の高いワイヤボンディングが可能となる。なお、第１の絶縁材料１２６は複数の小片に分割されているため、複数の空隙部が形成される。このために、第２の絶縁材料１１２に仮にボイドが発生しても、このボイドは該空隙部に閉じこめることができる。
図９は、図８に示した半導体装置３５０の別の変形例である。図８に示した構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置４００は、半導体チップ１０６の他主面１０６ｂにおける頂点近傍と対向するアイランド１０２上に第１の絶縁材料１２８を形成した点が図８に示した構成と異なる。頂点近傍とは頂点を含み、頂点からの距離が他主面１０６ｂの一辺の４分の１の長さを超えない範囲である。
半導体装置４００は、アイランド１０２、リード１０４、半導体チップ１０６、ボンディングパッド１０８、第１の絶縁材料１２８、第２の絶縁材料１１２、ボンディングワイヤ１１４、モールド樹脂１１６を備える。
かかる構成によっても、図８に示した半導体装置３５０が有する効果を得ることができる。また、半導体チップ１０６の他主面１０６ｂの外周と対向するアイランド１０２上に、第１の絶縁材料１２８が固着されていることにより、半導体チップ１０６が傾いた場合には、半導体チップ１０６とアイランド１０２との接触を防止することができる。したがって、ダイボンディング時に半導体チップ１０６が傾いた場合であっても、半導体チップ１０６とアイランド１０２の間の絶縁を適切に確保することができる。
第３の実施形態として、第２の絶縁材料１１２とアイランド１０２との固着面積を増やすために、第１の絶縁材料をアイランド１０２上に複数分割して固着した半導体装置について説明した。第１の絶縁材料は必ずしも複数の小片に分割する必要は無く、たとえば図１０、図１１に示すように第１の絶縁材料１３０にアイランド１０２まで達する孔１３２を設けることによって第２の絶縁材料１１２とアイランド１０２との固着面積を増やすこともできる。
図１０は、図７に示した半導体装置３５０の別の変形例を示している。図７に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。半導体装置４５０は、第１の絶縁材料１３０を複数の小片に分割する代わりに、第１の絶縁材料１３０にアイランド１０２まで達する孔１３２を設けた点について図７に示された構成と異なる。第１の絶縁材料１３０に孔１３２を設けた場合も、それらを複数の小片に分割した場合と同様の効果が得られる。
半導体装置４５０は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１３０、第１の絶縁材料１３０に設けられた孔１３２、第２の絶縁材料１１２、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
図１１は、図１０に示した半導体装置４５０の平面図である。図１０と同じ個所には同一の符号を付し、詳細な説明については省略する。ただし、説明の都合上、モールド樹脂１１６は透視するものとし、モールド樹脂１１６の外周については枠（点線）１１６ａにて示す。
半導体装置４５０はアイランド１０２、複数のリード１０４、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１３０、孔１３２、第２の絶縁材料１１２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図１０に示されたリード１０４ａ、１０４ｂは、複数のリード１０４に含まれる。
かかる構成によれば、第２の絶縁材料１１２が第１の絶縁材料１３０に設けられた孔１３２を通過してアイランド１０２と固着する。このため、第２の絶縁材料１１２とアイランド１０２との固着面積が広くなる。したがって、半導体チップ１０６がアイランド１０２上に強固に固着されることとなり、より精度の高いワイヤボンディングが可能となる。また、図１１に示した半導体装置４５０において孔１３２を複数設けてもよい。
（第４の実施形態）
図１２に本発明の第４の実施形態にかかる半導体装置を示す。半導体装置６００においては、第１の絶縁材料１３８がアイランド１０２上に固着されている。また、半導体チップ１０６の他主面１０６ｂに第３の絶縁材料１４０が固着されている。さらに、第２の絶縁材料１４２によって、半導体チップ１０６とアイランド１０２が固着されている。半導体装置６００は、これらの点において、図１に示された構成と異なる。図１と同じ個所には同一の符号を付し、詳しい説明は省略する。
半導体装置６００は、アイランド１０２、リード１０４ａ、１０４ｂ、半導体チップ１０６、ボンディングパッド１０８ａ、１０８ｂ、第１の絶縁材料１３８、第２の絶縁材料１４２、第３の絶縁材料１４０、ボンディングワイヤ１１４ａ、１１４ｂ、モールド樹脂１１６を備える。
半導体チップ１０６は、第１の絶縁材料１３８、第２の絶縁材料１４２、および第３の絶縁材料１４０によってアイランド１０２上に固着されている。第４の実施形態において、第１の絶縁材料１３８、および第２の絶縁材料１４２については、図２に示した第２の実施形態における第１の絶縁材料１１８および第２の絶縁材料１１２と材料および特性について同様である。
第３の絶縁材料１４０については、図１に示した第１の実施形態における第１の絶縁材料１１０と材料および特性について同様である。
かかる構成によれば、半導体チップ１０６は、第１の絶縁材料１３８、第２の絶縁材料１４２、および第３の絶縁材料１４０を介してアイランド１０２上に固着されるため、図１に示した半導体装置１００が有する効果に加え、半導体チップ１０６とアイランド１０２の間をより高い絶縁耐圧をもって絶縁することができる。
（第５の実施形態）
図１３および図１４に、本発明の第５の実施形態にかかる半導体装置を示す。半導体装置６５０は、第３の絶縁材料１４０を備えない点と、第２の絶縁材料１５２およびリード１０５の構成が、図１２に示した構成と異なる。図１２と同じ個所には同一の符号を付し、詳しい説明は省略する。
半導体装置６５０は、アイランド１０２、複数のリード１０５、半導体チップ１０６、複数のボンディングパッド１０８、第１の絶縁材料１３８、第２の絶縁材料１５２、複数のボンディングワイヤ１１４、モールド樹脂１１６を備える。なお、図１３に示すリード１０５ａ，１０５ｂは、複数のリード１０５に含まれており、ボンディングパッド１０８ａ，１０８ｂは、複数のボンディングパッド１０８に含まれており、ボンディングワイヤ１１４ａ，１１４ｂは、複数のボンディングワイヤ１１４に含まれている。
第１の絶縁材料１３８は、平面視寸法が半導体チップ１０６よりも大である。図１４に良く表れているように、第１の絶縁材料１３８の四辺は、半導体チップ１０６の四辺を越えて外側に配置されている。第２の絶縁材料１５２は、図１２に示した第２の絶縁材料１４２と同様の材質からなる。本実施形態においては、第２の絶縁材料１５２は、半導体チップ１０６の側面１０６ｇのおよそ下半分を覆っている。
図１４に示すように、半導体装置６５０においては、図３〜６、図８、図９、図１１に示された構成と比べて複数のボンディングパッド１０８および複数のリード１０５の個数が格段に多い。複数のリード１０５は、モールド樹脂１１６の四辺に沿って、各辺の両端近くまで配置されている。図１５は、リード１０５を拡大して示している。本図から理解されるとおり、リード１０５は、半楕円部１０５ｃおよび斜行部１０５ｄを有している。半楕円部１０５ｃは、ボンディングワイヤ１１４がボンディングされる位置からモールド樹脂１１６の裏面まで貫通している。斜行部１０５ｄは、平面視において接合されるボンディングワイヤ１１４に対して平行な向きに延びている。斜行部１０５ｄは、ボンディングワイヤ１１４がボンディングされる位置からモールド樹脂１１６の裏面までの領域のうち、およそ半分程度の領域に形成されている。このため、半導体装置６５０を裏面から観察すると、リード１０５は、半楕円部１０５ｃのみが視認され、斜行部１０５ｄは隠れている。
かかる構成によれば、半導体チップ１０６が傾いたとしても、半導体チップ１０６の四辺のいずれかが、第１の絶縁材料１３８によって支えられる。このため、半導体チップ１０６がアイランド１０２に不当に接してしまうことを好適に防止することができる。
リード１０５が斜行部１０５ｄを有することにより、半導体チップ１０６やモールド樹脂１１６の四辺に対して傾いた姿勢となるボンディングワイヤ１１４を適切にボンディングすることができる。また、あるリード１０５にボンディングされるボンディングワイヤ１１４が、このリード１０５の隣に位置するリード１０５に接してしまうことを回避することができる。ボンディングワイヤ１１４の傾きは、複数のボンディングパッド１０８および複数のリード１０５の個数が多いほど大となりやすい。このため、複数のボンディングパッド１０８および複数のリード１０５の個数が比較的多い場合に、半導体装置６５０の構成が有効である。
半導体装置６５０に用いられる半導体チップ１０６のより具体的な構成について、図１６〜図１９を参照しつつ、以下に説明する。なお、半導体装置１００、１５０、２００、２５０、３００、３５０、４００、４５０、６００に用いられた半導体チップ１０６をここに説明する構成としてもよい。
半導体チップ１０６に備えられた複数のボンディングパッド１０８は、図１６に示す複数の端子として機能する。具体的には、入力側に端子ＶＩＮ，ＧＮＤがあり、出力側に端子ＡＶＤＤ，ＶＯＮ，ＶＯＦＦ，ＶＳＳ，ＨＡＶＤＤ，ＶＤＤがある。たとえば、入力側の条件として、端子ＧＮＤの電位が０Ｖ、端子ＶＩＮの電位が１２Ｖに設定される。出力側の各端子は、それぞれの電位が端子ＧＮＤの電位に対して所定の大きさとなるように設計されている。特に、端子ＶＯＦＦの電位は−１０Ｖであり、端子ＶＳＳの電位は−７．５Ｖである。また、一例として、端子ＡＶＤＤは１５Ｖ、端子ＶＯＮは２８Ｖ、端子ＨＡＶＤＤは７．５Ｖ、端子ＶＤＤは３．３Ｖである。このように、半導体チップ１０６は、基準電位である端子ＧＮＤの電位に対して負電圧となるように出力側の端子の電位を生成するという機能を、いわゆるワンチップで達成している。半導体装置６５０を、液晶表示パネルに必要な電源を制御するシステム電源として用いることもできる。このような電源は、複数の正電圧および複数の負電圧を有する。なお、正電圧は、チャージポンプ方式や、レギュレータ方式（スイッチングレギュレータやシリーズレギュレータなど）のような方式で生成できる。
半導体チップ１０６において端子ＶＯＦＦの電位を負電圧に設定する手順を例にして、図１７および図１８を参照して説明する。まず、図１７に示すように、入力側の端子ＶＩＮと出力側の端子ＶＯＦＦとの間には、コンデンサＣ１，Ｃ２、スイッチＳＷ１,ＳＷ２，ＳＷ３，ＳＷ４が配置されており、コンデンサＣ１を挟んで接点Ｎ１，Ｎ２が設けられている。本図に示された状態は、スイッチＳＷ１，ＳＷ３が閉じており、スイッチＳＷ２，ＳＷ４が開いている。この状態においては、接点Ｎ１の電位は、接点Ｎ２の電位よりも端子ＶＩＮの電位分だけ高くなる。すなわち、端子ＧＮＤと端子ＶＩＮとの電位差がコンデンサＣ１に印加される。これにより、コンデンサＣ１は、端子ＧＮＤと端子ＶＩＮとの電位差で帯電する。次に、図１８に示すように、スイッチＳＷ１，ＳＷ３を開き、スイッチＳＷ２，ＳＷ４を閉じる。すると、接点Ｎ１の電位が端子ＧＮＤと同様の０Ｖに設定される。コンデンサＣ１に印加された電圧は、維持されたままであるため、接点Ｎ２の電位が端子ＧＮＤの電位に対して端子ＶＩＮの電位分だけ低い電圧になる。したがって、端子ＶＯＦＦの電位は、端子ＧＮＤの電位に対して、絶対値が端子ＶＩＮと同じである負の電位に設定される。
端子ＧＮＤの電位に対して負電圧となるとなるように出力側の端子の電圧を生成する回路が含まれている場合、図１９に示すように、半導体チップ１０６の内部においては、負電圧に設定される出力側の端子の電位を基準電位とする必要がある。図１９に概略が示されたように、半導体チップ１０６の内部は、ｐ型基板１６１上にｎ型領域１６２が形成されている。図１９には、半導体チップ１０６中のＰＮＰトランジスタ構造を一例として示している。このｎ型領域１６２を挟むように２つのｐ型領域１６３が形成されている。ｎ型領域１６２を挟んでｐ型基板１６１と反対側にはｐ型領域１６４が形成されている。このｐ型領域１６４に囲まれるようにして、ｎ型領域１６５が形成されている。ｎ型領域１６２に接続された端子は、いわゆるコレクタとして機能し、ｐ型領域１６４に接続された端子はいわゆるベースとして機能し、ｎ型領域１６５に接続された端子はいわゆるエミッタとして機能する。このようなＰＮＰトランジスタ構造においては、ｐ型半導体とｎ型半導体との間に生じるｐ−ｎ接合がいたるところに形成され、このｐ−ｎ接合によって寄生素子が構成されうる。ｐ型基板１６１に通じる端子ＶＯＦＦの電位をもっとも低い電位としておかなければ、上述した寄生素子が不当に動作してしまう。この寄生素子の動作を防止するには、半導体チップ１０６とアイランド１０２とを確実に絶縁しておくことが望まれる。この点において、半導体チップ１０６とアイランド１０２の絶縁性能を高めることが可能な半導体装置６５０は、好適である。
図２０は、図１３〜図１５に示した半導体装置６５０の変形例である。図１３〜図１５に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。
本変形例の半導体装置７００は、４つの吊りリード１０５ｅおよびメッキ層１１９を備えている。４つの吊りリード１０５ｅは、アイランド１０２の四隅に連結されており、モールド樹脂１１６の四隅に向かって延びている。
メッキ層１１９は、たとえばＡｇからなり、４つの吊りリード部１１９ａ、外縁部１１９ｂ、および複数のリード部１１９ｃを含む。各吊りリード部１１９ａは、吊りリード１０５ｅに形成されており、吊りリード１０５ｅを全長にわたって覆っている。外縁部１１９ｂは、アイランド１０２のうち第２の絶縁材料１５２と接する領域をを囲む領域に形成されている。外縁部１１９ｂは、アイランド１０２の外縁に接しており、本変形例の外縁部１１９ｂは、アイランド１０２の外縁全周に接している。これにより、外縁部１１９ｂは、矩形枠状となっている。各リード部１１９ｃは、各リード１０５に形成されている。各リード部１１９ｃは、図１５に示す半楕円部１０５ｃのうち斜行部１０５ｄ寄りの部分と斜行部１０５ｄとに形成されている。ボンディングワイヤ１１４は、リード部１１９ｃを介してリード１０５に接続されている。
このような変形例によれば、アイランド１０２自体が露出した部分とメッキ層１１９とによって比較的明瞭なコントラストが生じる。このため、半導体装置７００を製造する際に、半導体チップ１０６のマウントやボンディングワイヤ１１４の形成のための画像認識処理において、アイランド１０２や複数のリード１０５の位置や形状を認識しやすいという利点がある。特に、メッキ層１１９をＡｇによって形成することにより、Ｃｕ系素材であるＣｕ−Ｆｅ−Ｐや、Ｆｅ系素材であるＦｅ５８％Ｎｉ４２％合金等からなるアイランド１０２や複数のリード１０５とのコントラストを高める効果が期待できる。
図２１は、図１３〜図１５に示した半導体装置６５０の他の変形例である。図１３〜図１５および図２０に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。
本変形例の半導体装置７５０においては、メッキ層１１９の外縁部１１９ｂの構成が上述した半導体装置７００と異なっている。本変形例においては、外縁部１１９ｂは、アイランド１０２の四隅に形成された４つの要素からなる。このような構成の外縁部１１９ｂは、アイランド１０２の各隅どうしの間に離間した部位を有すると表現できる。
このような変形例によっても、アイランド１０２自体が露出した部分とメッキ層１１９とによって比較的明瞭なコントラストが生じる。このため、半導体装置７５０を製造する際に、半導体チップ１０６のマウントやボンディングワイヤ１１４の形成のための画像認識処理において、アイランド１０２や複数のリード１０５の位置や形状を認識しやすいという利点がある。
図２２は、図１３〜図１５に示した半導体装置６５０の他の変形例である。図１３〜図１５および図２０、図２１に示す構成と同じ個所には同一の符号を付し、詳細な説明については省略する。
本変形例の半導体装置８００においては、メッキ層１１９が、４つの吊りリード部１１９ａおよび複数のリード部１１９ｃのみからなる。このような変形例によっても、アイランド１０２自体が露出した部分とメッキ層１１９とによって比較的明瞭なコントラストが生じる。このため、半導体装置８００を製造する際に、半導体チップ１０６のマウントやボンディングワイヤ１１４の形成のための画像認識処理において、アイランド１０２や複数のリード１０５の位置や形状を認識しやすいという利点がある。
本明細書記載の半導体装置において、第１の絶縁材料および第２の絶縁材料は２種以上の材料を混ぜ合わせた構成としてもよい。２種以上の材料を混ぜ合わせることにより、弾性率および体積抵抗率を柔軟に調整することができる。
以上説明したように本発明の半導体装置およびその製造方法によれば、第１の絶縁材料および第２の絶縁材料によって半導体チップがアイランド上に固着されるため、第１の絶縁材料と第２の絶縁材料の協働によって半導体チップとアイランド間が高い絶縁耐圧を有するとともに、第１の絶縁材料よりも弾性率の高い第２の絶縁材料によって半導体チップがアイランド上に強固に固着されるため、ワイヤボンディング時に発生する製品不良等を低減することが可能である。また、半導体チップとアイランド間が高い絶縁耐圧によって絶縁されるため、アイランドが外部に露出したＱＦＮパッケージ等においても、外部基板への微小なリーク電流を防止することができるため、その産業上の利用可能性は高い。

Claims (31)

  1. アイランドと、
    第１の絶縁材料と、
    上記第１の絶縁材料よりも弾性率の高い第２の絶縁材料と、
    ボンディングパッドが形成された一主面、および上記一主面と反対側を向いており、かつ上記第１の絶縁材料および上記第２の絶縁材料を介して上記アイランド上に固着された他主面を有する半導体チップと、を備え、
    上記第２の絶縁材料は上記アイランドと上記半導体チップとの双方に接している、半導体装置。
  2. 上記第１の絶縁材料は上記アイランド上に形成され、
    上記第２の絶縁材料は、
    上記他主面、上記一主面および上記他主面の双方につながる側面、上記第１の絶縁材料、ならびに上記アイランドと接して固着されている、請求項１に記載の半導体装置。
  3. 上記第１の絶縁材料は、上記他主面外周のすべてを越えている、請求項２に記載の半導体装置。
  4. 上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている、請求項１に記載の半導体装置。
  5. 上記第２の絶縁材料は、絶縁ペーストである、請求項１に記載の半導体装置。
  6. 上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である、請求項１に記載の半導体装置。
  7. 上記第１の絶縁材料の弾性率は、１０００ＭＰａ以上、５０００ＭＰａ以下である、請求項１に記載の半導体装置。
  8. 上記アイランドの一部は、半導体装置の外部に露出している、請求項１に記載の半導体装置。
  9. 上記アイランドは、吊りリードで支持されている、請求項１に記載の半導体装置。
  10. 上記半導体装置はさらに、上記他主面に固着された第３の絶縁材料を備える、請求項１に記載の半導体装置。
  11. 上記第１の絶縁材料の体積抵抗率は、１０００ＧΩ・ｃｍ以上である、請求項１に記載の半導体装置。
  12. 上記第１の絶縁材料は、上記他主面外周を越えないように上記アイランド上に固着されている、請求項１に記載の半導体装置。
  13. 上記他主面は、４辺形を呈し、
    上記第１の絶縁材料は、上記他主面における対向する２辺から越えないように上記アイランド上に固着されている、請求項１に記載の半導体装置。
  14. 上記第１の絶縁材料は、上記他主面中心部と対向する上記アイランド上にて交差する十字型をなしており、かつ上記アイランドに固着されている、請求項１に記載の半導体装置。
  15. 上記第１の絶縁材料は、上記アイランド上における上記他主面と対向する領域に離散配置された複数の小片に分割されている、請求項１に記載の半導体装置。
  16. 上記第１の絶縁材料は、上記アイランドまで達する貫通孔を有する、請求項１に記載の半導体装置。
  17. 上記第１の絶縁材料は、上記他主面を覆っており、
    上記第２の絶縁材料は、上記一主面および上記他主面につながる側面、上記第１の絶縁材料、および上記アイランドと接して固着されている、請求項１に記載の半導体装置。
  18. 上記第１の絶縁材料は、上記第２の絶縁材料によって覆われている、請求項１７に記載の半導体装置。
  19. 上記第２の絶縁材料の弾性率は、３０００ＭＰａ以上、１００００ＭＰａ以下である、請求項１７に記載の半導体装置。
  20. 上記第２の絶縁材料は、絶縁ペーストである、請求項１７に記載の半導体装置。
  21. 上記アイランドのうち上記第２の絶縁材料が接する領域を囲む領域に形成され、かつ上記アイランドの外縁の少なくとも一部に達する外縁部を含むメッキ層をさらに備える、請求項１に記載の半導体装置。
  22. 上記外縁部は、上記アイランドの上記外縁のすべてに達する枠状である、請求項２１に記載の半導体装置。
  23. 上記アイランドは、矩形状であり、
    上記外縁部は、上記アイランドの四隅に接し、かつ各隅どうしのあいだに離間した部分を有する、請求項２１に記載の半導体装置。
  24. 上記アイランドを支持する吊りリードをさらに備えており、
    上記メッキ層は、上記吊りリードに形成された吊りリード部をさらに含む、請求項２１に記載の半導体装置。
  25. 複数のリード、およびこれらのリードと上記半導体チップとを接続する複数のボンディングワイヤをさらに備えており、
    上記メッキ層は、上記リードのうち上記ボンディングワイヤが接合された部分を含む領域に形成されたリード部をさらに含む、請求項２１に記載の半導体装置。
  26. 上記メッキ層は、Ａｇからなる、請求項２１に記載の半導体装置。
  27. 上記半導体チップに導通する入力リード、出力リード、およびグランドリードをさらに備えており、
    上記半導体チップは、上記グランドリードにグランド電位に接続され、上記入力リードに正電圧が印加された状態で、上記出力リードを上記グランド電位に対して負電位に設定しうる、請求項１に記載の半導体装置。
  28. 基準電位に対する負電圧を生成する負電圧生成回路を備える、請求項１に記載の半導体装置。
  29. 上記基準電圧に対して複数の正電圧を生成するシステム電源として構成されている、請求項２９に記載の半導体装置。
  30. 半導体ウェハの一主面に素子およびボンディングパッドを形成する工程、
    上記半導体ウェハの上記一主面と反対側を向く他主面に第１の絶縁材料を固着する工程、
    上記半導体ウェハを個々の半導体チップにダイシングする工程、
    上記半導体チップを第２の絶縁材料を介してリードフレームのアイランド上に固着する工程、
    上記ボンディングパッドと上記リードフレームのインナーリードとをワイヤボンディングする工程、
    上記半導体チップおよび上記リードフレームをモールディングする工程、を備える、半導体装置の製造方法。
  31. 上記第１の絶縁材料は、スピンコートによって上記半導体ウェハの他主面にコーティングされる、請求項３０に記載の半導体装置の製造方法。
JP2011550032A 2010-01-18 2011-01-17 半導体装置およびその製造方法 Pending JPWO2011087119A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010008183 2010-01-18
JP2010008183 2010-01-18
PCT/JP2011/050637 WO2011087119A1 (ja) 2010-01-18 2011-01-17 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPWO2011087119A1 true JPWO2011087119A1 (ja) 2013-05-20

Family

ID=44304389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011550032A Pending JPWO2011087119A1 (ja) 2010-01-18 2011-01-17 半導体装置およびその製造方法

Country Status (5)

Country Link
US (4) US8779569B2 (ja)
JP (1) JPWO2011087119A1 (ja)
CN (1) CN102714164B (ja)
TW (1) TWI447825B (ja)
WO (1) WO2011087119A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011087119A1 (ja) 2010-01-18 2011-07-21 ローム株式会社 半導体装置およびその製造方法
US9911683B2 (en) * 2010-04-19 2018-03-06 Nitto Denko Corporation Film for back surface of flip-chip semiconductor
US10147660B2 (en) * 2011-10-27 2018-12-04 Global Circuits Innovations, Inc. Remapped packaged extracted die with 3D printed bond connections
CN102403282B (zh) * 2011-11-22 2013-08-28 江苏长电科技股份有限公司 有基岛四面无引脚封装结构及其制造方法
CN102403283B (zh) * 2011-11-25 2013-08-07 江苏长电科技股份有限公司 有基岛球栅阵列封装结构及其制造方法
JP5856883B2 (ja) * 2012-03-23 2016-02-10 セイコーインスツル株式会社 半導体集積回路装置
JP6227226B2 (ja) * 2012-05-11 2017-11-08 株式会社デンソー 半導体装置
JP6073339B2 (ja) * 2012-09-11 2017-02-01 株式会社メイコー 部品内蔵基板の製造方法及びこれを用いた部品内蔵基板
US9627305B2 (en) 2013-07-11 2017-04-18 Infineon Technologies Ag Semiconductor module with interlocked connection
JP2016157880A (ja) * 2015-02-26 2016-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP6364543B2 (ja) 2015-03-30 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10643969B2 (en) * 2016-02-24 2020-05-05 Mitsubishi Electric Corporation Semiconductor module and method for manufacturing the same
US9809446B1 (en) * 2016-05-09 2017-11-07 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
KR102389482B1 (ko) * 2017-12-04 2022-04-21 삼성전자주식회사 이미지 센서 패키지 및 이미지 센싱 모듈
CN110544633A (zh) * 2018-05-28 2019-12-06 浙江清华柔性电子技术研究院 芯片集成方法及芯片集成结构
JP6510123B2 (ja) * 2018-07-02 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US11837518B2 (en) * 2020-08-26 2023-12-05 Texas Instruments Incorporated Coated semiconductor dies

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0344040A (ja) * 1989-07-12 1991-02-25 Hitachi Ltd 半導体装置及びその製造方法
JPH04726A (ja) 1990-04-18 1992-01-06 Toshiba Corp 半導体装置
JPH05343596A (ja) * 1992-06-11 1993-12-24 Seiko Epson Corp リードフレームおよびリードフレームの製造方法
JPH07221125A (ja) 1994-01-27 1995-08-18 Toyota Autom Loom Works Ltd 半導体部品の実装構造及び絶縁性接着剤
JPH0883875A (ja) * 1994-09-13 1996-03-26 Kyodo Printing Co Ltd リードフレームの乾式めっき法
JPH113899A (ja) * 1997-06-11 1999-01-06 Sanken Electric Co Ltd 半導体素子の固着方法
JP3344372B2 (ja) * 1999-06-29 2002-11-11 日本電気株式会社 半導体装置の製造方法
US6245597B1 (en) * 1999-09-28 2001-06-12 Microchip Technology Incorporated Method for reducing die cracking in integrated circuits
TW502408B (en) * 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
US6661102B1 (en) * 2002-01-18 2003-12-09 Advance Micro Devices, Inc. Semiconductor packaging apparatus for controlling die attach fillet height to reduce die shear stress
US7187075B1 (en) * 2004-07-29 2007-03-06 National Semiconductor Corporation Stress relieving film for semiconductor packages
US20060220245A1 (en) * 2005-04-05 2006-10-05 Kwun-Yao Ho Flip chip package and the fabrication thereof
US7892894B2 (en) * 2007-09-20 2011-02-22 Stats Chippac Ltd. Method of manufacturing integrated circuit package system with warp-free chip
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法
WO2011087119A1 (ja) * 2010-01-18 2011-07-21 ローム株式会社 半導体装置およびその製造方法
US9768120B2 (en) * 2012-11-21 2017-09-19 Infineon Technologies Austria Ag Semiconductor device assembly including a chip carrier, semiconductor wafer and method of manufacturing a semiconductor device

Also Published As

Publication number Publication date
TWI447825B (zh) 2014-08-01
US8779569B2 (en) 2014-07-15
CN102714164B (zh) 2015-04-01
TW201145415A (en) 2011-12-16
WO2011087119A1 (ja) 2011-07-21
US9142494B2 (en) 2015-09-22
CN102714164A (zh) 2012-10-03
US20140284782A1 (en) 2014-09-25
US20150348880A1 (en) 2015-12-03
US9406591B2 (en) 2016-08-02
US20160322285A1 (en) 2016-11-03
US20120286412A1 (en) 2012-11-15
US9859194B2 (en) 2018-01-02

Similar Documents

Publication Publication Date Title
US9859194B2 (en) Semiconductor device and method for manufacturing the same
US7485490B2 (en) Method of forming a stacked semiconductor package
US7419855B1 (en) Apparatus and method for miniature semiconductor packages
US9082759B2 (en) Semiconductor packages and methods of formation thereof
TWI731129B (zh) 電子裝置
US20090261462A1 (en) Semiconductor package with stacked die assembly
KR20070034438A (ko) 스택된 다이 패키지의 제조 방법
US20100308457A1 (en) Semiconductor apparatus and manufacturing method of the same
JP4146290B2 (ja) 半導体装置
US11004776B2 (en) Semiconductor device with frame having arms and related methods
US20130256920A1 (en) Semiconductor device
JP2004111745A (ja) 半導体装置
JP2019102568A (ja) 半導体装置およびその製造方法
US20100123255A1 (en) Electronic package structure and method
TWI718250B (zh) 封裝結構
KR20100002868A (ko) 반도체 패키지
JP2005327967A (ja) 半導体装置
JPH11111977A (ja) 半導体装置
KR20070028067A (ko) 반도체 패키지
CN114334933A (zh) 半导体装置和制造半导体装置的对应方法
CN115985783A (zh) 一种mosfet芯片的封装结构和工艺
JP2001135781A (ja) 半導体装置およびその製造方法
TW200522318A (en) Leadless package
JPS61283137A (ja) 半導体装置
JP2015228420A (ja) 半導体装置