JPS61283137A - 半導体装置 - Google Patents

半導体装置

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JPS61283137A
JPS61283137A JP60124654A JP12465485A JPS61283137A JP S61283137 A JPS61283137 A JP S61283137A JP 60124654 A JP60124654 A JP 60124654A JP 12465485 A JP12465485 A JP 12465485A JP S61283137 A JPS61283137 A JP S61283137A
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JP
Japan
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chip
island
pads
lead frame
terminals
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JP60124654A
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Taketo Yoshida
健人 吉田
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体チップ（以下単
にチップという）を実装するリードフレームの構造に関
する。
〔従来の技術〕
近年、半導体装置は集積度の向上とともにチップサイズ
も大型化している。このため、チップ内に安定な電源を
供給する為に、チップ上に複数個の電源パッドをもつも
のが増えている。これは、内部回路の動作マージンを確
保し、且つ出力回路の様に大きな過渡電流から回路動作
を保証する為に電源配線のインピーダンスを下げる必要
がある為である。
従来、この種の半導体装置は、ビングリッドアレイ（以
下ＰＧＡという）等の多ビン系のケースに実装したり、
多層配線構造が可能であるセラミック系ケースに実装し
たり、あるいはケースの信号用の端子を電源用の端子に
利用し電源端子をふやす方法がとられている。
〔発明が解決しようとする問題点〕
しかしながら上述した従来のＰＧＡや多層セラミック系
ケースに実装する方法は量産性がよくないという欠点が
あり、また信号用端子の電源端子代用では有効となる信
号用の端子が減るだけでなく半導体装置をプリント板に
実装する際に、設計が難しくなるという欠点がある。
本発明の目的は、上記欠点を除去し、信号用の端子を減
らさずしかも電源用端子数を増すことなく、内部回路の
動作マージンを確保し動作の安定した半導体装置を提供
することにある。
〔問題点を解決するための手段〕
本発明の半導体装置は半導体チップをマウントするリー
ドフレームのアイランドの周囲にアイランドと電気的に
絶縁された導体配線を設け、導体配線とチップのパッド
及びアイランドからの引き出し部とチップのパッドとを
ボンディングした構造となっている。
し実施例〕 次に、本発明の実施例を４０ピンＤＩＰケースで実施し
た場合を例にとり図面を参照して説明する。
第１図及び第２図は本発明の一実施例に用いられるリー
ドフレームのアイランド付近の平面図及びＡ−Ａ’断面
図である。
第１図及び第２図において、セラミク等からなる絶縁板
４５上に固定されたアイランド４１の周囲には電気的に
絶縁された導体配線４２が設けられている。そしてこの
導体配線を囲んで複数のリードフレームの端子１〜４０
が配設されている。
尚、本実施例に用いられるリードフレームは、ボンディ
ング線とアイランド及び導体配線との間で短絡をおこさ
ないようにアイランドが凹部を形成するディンプルタイ
プの場合を示している。
第３図は本発明の一実施例の平面図であり、第１図に示
したリードフレームのアイランド４１にＰ型半導体基板
からなるバイポーラ半導体チップ４６をマウントし各パ
ッドとリードフレームの端子とをボンディングした場合
を示したものである。
第３図において４７は、最低電位であるＶＦＬＥ電源（
サブストレート電位と同じ）に接続されるパッドであり
、チップ４６内に１０個配置されている。また４８は、
最高電位であるＶＣＣ電源に接続されるパッドであり、
チップ４６内に８個配置されている。さらに４９は、信
号用の入出力端子のパッドであり、チップ４６内に３８
個配置されている。ここで４７〜４９で示される５６個
の各パッドはボンディング線５０により、リードフレー
ムの端子と電気的に接続されている。
第４図は本発明を樹脂封止型半導体装置に応用した場合
の外形図である。
第４図において、５１は樹脂封入された半導体装置全体
を示し、５２〜５４は外部回路網と接続されるリード端
子を示す。第４図において５２は第３図における■Ｅε
電源バッド４７と接続されている’１１／Ｉ、Ｅ電源用
端子、５３は■ｃｃ電源バッド４８と接続されているＶ
ＣＣ電源用端子、５４は信号用パッド４９と接続されて
いる入出力信号用の端子である。
第４図に示される様に、電源用端子は最小の２個である
にもかかわらず、第３図で示した様にチップ４６には４
辺全体で１８本のボンディングを可能にしている。
本実施例においては、端子番号１１にｖＥＥ電源を接続
し、端子番号３１にＶＣＣ電源を接続したがこれは電源
配線のインピーダンスを可能な限り小さくしようとした
為である。また、本実施例ではＰ型半導体基板からなる
チップを用いた場合について説明したがＮ型半導体基板
を用いてもリードフレームの形状を考えれば設計可能で
ある事は自明である。
〔発明の効果〕
以上説明したように本発明は以下の効果がある。
＜１）半導体装置の電源用の端子の数を少なくできる為
半導体装置をプリント板等に実装する際の設計が楽にな
る。
（２）半導体チップのレイアウト設計をする際最大４辺
から電源を供給する事が可能であるので電位降下による
動作マージンの減少が少なくてすむ。
（３）半導体チップの電源配線のインピーダンスがさが
る為出力バッファ回路等の大きな過渡電流が流れる場合
の動作が安定となる。
〈４）樹脂で封入できるので量産性にすぐれ、かつＰＧ
Ａ、多層セラミック系ケース並みの電源の供給能力を有
する。
【図面の簡単な説明】
第１図及び第２図は本発明の一実施例に用いへれるリー
ドフレームのアイランド付近の平面図βび断面図、第３
図は本発明の一実施例の平面図、第４図は本発明を樹脂
封止型半導体装置に応用した場合の外形図である。 １〜４０・・・端子、４１・・・アイランド、４２・・
・塙体配線、４５・・・絶縁板、４６・・・チップ、４
７・・・〜εＥ電源パッド、４８・・・ＶＣＣ電源パッ
ド、４９・・・ｆｘ号用パッド、５０・・・ボンディン
グ線、５１・・・樹肺封止された半導体装置、５２・・
・ＶＥＥ電源用端子、５３・・・Ｖｃｃ電源用端子、５
４・・・入出力信号用端了代理人　弁理士　　内　原　
　　１ 茅２　図 ４９・イ容う形へ°ツレ 蓼３０ ＄　４　図

Claims (2)

    【特許請求の範囲】
  1. （１）半導体チップをマウントするリードフレームのア
    イランドの周囲に該アイランドと電気的に絶縁された導
    体配線を設け該導体配線と半導体チップのパッド及び前
    記アイランドからの引き出し部と半導体チップのパッド
    とをボンディングした事を特徴とする半導体装置。
  2. （２）アイランドと導体配線とは絶縁板上に固定されて
    いる特許請求の範囲第（１）項記載の半導体装置。
JP60124654A 1985-06-07 1985-06-07 半導体装置 Pending JPS61283137A (ja)

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JP60124654A JPS61283137A (ja) 1985-06-07 1985-06-07 半導体装置

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JP60124654A JPS61283137A (ja) 1985-06-07 1985-06-07 半導体装置

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JPS61283137A true JPS61283137A (ja) 1986-12-13

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ID=14890753

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JP60124654A Pending JPS61283137A (ja) 1985-06-07 1985-06-07 半導体装置

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JP (1) JPS61283137A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04177846A (ja) * 1990-11-13 1992-06-25 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04177846A (ja) * 1990-11-13 1992-06-25 Toshiba Corp 半導体装置

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