JPH05226568A - 半導体装置 - Google Patents
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract
(57)【要約】
【目的】 外部接続リードの数を増やすことなく、集積
回路チップ内の基準電位の局部的な浮きやバラツキを低
減させるものである。 【構成】 クワッドフラットパッケージタイプの半導体
装置を対象とし、集積回路チップ１の四隅の各々の近傍
部に接続端子８，８…が設けられている。これらの各接
続端子８，８，…はリードフレームのダイパッド６から
延びる４か所のタブリード９，９，…の各々に別個のリ
ード線４，４，…を介して接続されている。また、基準
電位点となる外部接続リード９はダイパッド６に直接に
接続されている。
回路チップ内の基準電位の局部的な浮きやバラツキを低
減させるものである。 【構成】 クワッドフラットパッケージタイプの半導体
装置を対象とし、集積回路チップ１の四隅の各々の近傍
部に接続端子８，８…が設けられている。これらの各接
続端子８，８，…はリードフレームのダイパッド６から
延びる４か所のタブリード９，９，…の各々に別個のリ
ード線４，４，…を介して接続されている。また、基準
電位点となる外部接続リード９はダイパッド６に直接に
接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、外部接続リードの数を
増やすことなく、集積回路チップ内の基準電位の局部的
な浮きやバラツキを低減させることができる半導体装置
に関するものである。
増やすことなく、集積回路チップ内の基準電位の局部的
な浮きやバラツキを低減させることができる半導体装置
に関するものである。
【０００２】
【従来の技術】従来の半導体装置は、図３に示すよう
に、集積回路チップ１の上にボンディングパッドからな
る第１の接続端子２，２，…が設けられ、これら第１の
接続端子２，２，…は第１の外部接続リード３，３，…
に内部接続リード４，４，…により接続されている。ま
た、集積回路チップ１の上にはボンディングパッドから
なる２つの第２の接続端子５，５が近接して設けられ、
これらの第２の接続端子５は、リードフレームのダイパ
ッド６に直接に接続された第２の外部接続リード７に別
個の内部接続リード４により接続されている。尚、同図
において一点鎖線は樹脂封止の領域を示している。
に、集積回路チップ１の上にボンディングパッドからな
る第１の接続端子２，２，…が設けられ、これら第１の
接続端子２，２，…は第１の外部接続リード３，３，…
に内部接続リード４，４，…により接続されている。ま
た、集積回路チップ１の上にはボンディングパッドから
なる２つの第２の接続端子５，５が近接して設けられ、
これらの第２の接続端子５は、リードフレームのダイパ
ッド６に直接に接続された第２の外部接続リード７に別
個の内部接続リード４により接続されている。尚、同図
において一点鎖線は樹脂封止の領域を示している。
【０００３】そして、従来の半導体装置においては、集
積回路チップ１内の基準電位点を第２の接続端子５，５
及び上記別個の内部接続リード４，４を介して基準電位
点となる第２の外部接続リード７に接続している。この
場合、２つの接続端子５，５を別個の内部接続リード
４，４を介して同一の第２外部接続リード７に接続する
ことにより、半導体装置の動作特性の歪や発振の発生の
防止を図っている。
積回路チップ１内の基準電位点を第２の接続端子５，５
及び上記別個の内部接続リード４，４を介して基準電位
点となる第２の外部接続リード７に接続している。この
場合、２つの接続端子５，５を別個の内部接続リード
４，４を介して同一の第２外部接続リード７に接続する
ことにより、半導体装置の動作特性の歪や発振の発生の
防止を図っている。
【０００４】
【発明が解決しようとする課題】しかるに、ドライバア
レイのように大電流駆動出力を多数備えた半導体装置で
は、基準電位配線を、集積回路チップ上の近接した位置
に設けられた複数の接続端子及び別個の内部接続リード
を介して基準電位点となる第２の外部接続リードに接続
しても、集積回路チップ全体の基準電位が一様にならな
いという問題がある。これは、第電流が流れる場合に
は、集積回路チップ上のメタル配線抵抗による電圧降下
が無視できなくなるからである。
レイのように大電流駆動出力を多数備えた半導体装置で
は、基準電位配線を、集積回路チップ上の近接した位置
に設けられた複数の接続端子及び別個の内部接続リード
を介して基準電位点となる第２の外部接続リードに接続
しても、集積回路チップ全体の基準電位が一様にならな
いという問題がある。これは、第電流が流れる場合に
は、集積回路チップ上のメタル配線抵抗による電圧降下
が無視できなくなるからである。
【０００５】もっとも、集積回路チップ内全体の基準電
位を一様にするために、外部接続リードの数を増やすこ
とも考慮されるが、外部接続リードの数を増やすと、半
導体装置としては使用し難いものになってしまう。
位を一様にするために、外部接続リードの数を増やすこ
とも考慮されるが、外部接続リードの数を増やすと、半
導体装置としては使用し難いものになってしまう。
【０００６】上記に鑑み本発明は、外部接続リードの数
を増やすことなく、集積回路チップ内の基準電位の局部
的な浮きやバラツキを低減させることを目的とする。
を増やすことなく、集積回路チップ内の基準電位の局部
的な浮きやバラツキを低減させることを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１及び２の発明は、集積回路チップ上の基準
電位配線を、メタル配線に比べてはるかに低抵抗である
ダイパッド及び該ダイパッドから延び分散しているタブ
リードを介して基準電位点となる外部接続リードに接続
するものである。
め、請求項１及び２の発明は、集積回路チップ上の基準
電位配線を、メタル配線に比べてはるかに低抵抗である
ダイパッド及び該ダイパッドから延び分散しているタブ
リードを介して基準電位点となる外部接続リードに接続
するものである。
【０００８】具体的に請求項１の発明が講じた解決手段
は、クワッドフラットパッケージタイプの半導体装置を
対象とし、集積回路チップの四隅の各々の近傍に接続端
子を備えており、これら各接続端子はリードフレームの
ダイパッドから延びる４か所のタブリードの各々に別個
のリード線を介して接続されており、さらに上記ダイパ
ッドに直接に接続された基準電位点となる外部接続リー
ドを備えている構成とするものである。
は、クワッドフラットパッケージタイプの半導体装置を
対象とし、集積回路チップの四隅の各々の近傍に接続端
子を備えており、これら各接続端子はリードフレームの
ダイパッドから延びる４か所のタブリードの各々に別個
のリード線を介して接続されており、さらに上記ダイパ
ッドに直接に接続された基準電位点となる外部接続リー
ドを備えている構成とするものである。
【０００９】具体的に請求項２の発明が講じた解決手段
は、デュアルインラインパッケージタイプ又はスモール
アウトラインパッケージタイプの半導体装置を対象と
し、集積回路チップの対向する２辺の各々の中央部近傍
に接続端子を備えており、これら各接続端子はリードフ
レームのダイパッドから延びる２か所のタブリードの各
々に別個のリード線を介して接続されており、さらに上
記ダイパッドに直接に接続された基準電位点となる外部
接続リードを備えている構成とするものである。
は、デュアルインラインパッケージタイプ又はスモール
アウトラインパッケージタイプの半導体装置を対象と
し、集積回路チップの対向する２辺の各々の中央部近傍
に接続端子を備えており、これら各接続端子はリードフ
レームのダイパッドから延びる２か所のタブリードの各
々に別個のリード線を介して接続されており、さらに上
記ダイパッドに直接に接続された基準電位点となる外部
接続リードを備えている構成とするものである。
【００１０】
【作用】請求項１の発明の構成により、集積回路チップ
上の基準電位配線及び基板に流れ込む電流は、集積回路
チップの四隅の近傍部の各々に設けられた接続端子、別
個のリード線及び４か所のタブリードを介してダイパッ
ドに流れ込んだ後、該ダイパッドに直接に接続されてい
る外部接続リードを通って半導体装置の外部に流れてい
く。
上の基準電位配線及び基板に流れ込む電流は、集積回路
チップの四隅の近傍部の各々に設けられた接続端子、別
個のリード線及び４か所のタブリードを介してダイパッ
ドに流れ込んだ後、該ダイパッドに直接に接続されてい
る外部接続リードを通って半導体装置の外部に流れてい
く。
【００１１】上記の場合、タブリードが半導体装置内の
四隅に分散して配置されているため、基準電位配線及び
基板に流れ込む電流を分散してダイパッドに吸収するこ
とができる。また、ダイパッドが集積回路チップ上のメ
タル配線に比べてはるかに低抵抗であるため、ダイパッ
ドにおける電圧降下を殆ど無視することができる。これ
らの理由により、集積回路チップ内の基準電位の局部的
な浮きやバラツキを効果的に防止することができる。さ
らに、半導体装置に元来備わっているタブリードを利用
するものであるから、外部接続リードの数を増やす必要
はない。
四隅に分散して配置されているため、基準電位配線及び
基板に流れ込む電流を分散してダイパッドに吸収するこ
とができる。また、ダイパッドが集積回路チップ上のメ
タル配線に比べてはるかに低抵抗であるため、ダイパッ
ドにおける電圧降下を殆ど無視することができる。これ
らの理由により、集積回路チップ内の基準電位の局部的
な浮きやバラツキを効果的に防止することができる。さ
らに、半導体装置に元来備わっているタブリードを利用
するものであるから、外部接続リードの数を増やす必要
はない。
【００１２】請求項２の発明の構成により、集積回路チ
ップ上の基準電位配線及び基板に流れ込む電流は、集積
回路チップの対向する２辺の各々の中央部近傍に設けら
れた接続端子、別個のリード線及び２か所のタブリード
を介してダイパッドに流れ込んだ後、上記同様に外部接
続リードを通って半導体装置の外部に流れていくので、
上記同様、集積回路チップ内の基準電位の局部的な浮き
やバラツキを防止することができると共に外部接続リー
ドの数を増やす必要はない。
ップ上の基準電位配線及び基板に流れ込む電流は、集積
回路チップの対向する２辺の各々の中央部近傍に設けら
れた接続端子、別個のリード線及び２か所のタブリード
を介してダイパッドに流れ込んだ後、上記同様に外部接
続リードを通って半導体装置の外部に流れていくので、
上記同様、集積回路チップ内の基準電位の局部的な浮き
やバラツキを防止することができると共に外部接続リー
ドの数を増やす必要はない。
【００１３】
【実施例】以下本発明の一実施例を図面に基づいて説明
する。
する。
【００１４】図１は本発明の第１実施例に係るクワッド
フラットパッケージタイプ（ＱＦ）の半導体装置の構成
を示しており、同図において、１は集積回路チップ、
２，２，…は集積回路チップ１上の四辺の各々に設けら
れボンディングパッドからなる第１の接続端子であっ
て、これら第１の接続端子２，２，…は各々第１の外部
接続リード３，３，…に内部接続リード４，４，…によ
り接続されている。また、同図において、５は同図にお
ける右辺に設けられたボンディングパッドからなる第２
の接続端子であって、該第２の接続端子５はリードフレ
ームのダイパッド６に直接接続された第２の外部接続リ
ード７に内部接続リード４を介して接続されている。
尚、同図において一点鎖線は樹脂封止の領域を示してい
る。
フラットパッケージタイプ（ＱＦ）の半導体装置の構成
を示しており、同図において、１は集積回路チップ、
２，２，…は集積回路チップ１上の四辺の各々に設けら
れボンディングパッドからなる第１の接続端子であっ
て、これら第１の接続端子２，２，…は各々第１の外部
接続リード３，３，…に内部接続リード４，４，…によ
り接続されている。また、同図において、５は同図にお
ける右辺に設けられたボンディングパッドからなる第２
の接続端子であって、該第２の接続端子５はリードフレ
ームのダイパッド６に直接接続された第２の外部接続リ
ード７に内部接続リード４を介して接続されている。
尚、同図において一点鎖線は樹脂封止の領域を示してい
る。
【００１５】本第１実施例の特徴として、集積回路チッ
プ１の四隅の各々の近傍部にはボンディングパッドから
なる第３の接続端子８，８，…が設けられており、これ
ら第３の接続端子８，８，…は各々ダイパッド６の四隅
から四方に延びる各タブリード９，９，…に別個の内部
接続リード４，４，…を介して接続されている。
プ１の四隅の各々の近傍部にはボンディングパッドから
なる第３の接続端子８，８，…が設けられており、これ
ら第３の接続端子８，８，…は各々ダイパッド６の四隅
から四方に延びる各タブリード９，９，…に別個の内部
接続リード４，４，…を介して接続されている。
【００１６】上記の構成において、集積回路チップ１上
のメタル配線の抵抗は通常３０〜５０ｍΩ／スクエアで
あるのに対し、ダイパッド６の抵抗は該ダイパッド６の
材質が銅の場合には殆ど無視できる。また第３の接続端
子８，８，…と各タブリード９，９，…とを接続する内
部接続リード４，４，…の抵抗は約５０ｍΩ／ｍｍ（２
５μｍ径・金線）である。
のメタル配線の抵抗は通常３０〜５０ｍΩ／スクエアで
あるのに対し、ダイパッド６の抵抗は該ダイパッド６の
材質が銅の場合には殆ど無視できる。また第３の接続端
子８，８，…と各タブリード９，９，…とを接続する内
部接続リード４，４，…の抵抗は約５０ｍΩ／ｍｍ（２
５μｍ径・金線）である。
【００１７】以上のように構成された半導体装置につい
て、以下その特性を説明する。
て、以下その特性を説明する。
【００１８】上記構成の集積回路チップ１において、集
積回路チップ１上の基準電位配線及び基板に流れ込んだ
電流は、第３の接続端子８，８，…から四隅の内部接続
リード４，４，…及びタブリード９，９，…を通ってダ
イパッド６に流れ込む。そしてダイパッド６に流れ込ん
だ電流は、該ダイパッド６に直接接続された第２の外部
接続リード７を通して半導体装置の外部へ流れ出る。こ
の場合、ダイパッド６の抵抗は、集積回路チップ１上の
メタル配線に比べてはるかに小さいので、ダイパッド６
での電圧降下は殆ど無視できるので、集積回路チップ１
内の基準電位の局部的な浮きやバラツキを防止すること
ができる。
積回路チップ１上の基準電位配線及び基板に流れ込んだ
電流は、第３の接続端子８，８，…から四隅の内部接続
リード４，４，…及びタブリード９，９，…を通ってダ
イパッド６に流れ込む。そしてダイパッド６に流れ込ん
だ電流は、該ダイパッド６に直接接続された第２の外部
接続リード７を通して半導体装置の外部へ流れ出る。こ
の場合、ダイパッド６の抵抗は、集積回路チップ１上の
メタル配線に比べてはるかに小さいので、ダイパッド６
での電圧降下は殆ど無視できるので、集積回路チップ１
内の基準電位の局部的な浮きやバラツキを防止すること
ができる。
【００１９】また、上記構成では、元来備わっているタ
ブリード９，９，…を電流路として利用するため、外部
接続リードの数を増やすことなく、上記作用を得ること
ができる。
ブリード９，９，…を電流路として利用するため、外部
接続リードの数を増やすことなく、上記作用を得ること
ができる。
【００２０】以上のように本発明の構成によると、大電
流駆動時においても、外部接続リードの数を増やすこと
なく、基準電位が集積回路チップ１内で一様であって特
性が向上した半導体装置を実現することができる。
流駆動時においても、外部接続リードの数を増やすこと
なく、基準電位が集積回路チップ１内で一様であって特
性が向上した半導体装置を実現することができる。
【００２１】図２は本発明の第２実施例に係るデュアル
インラインパッケージタイプ（ＤＩＬ）或いはスモール
アウトラインパッケージタイプ（ＳＯ）の半導体装置の
構成を示しており、同図において、１は集積回路チッ
プ、２，２，…は第１の外部接続リード３，３，…に内
部接続リード４，４，…を介して接続された第１の接続
端子、５は、ダイパッド６に直接接続された第２の外部
接続リード７に内部接続リード４を介して接続された第
２の接続端子である。
インラインパッケージタイプ（ＤＩＬ）或いはスモール
アウトラインパッケージタイプ（ＳＯ）の半導体装置の
構成を示しており、同図において、１は集積回路チッ
プ、２，２，…は第１の外部接続リード３，３，…に内
部接続リード４，４，…を介して接続された第１の接続
端子、５は、ダイパッド６に直接接続された第２の外部
接続リード７に内部接続リード４を介して接続された第
２の接続端子である。
【００２２】本第２実施例の特徴として、集積回路チッ
プ１の対向する２辺の各々の中央部には第３の接続端子
８，８が設けられており、これら第３の接続端子８，８
は、各々ダイパッド６の対向する２辺の中央部から両端
方向（図２における上下方向）に延びる各タブリード
９，９に別個の内部接続リード４，４を介して接続され
ている。
プ１の対向する２辺の各々の中央部には第３の接続端子
８，８が設けられており、これら第３の接続端子８，８
は、各々ダイパッド６の対向する２辺の中央部から両端
方向（図２における上下方向）に延びる各タブリード
９，９に別個の内部接続リード４，４を介して接続され
ている。
【００２３】上記構成の半導体装置においては、第１実
施例と同様に、集積回路チップ１上の基準電位配線及び
基板に流れ込んだ電流は、第３の接続端子８，８から両
側の内部接続リード４，４及びタブリード９，９を通っ
てダイパッド６に流れ込んだ後、第２の外部接続リード
７を通して半導体装置の外部へ流れ出る。そして、第１
実施例と同様の作用を得ることができる。
施例と同様に、集積回路チップ１上の基準電位配線及び
基板に流れ込んだ電流は、第３の接続端子８，８から両
側の内部接続リード４，４及びタブリード９，９を通っ
てダイパッド６に流れ込んだ後、第２の外部接続リード
７を通して半導体装置の外部へ流れ出る。そして、第１
実施例と同様の作用を得ることができる。
【００２４】
【発明の効果】以上説明したように、請求項１又は２の
発明によると、リードフレームのダイパッドから延びる
４か所又は２か所のタブリードの各々に別個のリード線
を介して接続された接続端子と、上記ダイパッドに直接
に接続された基準電位点となる外部接続リードとを備え
ているため、基準電位配線及び基板に流れ込む電流を、
分散して配置されたタブリードを介して低抵抗なダイパ
ッドに吸収することができるので、集積回路チップ内の
基準電位の局部的な浮きやバラツキを効果的に防止する
ことができる。また、元来備わっているタブリードを利
用するため、外部接続リードを別途設ける必要がない。
発明によると、リードフレームのダイパッドから延びる
４か所又は２か所のタブリードの各々に別個のリード線
を介して接続された接続端子と、上記ダイパッドに直接
に接続された基準電位点となる外部接続リードとを備え
ているため、基準電位配線及び基板に流れ込む電流を、
分散して配置されたタブリードを介して低抵抗なダイパ
ッドに吸収することができるので、集積回路チップ内の
基準電位の局部的な浮きやバラツキを効果的に防止する
ことができる。また、元来備わっているタブリードを利
用するため、外部接続リードを別途設ける必要がない。
【００２５】このため、請求項１又は２の発明による
と、外部接続リードの数をふやすことなく、集積回路チ
ップ内の基準電位を一様にすることができるので、従来
よりも特性が向上した半導体装置を実現することができ
る。
と、外部接続リードの数をふやすことなく、集積回路チ
ップ内の基準電位を一様にすることができるので、従来
よりも特性が向上した半導体装置を実現することができ
る。
【図１】本発明の第１実施例に係るクワッドフラットパ
ッケージタイプの半導体装置の構成図である。
ッケージタイプの半導体装置の構成図である。
【図２】本発明の第２実施例に係るデュアルインライン
パッケージタイプ又はスモールアウトラインパッケージ
タイプの半導体装置の構成図である。
パッケージタイプ又はスモールアウトラインパッケージ
タイプの半導体装置の構成図である。
【図３】従来例に係るクワッドフラットパッケージタイ
プの半導体装置の構成図である。
プの半導体装置の構成図である。
１…集積回路チップ ２…第１の接続端子 ３…第１の外部接続リード ４…内部接続リード ５…第２の接続端子 ６…ダイパッド ７…第２の外部接続リード ８…第３の接続端子 ９…タブリード
Claims (2)
- 【請求項１】 クワッドフラットパッケージタイプの半
導体装置であって、集積回路チップの四隅の各々の近傍
に設けられ、リードフレームのダイパッドから延びる４
か所のタブリードの各々に別個のリード線を介して接続
された接続端子と、上記ダイパッドに直接に接続された
基準電位点となる外部接続リードとを備えていることを
特徴とする半導体装置。 - 【請求項２】 デュアルインラインパッケージタイプ又
はスモールアウトラインパッケージタイプの半導体装置
であって、集積回路チップの対向する２辺の各々の中央
部近傍に設けられ、リードフレームのダイパッドから延
びる２か所のタブリードの各々に別個のリード線を介し
て接続された接続端子と、上記ダイパッドに直接に接続
された基準電位点となる外部接続リードとを備えている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041880A JPH05226568A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041880A JPH05226568A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226568A true JPH05226568A (ja) | 1993-09-03 |
Family
ID=12620588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041880A Pending JPH05226568A (ja) | 1991-03-07 | 1991-03-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226568A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0758798A3 (en) * | 1995-08-14 | 1998-11-11 | Samsung Electronics Co., Ltd. | Semiconductor device with enhanced electrical characteristic |
| DE10144468A1 (de) * | 2001-09-10 | 2003-04-03 | Infineon Technologies Ag | Elektronisches Bauteil mit auf der Unterseite verteilten Außenkontakten |
| CN100334705C (zh) * | 2003-07-11 | 2007-08-29 | 三菱电机株式会社 | 半导体功率模块和该模块的主电路电流测量系统 |
-
1991
- 1991-03-07 JP JP3041880A patent/JPH05226568A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0758798A3 (en) * | 1995-08-14 | 1998-11-11 | Samsung Electronics Co., Ltd. | Semiconductor device with enhanced electrical characteristic |
| US5898225A (en) * | 1995-08-14 | 1999-04-27 | Samsung Electronics Co., Ltd. | Lead frame bonding power distribution systems |
| US6015723A (en) * | 1995-08-14 | 2000-01-18 | Samsung Electronics Co., Ltd. | Lead frame bonding distribution methods |
| DE10144468A1 (de) * | 2001-09-10 | 2003-04-03 | Infineon Technologies Ag | Elektronisches Bauteil mit auf der Unterseite verteilten Außenkontakten |
| CN100334705C (zh) * | 2003-07-11 | 2007-08-29 | 三菱电机株式会社 | 半导体功率模块和该模块的主电路电流测量系统 |
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