JP2969301B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＬＯＣ
（Lead On Chip）構造のパッケージに関するものであ
る。
【０００２】
【従来技術】従来、ＩＣチップを封止するためのパッケ
ージとして、ＩＣチップ上にリードフレームを乗せるＬ
ＯＣ構造のものが知られている。これを例えば図７〜図
10について説明する。
【０００３】図７には、ＬＯＣ構造のＤＲＡＭ（ダイナ
ミックＲＡＭ）を示したが、多数のＡｌボンディングパ
ッド１がＩＣチップ１０の中央部において一直線状に配
列されている。このパッド列の両側には夫々 バスバー
と称される電源線２、３と多数の信号線（リード）４、
５とが配置されている。これらはＦｅ−Ｎｉ合金又はＣ
ｕからなっている。
【０００４】バスバー２、３は電源ＶSS又はＶCCに接続
される一方、各信号線４、５はアド
【０００５】ところが、各パッド１と各線との接続は、
ボンディングパッド列の一方（左）側ではボンディング
ワイヤ６、７で、他方（右）側ではボンディングワイヤ
８、９で夫々ワイヤボンディングにより行われるが、図
８に明示するように、信号線４、５と各パッド１とを接
続するワイヤ７、９が夫々バスバー２、３上をまたいで
しまう。
【０００６】このため、ワイヤ７、９が十分な高さでな
い場合にバスバー２、３に接触し、信号線とバスバーが
ショートする危険性がある。これを防ぐには、ワイヤ
７、９の高さを十分大きくする必要があるが、このよう
にするとパッケージが厚くなり、その薄型化に支障が生
じる。
【０００７】また、パッケージの薄型化のために、ボン
ディングワイヤを用いないＴＡＢ方式で接続する場合、
図９及び図10のように、やはりバスバー２、３をまたい
で各信号線４、５をパッド１上にまで延設しなければな
らない。図９中の×印はボンディング部分を示すが、具
体的には図10のように、パッド１上に設けたバンプ電極
11を介して信号線が圧着される。
【０００８】従って、ＴＡＢ方式の場合、上記のように
信号線がバスバーをまたぐ構造は実現困難である。
【０００９】他方、特開平２−246125号公報に開示され
たリードフレームは、図11に示すように、ＩＣチップ10
上にボンディングパッドＢＰを左右に一列ずつ配置し、
各列のパッドの両側に夫々信号線３Ａ１とバスバー３Ａ
２を設けたものである。そして、ボンディングワイヤＷ
による接続は、各パッド列において、一方側では信号線
と、他方側ではバスバーと行っている。このため、上述
したようにワイヤがバスバー上をまたぐことはなく、信
号線−バスバー間のショートは一応回避できる。
【００１０】しかしながら、図11のパッケージでは、一
列のパッドに対して信号線３Ａ１は片側のみにしか配設
することができないので、効率が悪く、レイアウト面で
も制約を受ける。しかも、各信号線間はピン数が増加す
るに伴って狭くなり、余裕が少なくなる。
【００１１】
【発明の目的】本発明の目的は、信号線−バスバー間の
ショートをなくし、パッケージの薄型化、ＴＡＢ化を可
能とし、かつ効率よく接続が可能で信号線の配列も容易
であるパッケージ構造の半導体装置を提供することにあ
る。
【００１２】
【発明の構成】即ち、本発明は、その中央部に複数のボ
ンディングパッドがほぼ直線状に配置されているパッド
列を有する半導体チップと、前記半導体チップに対する
電源電圧の供給のためのバスバーと前記半導体チップに
対する各種信号の入出力のための複数のリードとを有す
るリードフレームとを含み、前記バスバーは、前記パッ
ド列の一方の側に位置する第１の部分と、前記パッド列
の他方の側に位置する第２の部分と、前記パッド列を横
切って前記第１の部分と前記第２の部分とを接続する第
３の部分とを有し、前記パッド列の一方の側に位置する
各々の前記リードは、前記バスバーが他方の側に位置す
る前記パッド列の領域における各対応する前記ボンディ
ングパッドに電気的に接続されており、前記パッド列の
他方の側に位置する各々の前記リードは、前記バスバー
が一方の側に位置する前記パッド列の領域における各対
応する前記ボンディングパッドに電気的に接続されてい
る半導体装置に係わるものである。
【００１３】
【実施例】以下、本発明の実施例を説明する。
【００１４】図１〜図３は、本発明を例えばＤＲＡＭに
適用した第１の実施例を示すものである。
【００１５】本実施例のパッケージは既述したＬＯＣ構
造であるが、図１に示すように、多数のＡｌボンディン
グパッド１が一直線状に一列に配されていると共に、複
数（例えば３つ）のパッドをブロック化し、各ブロック
２０間においてバスバー２（Ｖｓｓ用）、３（Ｖ
ｃｃ用）を一方の側から他方の側へ、更には一方の側へ
と交互に横切らせて折曲させている。そして、これらの
折曲部２ａ、２ｂ及び３ａ、３ｂはコ字状又は逆コ字状
をなし、各折曲部の領域２１内には、上記各ブロックの
パッド１が存在している。バスバー２、３や信号線４、
５はＦｅ−Ｎｉ合金又はＣｕ等からなっている。
【００１６】また、上記折曲部の領域21内には、一方の
信号線５と他方の信号線４が夫々延設されていて、パッ
ド１の近傍にボンディング部５ａと４ａが配設されてい
る。
【００１７】そして、各ブロックでのパッド１のうち、
１つはバスバー２又は３に、他の２つは信号線４又は５
に夫々ワイヤ７、８、６、９でボンディングされてお
り、これらのボンディングはバスバーの片側でのみ行わ
れる。
【００１８】従って、既述したようにボンディングワイ
ヤがバスバー上をまたぐことはなく、信号線−バスバー
間のショートが生じることはない。そして、各ワイヤの
高さは可能な限り低くすることができるから、パッケー
ジを薄型化するのに好都合となる。
【００１９】また、パッド１の列の両側に信号線４と５
を共に配置しているので、所定のパッドを選択して所定
の信号線にパッド列の両側で夫々接続すればよく、１つ
のパッド列を有効に利用できる。しかも、チップ上にお
いてボンディングに必要な面積を減らすことができる。
特に、上記のように、バスバーの折曲領域21内に信号線
４、５を延設しているために、図11で示した如きパター
ンに比べ必要面積（特にチップ左右方向での面積）を大
きく減らせる。
【００２０】そして、チップの図面上下方向において
も、各側において各信号線４間、各信号線５間のピッチ
又は間隔が上記折曲領域21の存在によって広くなるか
ら、余裕をもって配置することができることになる。
【００２１】図４〜図５は、パッケージを一層薄型化で
きるＴＡＢ方式に本発明を適用した実施例を示すもので
ある。
【００２２】即ち、各パッド１上には夫々バンプ電極31
（例えばＡｌパッド１上にＴｉ蒸着、更にＡｕメッキを
かけたもの）が設けられ、このバンプ電極上に、フィル
ムテープ30に保持されたバスバー２、３の折曲部２ａ、
３ａ、信号線のボンディング部４ａ、５ａが夫々圧着さ
れている（32は接着剤である）。これによって、各パッ
ドとバスバー及び信号線との間が接続される。
【００２３】従って、このＴＡＢ方式の接続において
は、図９及び図10で示したように信号線がバスバー上を
またぐことなしに良好な接続が可能となる。そして、図
１〜図３で述べた例と同様の効果も奏することができ
る。
【００２４】図６は、図１〜図３の例を変形した他の実
施例を示すものである。
【００２５】この例の場合、図１に比べて、バスバー
２、３の折曲形状を変更し、台形状又は逆台形状として
いる。従って、上述した例と同様の効果が得られると共
に、斜めの折曲部２ａ、３ａ及び２ｂ、３ｂの存在によ
って、これらの折曲部に対して信号線の斜辺部４ｂ、５
ｂをレイアウト上からみて接近させても差支えなく、設
計が容易となる。
【００２６】以上、本発明を例示したが、上述の実施例
は本発明の技術的思想に基づいて更に変形が可能であ
る。
【００２７】例えば、上述のボンディングパッド列に対
するバスバーの折曲形状を三角形、円弧状等に変更でき
ることをはじめ、パッドの配置、個数、その列の状態
（上述の一直線に限らず、多少折れ曲がっていたり、曲
線状であってもよい。）も様々に変更してよい。
【００２８】なお、本発明のパッケージはＤＲＡＭ（16
メガ、64メガ等）だけでなく、その他の種々のデバイス
にも適用可能である。
【００２９】
【発明の作用効果】本発明は、上述したように、直線状
に配されたボンディングパッド列に対して一方の側から
他方の側へ、他方の側から一方の側へと交互に折曲げて
両側に配されたバスバー（電源線）と、ボンディングパ
ッド列からみてバスバーとは反対側に配された各リード
（信号線）とがそれぞれ対応するボンディングパッドに
電気的に接続されるため、リード用のボンディングワイ
ヤがバスバーをまたぐことはなく、リード−バスバー間
のショートが生じるおそれはない。そして、各ワイヤの
高さは可能な限り低くすることができ、パッケージの薄
型化に有利である。しかしも、ＴＡＢ化も可能であり、
薄型化にとって一層好都合である。
【００３０】また、所定のパッドを選択して所定の信号
線にパッド列の両側で夫々接続すればよく、１つのパッ
ド列を有効に利用できる。しかも、チップ上においてボ
ンディングに必要な面積を減らすことができる。特に、
バスバーの折曲領域内に信号線を延設しているために、
ボンディングにとって必要な面積を大きく減らすことが
できる。また、各信号線間のピッチ又は間隔が上記折曲
領域の存在によって広くなるから、余裕をもって配置す
ることができることになる。
【図面の簡単な説明】
【図１】本発明の実施例によるＬＯＣ構造のＩＣパッケ
ージの要部平面図である。
【図２】図１のII−II線断面図である。
【図３】図１のIII −III 線断面図である。
【図４】本発明の他の実施例によるＬＯＣ構造（但し、
ＴＡＢ方式）のＩＣパッケージの要部平面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】本発明の更に他の実施例によるＬＯＣ構造のＩ
Ｃパッケージの要部平面図である。
【図７】従来例によるＬＯＣ構造のＩＣパッケージの要
部平面図である。
【図８】図７のVIII−VIII線断面図である。
【図９】上記従来例をＴＡＢ方式に応用したときの要部
平面図である。
【図10】図９の一部分の拡大図である。
【図11】他の従来例によるＬＯＣ構造用のリードフレー
ムの一部分の平面図である。
【符号の説明】
１ ボンディングパッド ２ 電源線（ＶSS用） ３ 電源線（Ｖcc用） ２ａ、２ｂ、３ａ、３ｂ 折曲部 ４、５ 信号線 ４ａ、５ａ ボンディング部 ４ｂ、５ｂ 折曲部 ６、７、８、９ ボンディングワイヤ 10 ＩＣチップ 20 ブロック 21 折曲領域 31 バンプ電極

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 その中央部に複数のボンディングパッド
    がほぼ直線状に配置されているパッド列を有する半導体
    チップと、前記半導体チップに対する電源電圧の供給の
    ためのバスバーと前記半導体チップに対する各種信号の
    入出力のための複数のリードとを有するリードフレーム
    とを含み、 前記バスバーは、前記パッド列の一方の側に位置する第
    １の部分と、前記パッド列の他方の側に位置する第２の
    部分と、前記パッド列を横切って前記第１の部分と前記
    第２の部分とを接続する第３の部分とを有し、 前記パッド列の一方の側に位置する各々の前記リード
    は、前記バスバーが他方の側に位置する前記パッド列の
    領域における各対応する前記ボンディングパッドに電気
    的に接続されており、 前記パッド列の他方の側に位置する各々の前記リード
    は、前記バスバーが一方の側に位置する前記パッド列の
    領域における各対応する前記ボンディングパッドに電気
    的に接続されている 半導体装置。
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JP3048496B2 (ja) * 1993-04-16 2000-06-05 株式会社東芝 半導体装置
US5592020A (en) * 1993-04-16 1997-01-07 Kabushiki Kaisha Toshiba Semiconductor device with smaller package having leads with alternating offset projections
JP2005159235A (ja) * 2003-11-28 2005-06-16 Seiko Epson Corp 半導体装置及びその製造方法、配線基板、電子モジュール並びに電子機器

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