JP3048496B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置に係わり、
特にインナ−・リ−ドの形状が改善された半導体装置に
関する。
【０００２】
【従来の技術】現在、ダイナミック型ＲＡＭにおいて、
処理速度の高速化を図るために、メモリ回路を、複数の
ブロックに分割したものがある。図23は、メモリ回路を
分割したタイプのダイナミック型ＲＡＭのチップの構成
図で、図24は、その等価回路図である。
【０００３】図23に示すように、半導体チップ１内に
は、複数のメモリ回路ブロックＭＢ１〜ＭＢ４が設けら
れている。メモリ回路ブロックＭＢ１〜ＭＢ４を動作さ
せるためには、電源が必要である。従来では、チップ１
の縁（boundary）に、高電位電源パッド２、低電位電源
パッド３をそれぞれ、一つずつ設け、これらのパッド
２，３にそれぞれ、高電位電源線４、低電位電源線５を
接続している。これら電源線４，５をメモリ回路ブロッ
クＭＢ１〜ＭＢ４それぞれに接続し、動作のために必要
な高電位ＶＣＣ、および低電位ＶＳＳを得ている。
【０００４】しかしながら、上記構成は、等価回路で表
すと、ＦＩＧ．23に示すように、電源線４と電源線５と
の間に、スイッチと負荷とが直列接続されて成る抵抗成
分６-1〜６-4をそれぞれ、並列接続した形となる。この
ような回路では、各スイッチのオン、オフ、即ち各メモ
リ回路ブロックＭＢ１〜ＭＢ４自体のオン、オフの状態
によって、並列回路における合成抵抗値が変化するた
め、電源電圧の変動をきたすことになる。
【０００５】今後、各メモリ回路ブロックＭＢ１〜ＭＢ
４の高集積化が進むことは確実で、これに伴ってメモリ
回路を構成する素子の感度もより高まる、と言える。こ
のため、たとえ微少な電源電圧の変動であっても、メモ
リ回路ブロックＭＢ１〜ＭＢ４の誤動作の原因となり得
る。
【０００６】
【発明が解決しようとする課題】このような問題を解決
するために、本願発明者らは、電源を、各メモリ回路ブ
ロック毎に分割することを試みた。この試みでは、その
等価回路が、電源線と電源線との間に、一つのメモリ回
路ブロックが直列接続されただけとなるので、上記並列
接続による合成抵抗値の変化、という問題が解消され、
電源電圧の変動を抑制することができた。
【０００７】しかし、各メモリ回路ブロック毎に電源を
それぞれ設けるために、パッド数が増える、という困難
に直面した。パッド数が増えれば、必然的にリ−ド数
（ピン数）も増える。リ−ド数（ピン数）が増えれば、
半導体チップを収容するためのパッケ−ジのサイズを大
きくしなければならない。パッケ−ジのサイズの増大
は、半導体装置の大形化を意味するので、この半導体装
置を使用して生産した二次的な製品、例えばコンピュ−
タやワ−ドプロセッサ等の小形化を妨げる。また、ピン
数の無用な増加は、使い易さ、という面にも影響を与え
る。
【０００８】この発明は上記の点に鑑み為されたもの
で、その目的は、ピン数の無用な増加を防止でき、パッ
ケ−ジ・サイズの小形化を達成できる半導体装置を提供
することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体装置では、複数の側面を有
し、外部電極として機能するパッドを含む半導体チップ
と、前記複数の側面のうちの一の側面に実質的に並行し
て延びる部分を有するとともに、少なくとも一つの凸
部、および少なくとも一つの凹部を有する第１のリード
部材と、前記第１のリード部材よりも前記外部電極から
離れるとともに前記第１のリード部材に隣接して配置さ
れた、前記第１のリード部材が有する少なくとも一つの
凹部に突出する少なくとも一つの凸部、および前記第１
のリード部材が有する少なくとも一つの凸部が突出され
る少なくとも一つの凹部を有する第２のリード部材と、
前記第１のリード部材が有する少なくとも一つの凸部に
接続された、この第１のリード部材と前記外部電極とし
て機能するパッドとを電気的に接続するための第１の接
続部材と、前記第２のリード部材が有する少なくとも一
つの凸部に接続された、この第２のリード部材と前記外
部電極として機能する他のパッドとを電気的に接続する
ための第２の接続部材とを具備することを特徴としてい
る。
【００１０】
【００１１】
【００１２】
【００１３】
【作用】上記半導体装置であると、第１のリード部材が
有する少なくとも一つの凹部に突出する少なくとも一つ
の凸部、および第１のリード部材が有する少なくとも一
つの凸部が突出される少なくとも一つの凹部を有する第
２のリード部材を具備するので、第１のリード部材と第
２のリード部材とを、より狭い範囲中に隣接させること
ができる。これによりパッケージの小型化をより促進で
きる。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。この説明において全図にわたり共通の部分
には共通の参照符号を付すことで重複する説明を避ける
ことにする。
【００２０】図１は、この発明の第１の実施例に係わる
半導体装置の平面図、図２は、図１に示すダイナミック
型ＲＡＭチップの概略的な構成を示すブロック図、図３
は、図１に示す半導体装置をパッケ−ジングした後の斜
視図である。尚、図１に示す平面図には、チップがリ−
ド・フレ−ム上に載置された状態が示されている。
【００２１】図１に示すように、まず、金属製のリ−ド
・フレ−ム１０がある。このリ−ド・フレ−ム１０は、
チップ１１を載置するためのベット１２、ベット１２を
フレ−ムに繋いでおくための吊りピン１４、後にピンと
成るリ−ド１５、樹脂封止時にリ−ド１５どうしの隙間
から樹脂が流出することを防ぐためのダム・バ−１６等
から主に構成されている。参照符号１７は、後にチップ
を封止するために形成されるモ−ルド樹脂を示してい
る。モ−ルド樹脂１７によりチップ１１を封止した後、
ダム・バ−１６の切断、アウタ・リ−ドの切断および成
形を行うと、図３に示すように、ＳＩＰ(Single In-lin
e Package)型の半導体装置となり、市場へ供給される。
【００２２】リ−ド１５において、一般に、モ−ルド樹
脂１７の中に取り込まれる部分は、インナ・リ−ドと呼
ばれ、また、モ−ルド樹脂１７の外に露出される部分は
アウタ・リ−ドと呼ばれる。モ−ルド樹脂１７外に露出
されたアウタ・リ−ドは、後に外部ピンとして機能する
（図３参照）。
【００２３】インナ・リ−ドの部分には、ボンディング
・ワイヤ１８…を接続するためのボンディング領域１９
…が設けられており、これらのボンディング領域１９…
におけるインナ・リ−ドの幅は、確実なワイヤ・ボンデ
ィングが行われるように、他の部分よりも広くされてい
る。
【００２４】リ−ド群１５…のうち、端側に配置された
１５Ａ、１５Ｂ、１５Ｃおよび１５Ｄは、他のリ−ドと
異なり、チップ１１の側面と平行な方向に沿って延長形
成されている。最も端側のリ−ド１５Ａおよびリ−ド１
５Ｄには高電位ＶＣＣが印加される。さらにリ−ド１５
Ａに隣り合うリ−ド１５Ｂには低電位ＶＳＳ（例えば接
地）が印加され、リ−ド１５Ｄに隣り合うリ−ド１５Ｃ
には低電位ＶＳＳ（例えば接地）が印加される。この結
果、図３に示すように、図１に示すチップ１１を樹脂封
止した後においては、最も端側のピンが高電位ＶＣＣが
供給されるピンとなり、このピンに隣り合ったピンが低
電位ＶＳＳが供給されるピンとなる。
【００２５】リ−ド１５Ａ〜１５Ｄそれぞれには、凹部
および凸部が連続して形成されている。リ−ド１５Ａ〜
１５Ｄのそれぞれが有する凸部は、リ−ド１５Ａ〜１５
Ｄの他の部分に比較して幅が広くなっており、ここにボ
ンディング領域１９…が設けられる。このような凸部
は、リ−ド１５Ａ〜１５Ｄそれぞれにおいて、複数個ず
つ設けられている。リ−ド１５Ａに隣り合ったリ−ド１
５Ｂは、互いの凹部および凸部が噛み合されるようにし
て配置されている。同様に、リ−ド１５Ｄに隣り合った
リ−ド１５Ｃにおいても、互いの凹部および凸部が噛み
合されるようにして配置されている。
【００２６】上記凸部、およびインナ・リ−ドの先端に
設けられたボンディング領域１９…の各々には、ボンデ
ィング・ワイヤ１８…の一端が接続され、その他端はチ
ップ１１の縁に沿って設けられたパッド２-1〜２-9、３
-1〜３-9および２０…（図２参照）に接続される。
【００２７】図２に示すように、チップ１１内には、複
数のダイナミック型メモリ回路ブロックＭＢ１〜ＭＢ９
が設けられている。メモリ回路ブロックＭＢ１〜ＭＢ９
をそれぞれ動作させるための電源は、各メモリ回路ブロ
ック毎に分割して設けられている。
【００２８】この発明に係る半導体装置では、電源を各
メモリ回路ブロック毎に設けるために、チップ１１の縁
に沿って、各メモリ回路ブロックＭＢ１〜ＭＢ９に各対
応する高電位（ＶＣＣ）電源パッド２-1〜２-9、低電位
（ＶＳＳ）電源パッド３-1〜３-9が設けられる。
【００２９】高電位電源パッド２-1〜２-9はそれぞれ、
高電位電源線４-1〜４-9を介して、各対応するメモリ回
路ブロックＭＢ１〜ＭＢ９に接続される。また、低電位
電源パッド３-1〜３-9はそれぞれ、低電位電源線５-1〜
５-9を介して、各対応するメモリ回路ブロックＭＢ１〜
ＭＢ９に接続される。
【００３０】高電位電源パッド２-1〜２-4はそれぞれ、
ボンディング・ワイヤ１８…を介してリ−ド１５Ａに電
気的に接続され、高電位電源パッド２-6〜２-9はそれぞ
れ、ボンディング・ワイヤ１８…を介してリ−ド１５Ｄ
に電気的に接続される。また、高電位電源パッド２-5
は、ボンディング・ワイヤ１８を介して他のリ−ド１５
Ｆ（図１参照）に電気的に接続される。
【００３１】低電位電源パッド３-1〜３-4はそれぞれ、
ボンディング・ワイヤ１８…を介してリ−ド１５Ｂに電
気的に接続され、低電位電源パッド３-6〜３-9はそれぞ
れ、ボンディング・ワイヤ１８…を介してリ−ド１５Ｃ
に電気的に接続される。また、低電位電源パッド３-5
は、ボンディング・ワイヤ１８を介して他のリ−ド１５
Ｅ（図１参照）に電気的に接続される。
【００３２】メモリ回路ブロックＭＢ１〜ＭＢ９への電
源供給は、ピン数の増加を抑制するために、極力、リ−
ド１５Ａ、１５Ｂ、１５Ｃおよび１５Ｄを用いて行われ
ることが望ましい。しかし、チップ１１内における回路
レイアウトが困難となる等の制約がある場合には、第１
の実施例のように、一部のメモリ回路ブロック、即ちメ
モリ回路ブロックＭＢ５への電源供給を、他のリ−ド即
ちリ−ド１５Ｅ、１５Ｆを用いて行うようにしても良
い。この場合でも、メモリ回路ブロックＭＢ１〜ＭＢ４
においてはリ−ド１５Ａ，１５Ｂが共有され、メモリ回
路ブロックＭＢ６〜ＭＢ９においてはリ−ド１５Ｃ，１
５Ｄが共有されることになるので、ピン数の無用な増加
は避けられている。
【００３３】図２中、参照符号２０…に示される複数の
パッドには、信号入力／出力パッド、および図示せぬメ
モリ周辺回路を動作させるために必要な電源を得るため
の高電位／低電位電源パッドが含まれている。尚、本明
細書では、入力信号、出力信号および周辺回路について
の詳細は省略する。
【００３４】次に、この発明の第２の実施例について説
明する。図４は、この発明の第２の実施例に係わる半導
体装置を概略的に示す平面図である。
【００３５】図１〜図３を参照して説明した半導体装置
では、凹部および凸部を連続して有するリ−ド１５Ａ、
１５Ｂが、チップ１１の一つの辺に沿って延長形成さ
れ、この一つの辺に相対向する他辺に沿って、さらに凹
部および凸部を連続して有するリ−ド１５Ｃ、１５Ｄが
延長形成されている。
【００３６】これを、図４に示すように、リ−ド１５
Ｃ、リ−ド１５Ｄを設けず、凹部および凸部を連続して
有するリ−ド１５Ａ、１５Ｂを、チップ１１の一つの辺
のみに沿って延長形成されるようにしても良い。
【００３７】上記構成を有する第２の実施例において
も、第１の実施例と同様な効果を得ることができる。次
に、この発明の第３の実施例について説明する。
【００３８】図５は、この発明の第３の実施例に係わる
半導体装置を概略的に示す平面図、図６は図５に示す半
導体装置をパッケ−ジングした後の斜視図である。図１
〜図４を参照して説明した第１、第２の半導体装置はい
ずれも、ＳＩＰ型の半導体装置であった。
【００３９】このような半導体装置を、図５〜図６に示
すように、モ−ルド樹脂１７の相対向する側面からそれ
ぞれ外部ピンが引き出された、ＳＯＰ(Small Out-line
Package)型、あるいはＤＩＰ（Dual In-line Package）
型としても良い。
【００４０】この実施例では、高電位ＶＣＣが印加され
るリ−ド１５Ａと低電位ＶＳＳが印加されるリ−ド１５
Ｂとが、互いに反対方向に引き出されている。同様に、
リ−ド１５Ｄとリ−ド１５Ｃとが、互いに反対方向に引
き出されている。
【００４１】図７は、この発明の第４の実施例に係わる
半導体装置を概略的に示す平面図、図８は図７に示す半
導体装置をパッケ−ジングした後の斜視図である。この
発明に係る半導体装置は、ＳＩＰ型、ＤＩＰ型の他、Ｑ
ＦＰ型のように、４方向にピンが設けられるように変形
することも可能である。
【００４２】次に、この発明の第５の実施例について説
明する。図９は、この発明の第５の実施例に係わる半導
体装置を示す図で、（ａ）図は主要な部分を拡大して示
した平面図、（ｂ）図は（ａ）中の９ｂ−９ｂ線に沿う
断面図である。
【００４３】図９（ａ）および（ｂ）に示すように、リ
−ド１５Ｂは、リ−ド１５Ａとチップ１１との間に配置
されている。ボンディング・ワイヤ１８Ａ…の一端は高
電位電源パッド２-1〜２-3に接続され、他端はリ−ド１
５Ａの凸部に設けられたボンディング領域１９…に接続
される。この時、ボンディング・ワイヤ１８Ａ…は、リ
−ド１５Ｂの上を飛び越す。また、ボンディング・ワイ
ヤ１８Ｂ…の一端は低電位電源パッド３-1〜３-3に接続
され、他端はリ−ド１５Ｂの凸部に設けられたボンディ
ング領域１９…に接続される。リ−ド１５Ｂ上には絶縁
層３０が形成されている。絶縁層３０は、ボンディング
・ワイヤ１８Ａ…が飛び越える領域に対応して設けられ
ている。この実施例では、リ−ド１５Ｂのうち、チップ
１１と相対向し、かつ凸部を除いた部分に、絶縁層３０
が設けられている。
【００４４】尚、図９（ｂ）中、参照符号３１により示
される部材は、チップ１１を、ベッド１２上に接着させ
るための接着剤の層である。上記装置では、ワイヤ１８
Ａのボンディング長が、ワイヤ１８Ｂのボンディング長
よりも長くなっている。ワイヤ・ボンディング法では、
ワイヤのボンディング長が長くなるにつれ、ル−プ高さ
ＨＡおよびＨＢは徐々に低くなっていく。ル−プ高さＨ
ＡおよびＨＢが低くなるにつれ、モ−ルディング時にワ
イヤがモ−ルド樹脂により流され、ワイヤとリ−ドとが
接触する確率が高まってくる。この確率は、特にパッケ
−ジサイズの増加を抑制しつつ、ピン数を増加させるた
めに、リ−ドどうしの間隔が狭くされた装置、あるいは
パッドどうしの間隔が狭くされた装置において高くな
る。この発明に係る装置が、もし上記のような装置であ
った場合、ワイヤ１８Ａのル−プ高さＨＡは、ワイヤ１
８Ｂのル−プ高さＨＢよりも低いために、ワイヤ１８Ａ
がリ−ド１５Ｂに接触する確率が高まる。
【００４５】しかし、図９（ａ）および（ｂ）に示すよ
うに、リ−ド１５Ｂの上に絶縁層３０を設けた装置であ
れば、ワイヤ１８Ａが、モ−ルド樹脂により流されてリ
−ド１５Ｂに接触したとしても、リ−ド１５Ｂの上に絶
縁層３０が形成されているために、ワイヤ１８Ａとリ−
ド１５Ｂとが短絡することは無い。
【００４６】また、図９（ａ）および（ｂ）に示す絶縁
層３０は、ワイヤボンディング以前に、リ−ド１５Ｂ上
に絶縁物をコ−ティングしたり、あるいは絶縁性テ−プ
を貼付することによって形成される。従って、パッケ−
ジングした後は、図１０に示すように、リ−ド１５Ｂ上
には、モ−ルド樹脂１７以外の絶縁物で成る絶縁層３０
が存在することとなる。
【００４７】次に、この発明の第６の実施例について説
明する。図11は、この発明の第６の実施例に係わる半導
体装置を示す図で、（ａ）図は主要な部分を拡大して示
した平面図、（ｂ）図は11ｂ−11ｂ線に沿う断面図であ
る。
【００４８】図11（ａ）および（ｂ）に示すように、図
中、最も端側に位置するリ−ド１５Ａとチップ１１との
間に配置されたリ−ド１５Ｂのうち、凸部を除いた部分
が、ボンディングワイヤ１８Ａおよび１８Ｂから遠ざか
る方向に、押し下げられている。これにより、凸部を除
いたリ−ド１５Ｂの部分が、これら凸部に設けられたボ
ンディング領域１９の表面よりも、低くされている。
【００４９】上記の構成を有する半導体装置であると、
凸部を除いたリ−ド１５Ｂの部分が、ワイヤ１８Ａおよ
び１８Ｂから遠ざけられることで、ワイヤ１８Ａのル−
プ高さＨＡを、大きくすることができる。このために、
第５の実施例と同様に、ワイヤ１８Ａとリ−ド１５Ｂと
が接触する確率を低くすることができる。よって、第４
の実施例と同様に、ワイヤ１８Ａがリ−ド１５Ｂに接触
することにより発生する短絡不良を防止することができ
る。
【００５０】尚、図11（ａ）および（ｂ）に示すような
形状を持つリ−ド１５Ｂは、パッケ−ジの厚みを、極力
薄くするために行われるベッド１２のディプレス工程に
おいて、ベッド１２と同時にリ−ド１５Ｂを、ディプレ
スすることで形成することができる。
【００５１】次に、この発明の第７の実施例について説
明する。図12（ａ）および（ｂ）は、この発明の第７の
実施例に係る半導体装置を示す図で、（ａ）図は主要な
部分を拡大して示した平面図、（ｂ）図は（ａ）図中の
12ｂ−12ｂ線に沿う断面図である。
【００５２】図12（ａ）および（ｂ）に示すように、第
７の実施例に係る装置は、基本的に図11（ａ）および
（ｂ）に示した装置に準ずるものである。相違点は、凸
部を除いたリ−ド１５Ｂの部分の表面の位置がリ−ド１
５Ａの表面の位置とベッド１２の表面の位置との中間に
あることである。図12（ｂ）には、リ−ド１５Ａの表面
の位置を表した直線４１が図示されている。その直線４
１から凸部を除いたリ−ド１５Ｂの部分の表面の位置ま
での距離はΔｔ１であり、同様にベッドの表面位置まで
の距離はΔｔ２である。そして、距離Δｔ１は距離Δｔ
２よりも小さい。
【００５３】上記構成を有する装置であると、リ−ド１
５Ｂとワイヤ１８Ａおよび１８Ｂとの短絡を防止できる
とともに、リ−ド１５Ｂの極端な塑性変形、あるいは破
断を防止できる、という効果を得ることができる。
【００５４】リ−ド１５Ｂは、図12（ａ）中に示す12ｂ
−12ｂ線に沿う方向において、フレ−ムに支持されてい
ない。既に説明した図１には、その詳細が示されてい
る。このようなリ−ドフレ−ムを用いてベッド１２と同
時にリ−ド１５Ｂをディプレスしたとする。ここで、も
し、ベッド１２のディプレス量が大きかったとすると、
プレス時にリ−ド１５Ｂは、12ｂ−12ｂ線に沿った方向
に支えがないために、ベッド１２の方向に引張られてし
まう。この引張りによって、リ−ド１５Ｂが極端な塑性
変形を起こしてくびれてしまったり、最悪の場合にはリ
−ド１５Ｂが破断する。
【００５５】次に、この発明の第７の実施例に係る装置
の製造方法について説明する。図13（ａ）〜（ｃ）はそ
れぞれ、この発明の第７の実施例に係る半導体装置の製
造工程途中における断面図である。
【００５６】図13（ａ）は、ディプレス前のリ−ドフレ
−ムを示している。図13（ａ）に示すリ−ドフレ−ム
を、図13（ｂ）に示すように、ベッド１２および凸部を
除いたリ−ド１５Ｂを押し下げるためのポンチ４２を有
する上型４３と、凸部を含むリ−ド１５Ａ、およびリ−
ド１５Ｂの凸部のみを押し上げるためのポンチ４４を有
する下型４５とによって、リ−ドフレ−ムをプレスす
る。
【００５７】次に、図13（ｃ）に示すように、プレス用
の型を代え、ベッド１２のみを、さらに押し下げるため
のポンチ４６を有する上型４７と、凸部を含むリ−ド１
５Ａ、およびリ−ド１５Ｂの凸部のみを押し上げるため
のポンチ４８を有する下型４９とによって、リ−ドフレ
−ムを再度プレスする。
【００５８】このように、リ−ドフレ−ムのプレスを、
プレス量の小さい第１の工程と、その後にベッド１２の
みをディプレスする、プレス量の大きい第２の工程との
２回の工程に分けることで、リ−ド１５Ｂの極端な塑性
変形、あるいは破断を防止することができる。
【００５９】次に、この発明の第８の実施例について説
明する。図14は、この発明の第８の実施例に係る半導体
装置を示す図で、（ａ）図は主要な部分を拡大して示し
た平面図、（ｂ）図は（ａ）図中の14ｂ−14ｂ線に沿う
断面図である。
【００６０】図14（ａ）および（ｂ）に示すように、第
８の実施例に係る装置は、第５〜第７の実施例に係る装
置と、同様な目的、即ちリ−ド１５Ｂとワイヤ１８Ａお
よび１８Ｂとの短絡を防止しようとするものである。
【００６１】図14（ａ）および（ｂ）に示すように、凸
部を除いたリ−ド１５Ｂの表面が、ワイヤ１８Ａおよび
１８Ｂから遠ざかる方向に、エッチングにより掘下げら
れている。
【００６２】上記構成を有する装置であると、凸部を除
いたリ−ド１５Ｂの部分を、ワイヤ１８Ａおよび１８Ｂ
から遠ざけることができるので、第４の実施例などと同
様に、ワイヤ１８Ａとリ−ド１５Ｂとの短絡を防止でき
る。
【００６３】次に、この発明の第８の実施例に係る装置
の製造方法について説明する。図15（ａ）は、この発明
の第８の実施例に係る装置の製造工程途中における平面
図、図15（ｂ）は図15（ａ）中の15ｂ−15ｂ線に沿う断
面図、図16は、この発明の第８の実施例に係る装置の製
造工程途中における断面図である。
【００６４】まず、図15（ａ）および（ｂ）に示すよう
に、リ−ドフレ−ムの表面に、凸部を除いたリ−ド１５
Ｂの部分に応じた開孔部５１を有するマスキングテ−プ
５０を貼る。この後、図16に示すように、エッチング液
５３を噴霧する。これにより、エッチング液５３が開孔
部５１を介してリ−ド１５Ｂの表面に達し、凸部を除い
たリ−ド１５Ｂの表面のみがエッチングされる。このよ
うな製法により、図１４（ａ）および（ｂ）に示したリ
−ドフレ−ムが形成される。
【００６５】次に、この発明の第９の実施例について説
明する。図１７は、この発明の第９の実施例に係わる装
置を示す図で、（ａ）図は主要な部分を拡大して示した
平面図、（ｂ）図は（ａ）図中17ｂ−17ｂ線に沿う断面
図である。
【００６６】第１〜第８の実施例の半導体装置ではいず
れも、リ−ド１５Ａおよび１５Ｂがそれぞれ、連続した
凹部および凸部を有しており、かつリ−ド１５Ａと１５
Ｂとは、互いの凹部および凸部が噛み合されるようにし
て隣り合って配置されている。
【００６７】このような形状を有する半導体装置である
と、図17（ａ）および図17（ｂ）に示すように、ワイヤ
１８Ａ…および１８Ｂ…とボンディング領域１９…との
接続位置を、一本の仮想線３２上に設定することができ
る。
【００６８】このように、接続位置を一本の仮想線３２
上に設定すると、各ワイヤのボンディング長をほぼ均一
化することができる。ボンディング長がほぼ均一化され
ると、各ワイヤにおけるル−プ高さＨＡとＨＢとのバラ
ツキが少なくなるので、リ−ド１５Ａに接続されるワイ
ヤ１８Ａが、リ−ド１５Ｂに接触する問題を低減するこ
とができる。このため、第４〜第８の実施例と同様、ワ
イヤ１８Ａ…と、リ−ド１５Ｂとの短絡を防止すること
ができる。
【００６９】尚、図17（ａ）および図17（ｂ）に示した
ワイヤ１８Ａおよび１８Ｂの接続状態は、第１〜第８の
実施例に係る装置の全てで実現させることが可能であ
る。次に、この発明の第１０の実施例に係る半導体装置
について説明する。
【００７０】図18は、この発明の第１０の実施例に係わ
る半導体装置を示す図で、（ａ）図は主要な部分を拡大
して示した平面図、（ｂ）図は（ａ）図の18ｂ−18ｂ線
に沿う断面図である。
【００７１】図18（ａ）および（ｂ）に示すように、第
１０の実施例に係る装置は、第９の実施例に係る装置の
ように、ワイヤ１８Ａおよび１８Ｂの長さをそれぞれ均
一にしようとするものである。
【００７２】この発明に係る装置は、第１のリ−ド１５
Ａおよび第２のリ−ド１５Ｂそれぞれが、凹部と凸部と
を連続して有している。このために、第９の実施例（図
17（ａ）および（ｂ）参照）により説明した方式を積極
的に採用しないと、ワイヤ１８Ａのボンディング位置と
ワイヤ１８Ｂのボンディング位置とが互いにずれ、ワイ
ヤ１８Ａの長さとワイヤ１８Ｂの長さとが異なってしま
う。
【００７３】第１０の実施例に係る装置では、第９の実
施例に係る装置とは異なった方式により、ワイヤ１８Ａ
の長さとワイヤ１８Ｂの長さを均一にする。図18（ａ）
および図18（ｂ）に示すように、チップ１１に設けられ
ている高電位側パッド群２-1〜２-3を形成する位置と、
低電位側パッド群３-1〜３-3を形成する位置とを互いに
ずらす。図18（ａ）では、互いに距離Ｄだけ離れてい
る。
【００７４】このように、チップ側のボンディング位
置、即ちパッドの配置を、高電位側パッド群と低電位側
パッド群とで、互いにずらすことで、ワイヤ１８Ａの長
さとワイヤ１８Ｂの長さとを、ほぼ均一に揃えることが
できる。
【００７５】次に、この発明の第１１の実施例に係る半
導体装置について説明する。図19は、この発明の第１１
の実施例に係る装置の平面図である。図19に示すよう
に、リ−ド１５Ａの一つの凸部１９にワイヤ１８Ａを複
数、同様にリ−ド１５Ｂの一つの凸部１９にワイヤ１８
Ｂを複数接続するようにしても良い。この場合には、高
電位側電源パッド２-1〜２-4および低電位側電源パッド
３-1〜３-4は、交互ではなく、互いに一塊となってチッ
プ１１中に設けられる。
【００７６】図20は、この発明の第１２の実施例に係る
半導体装置の平面図である。第１２の実施例に係る装置
は、リ−ドフレ−ムの使い方の例に関している。図20に
示すように、互いに隣接したリ−ド１５Ａおよび１５
Ｂ、および互いに隣接したリ−ド１５Ｃおよび１５Ｄを
それぞれ有する場合、ワイヤ１８が接続されない場合も
ある。
【００７７】例えばチップ１１が、その一つの縁に、電
源パッドのうち、高電位側電源パッド群２-1〜２-4のみ
が配置され、他の縁に、電源パッドのうち、低電位側電
源パッド群３-1〜３-4のみが配置されたものの時であ
る。
【００７８】この場合には、使用しないリ−ド、この例
では、リ−ド１５Ａ、リ−ド１５Ｄは、無接続（Ｎ．
Ｃ．）とすれば良い。図21は、この発明の第１３の実施
例に係る半導体装置の平面図である。
【００７９】第１３の実施例に係る装置は、搭載するＩ
Ｃチップの、他の例に関している。搭載されるチップ
は、ダイナミック型ＲＡＭチップの他、図21に示すよう
に、ＣＰＵ、論理回路、メモリなどを集積したマイクロ
コンピュ−タチップ６０でも良い。この時、マイクロコ
ンピュ−タチップ６０では、各回路ブロック個々に、電
源が接続される。
【００８０】図22は、この発明の第１４の実施例に係る
半導体装置の平面図である。第１４の実施例に係る装置
は、搭載するＩＣチップの、他の例に関している。図22
に示されるチップ１１は、ラムバスＤＲＡＭ（以下、Ｒ
ＤＲＡＭと称す）である。
【００８１】図22に示すように、ＲＤＲＡＭチップ１１
には、通常のＤＲＡＭと同じ構成を持つメモリコア部
と、図示せぬＣＰＵ(MASTER)チップとメモリコア部との
インタ−フェ−スとしての機能を持つスレ−ブ(SLAVE)
ロジック部とが含まれている。ＲＤＲＡＭチップ１１
は、通常のＤＲＡＭと異なり、スレ−ブロジック部を有
することが特徴である。
【００８２】これらの２つの主要な回路部のうち、メモ
リコア部には、複数のメモリセルアレイ（図中では１８
本）と、各メモリセルアレイ毎に設けられたロウデコ−
ダ（ＲＤ）と、各メモリセルアレイ毎に設けられたセン
スアンプ（Ｓ／Ａ）群と、２つのメモリセルアレイで共
通に設けられたカラムデコ−ダ（Ｃ／Ｄ）とからなる複
数のメモリブロック（図中では９つ）が含まれている。
メモリコア部には、これらのメモリブロックに加え、メ
モリ周辺回路部が含まれている。メモリ周辺回路部に
は、ロウアドレスバッファなどを含むロウ系回路部と、
カラムアドレスバッファなどを含むカラム系回路部と、
入出力バッファと、カウンタ回路およびデ−タリフレッ
シュ回路などを含む制御回路部などが含まれている。
【００８３】また、スレ−ブ回路部には、各メモリブロ
ック毎に設けられたインタ−フェ−ス回路（Ｉ／Ｆ）
と、クロック回路やインタ−フェ−ス回路の動作タイミ
ングを制御する制御回路などが含まれている。
【００８４】上記構成のＲＤＲＡＭにおいて、図２など
に示したように電源を、メモリコア部内のメモリブロッ
ク毎に設ける。さらにスレ−ブロジイク回路部にも、メ
モリコア部の電源から独立された電源を設ける。そし
て、図１に示したようなリ−ドフレ−ムを用いる。これ
により、誤動作の少ないＲＤＲＡＭが得られるうえに、
ピン数の増加を防止でき、パッケ−ジが小型化される。
【００８５】また、図22では、電源システムの他の例が
示されている。即ち、図２に示した例では、メモリブロ
ック毎に電源を分割せず、メモリコア部に一つのＶＣＣ
電源線４-1と、一つのＶＳＳ電源線５-1とを設けてい
る。そして、電源線４-1、５-1それぞれに、複数のパッ
ドを接続する。これにより、電源線４-1、５-1それぞれ
が、たくさんの部分で、ＶＣＣリ−ドやＶＳＳリ−ドと
電気的に接続されるようになり、電源線４-1、５-1にお
ける電位変動が防止される。よって、電源をメモリブロ
ック毎に分割した方式のチップと同様なる効果を得るこ
とができる。
【００８６】さらに、図22に示すＲＤＲＡＭでは、電源
線４-2、５-2それぞれが、クロック及び制御回路部の近
くに集中して、複数のパッド２-5〜２-7, ３-5〜３-7が
接続されている。クロック及び制御回路部は、デ−タ転
送速度が、例えば５００メガバイト／秒という、高速な
るデ−タ転送制御を行うので、電源の、僅かな電位変動
が誤動作の要因となる。このような、電気的に繊細な回
路の近くで、電源線４-2、５-2と、ＶＣＣリ−ドやＶＳ
Ｓリ−ドとを集中的に接続する。これにより、電気的に
繊細な回路を、誤動作し難くすることができる。
【００８７】上記各実施例により説明した半導体装置で
あると、まず、回路ブロック毎に、電源を分割して設け
ることにより、電源間に一つの回路ブロックが直列接続
された等価回路を実現している。これにより、従来の並
列接続による合成抵抗値の変化、という問題が無くな
り、電源電圧の変動が抑制され、誤動作の恐れが少なく
される。従って、ＩＣチップは、誤動作が少なく、信頼
性が高まる。
【００８８】また、複数の回路ブロックにおいて、高電
位ＶＣＣが印加されるリ−ド、例えばリ−ド１５Ａ、お
よび低電位ＶＳＳが印加されるリ−ド、例えばリ−ド１
５Ｂを共有されているので、ピン数の無用な増加を防止
することができる。
【００８９】さらに、複数の回路ブロックで共有され、
かつ並行するリ−ド、例えばリ−ド１５Ａとリ−ド１５
Ｂがそれぞれ、凹部および凸部を連続して有しており、
かつこれらの凹部および凸部が互いに噛み合わされるよ
うにして設けられている。そして、ボンディング領域１
９を凸部に設けている。この構成では、ボンディング領
域を確保するために、全体的に幅が広くされているリ−
ドを２本並行させるよりも、平面的な面積を縮小させる
ことができる。従って、パッケ−ジ・サイズの小形化を
達成できる。
【００９０】また、図９（ａ）、（ｂ）および図10に示
した装置のように、例えばリ−ド１５Ａと並行し、かつ
チップ１１と隣り合うリ−ド、例えばリ−ド１５Ｂの上
に絶縁層３０を設けることにより、リ−ド１５Ａにボン
ディングされるべきワイヤ１８Ａが、リ−ド１５Ｂに接
触しても短絡しないので、信頼性を高めることができ
る。また、製造歩留りも向上させることができる。
【００９１】また、図11〜図16に示した装置のように、
凸部を除くリ−ド１５Ｂの表面が、凸部（ボンディング
領域）１９の表面位置よりも低くすることでも、リ−ド
１５Ａにボンディングされるべきワイヤが、リ−ド１５
Ｂに接触し難くなるので、第５の実施例と同様に信頼性
を高めることができる。また、製造歩留りも向上させる
ことができる。
【００９２】また、図17（ａ）、（ｂ）に示した装置の
ように、この発明に関わるリ−ドの形状を有するもので
あると、ボンディング位置をほぼ一本の仮想線３２上に
設定することができる。ボンディング位置をほぼ一本の
仮想線３２上に設定し、リ−ド１５Ａおよび１５Ｂにお
けるボンディング位置を一致させれば、ワイヤ１８のル
−プ高さをほぼ均一化でき、リ−ドへのワイヤの無用な
接触を避けられるようになる。このため、第４、第５の
実施例と同様に、信頼性を高めることができる。また、
製造歩留りも向上させることができる。さらに、ワイヤ
１８Ａおよび１８Ｂの長さも、ほぼ一定となるので、製
造が容易かつ効率的となる、という効果を得ることがで
きる。尚、ワイヤ１８Ａおよび１８Ｂの長さを均一化す
る方式としては、図18（ａ）、（ｂ）に示した装置のよ
うに、チップにおけるパッドの位置をずらすことでも達
成できる。
【００９３】この発明は、上記各実施例に限られるもの
ではなく、その主旨を逸脱しない範囲において、種々の
変形実施も可能である。また、チップ１１を封止するた
めの部材についても、モ−ルド樹脂の他、セラミック・
パッケ−ジを用いても良い。
【００９４】
【発明の効果】以上説明したように、この発明によれ
ば、ピン数の無用な増加の防止、およびパッケ−ジ・サ
イズの小形化を達成できる半導体装置を提供することが
できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１の実施例に係る半導体装
置の平面図。
【図２】図２はこの発明の第１の実施例に係る半導体装
置が有するダイナミック型ＲＡＭチップの構成図。
【図３】図３はこの発明の第１の実施例に係る半導体装
置の外観図。
【図４】図４はこの発明の第２の実施例に係る半導体装
置の平面図。
【図５】図５はこの発明の第３の実施例に係る半導体装
置の平面図。
【図６】図６はこの発明の第３の実施例に係る半導体装
置の外観図。
【図７】図７はこの発明の第４の実施例に係る半導体装
置の平面図。
【図８】図８はこの発明の第４の実施例に係る半導体装
置の外観図。
【図９】図９はこの発明の第５の実施例に係る半導体装
置を示す図で、（ａ）図は平面図、（ｂ）図は（ａ）図
中の9b−9b線に沿う断面図。
【図１０】図10は、この発明の第５の実施例に係る半導
体装置のパッケ−ジング後における断面図。
【図１１】図11はこの発明の第６の実施例に係る半導体
装置を示す図で、（ａ）図は平面図、（ｂ）図は（ａ）
図中の 11b−11b 線に沿う断面図。
【図１２】図12はこの発明の第６の実施例に係る半導体
装置を示す図で、（ａ）図は平面図、（ｂ）図は（ａ）
図中の 12b−12b 線に沿う断面図。
【図１３】図13はこの発明の第７の実施例に係る半導体
装置の製造方法を説明するための図で、（ａ）〜（ｃ）
図はそれぞれ、主要な工程毎の断面図。
【図１４】図14はこの発明の第８の実施例に係る半導体
装置を示す図で、（ａ）図は平面図、（ｂ）図は（ａ）
図中の 14b−14b 線に沿う断面図。
【図１５】図15はこの発明の第８の実施例に係る半導体
装置の製造方法を説明するための図で、（ａ）図は平面
図、（ｂ）図は（ａ）図中 15b−15b 線に沿う断面図。
【図１６】図16はこの発明の第８の実施例に係る半導体
装置の製造方法を説明するための断面図。
【図１７】図17はこの発明の第９の実施例に係る半導体
装置を示す図で、（ａ）図は平面図、（ｂ）図は（ａ）
図中の 17b−17b 線に沿う断面図。
【図１８】図18はこの発明の第10の実施例に係る半導体
装置を示す図で、（ａ）図は平面図、（ｂ）図は（ａ）
図中の 18b−18b 線に沿う断面図。
【図１９】図19はこの発明の第11の実施例に係る半導体
装置の平面図。
【図２０】図20はこの発明の第12の実施例に係る半導体
装置の平面図。
【図２１】図21はこの発明の第13の実施例に係る半導体
装置の平面図。
【図２２】図22はこの発明の第14の実施例に係る半導体
装置の平面図。
【図２３】図23は典型的なダイナミック型ＲＡＭチップ
の構成図。
【図２４】図24は典型的なダイナミック型ＲＡＭチップ
の等価回路図。
【符号の説明】
２，２-1〜２-9…高電位電源パッド、３，３-1〜３-9…
低電位電源パッド、４，４-1〜４-9…高電位電源線、
５，５-1〜５-9…低電位電源線、１０…リ−ドフレ−
ム、１１…半導体チップ、１２…ベッド、１５、１５Ａ
〜１５Ｆ…リ−ド、１７…モ−ルド樹脂、１８…ボンデ
ィング・ワイヤ、１９…ボンディング領域、３０…絶縁
層、３１…接着剤層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−232328（ＪＰ，Ａ) 特開 平６−204386（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/48 - 23/50

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の側面を有し、外部電極として機能
    する少なくとも第１、第２、第３、第４のパッドを含む
    半導体チップと、 前記複数の側面のうちの一の側面に実質的に並行して延
    びる部分を有するとともに、複数の凸部、および複数の
    凹部を有する第１のリード部材と、 前記第１のリード部材よりも前記外部電極から離れると
    ともに前記第１のリード部材に隣接して配置された、前
    記第１のリード部材が有する複数の凹部の対応する一つ
    に各々突出する複数の凸部、および前記第１のリード部
    材が有する複数の凸部の対応する一つが各々突出される
    複数の凹部を有する第２のリード部材と、 前記第１のリード部材が有する一の凸部に接続された、
    この第１のリード部材と前記第１のパッドとを電気的に
    接続するための第１の接続部材と、 前記第２のリード部材が有する一の凸部に接続された、
    この第２のリード部材と前記第２のパッドとを前記第１
    のリード部材を横断して電気的に接続するための第２の
    接続部材と、 前記第１のリード部材が有する他の凸部に接続された、
    この第１のリード部材と前記第３のパッドとを電気的に
    接続するための第３の接続部材と、 前記第２のリード部材が有する他の凸部に接続された、
    この第２のリード部材と前記第４のパッドとを前記第１
    のリード部材を横断して電気的に接続するための第４の
    接続部材と を具備することを特徴とする半導体装置。
  2. 【請求項２】 少なくとも前記第２の接続部材は、前記
    第２のリード部材と前記第２のパッドとを電気的に接続
    するために、前記第１のリード部材の上方に延長されて
    いることを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記第１、第２、第３、第４のパッドは
    電源パッドであることを特徴とする請求項１に記載の半
    導体装置。
  4. 【請求項４】 複数の側面を有し、外部電極として機能
    する少なくとも第１、第２、第３、第４のパッドを含む
    半導体チップと、 前記複数の側面のうちの一の側面に実質的に並行して延
    びる部分を有するとと もに、少なくとも一つの凸部、お
    よび少なくとも一つの凹部を有する第１のリード部材
    と、 前記第１のリード部材よりも前記外部電極から離れると
    ともに前記第１のリード部材に隣接して配置された、前
    記第１のリード部材が有する少なくとも一つの凹部に突
    出する少なくとも一つの凸部、および前記第１のリード
    部材が有する少なくとも一つの凸部が突出される少なく
    とも一つの凹部を有する第２のリード部材と、 前記第１のリード部材が有する少なくとも一つの凸部に
    接続された、この第１のリード部材と前記第１のパッド
    とを電気的に接続するための第１の接続部材と、 前記第２のリード部材が有する少なくとも一つの凸部に
    接続された、この第２のリード部材と前記第２のパッド
    とを前記第１のリード部材を横断して電気的に接続する
    ための第２の接続部材と、 前記第１のリード部材が有する少なくとも一つの凸部に
    接続された、この第１のリード部材と前記第３のパッド
    とを電気的に接続するための第３の接続部材と、 前記第２のリード部材が有する少なくとも一つの凸部に
    接続された、この第２のリード部材と前記第４のパッド
    とを前記第１のリード部材を横断して電気的に接続する
    ための第４の接続部材と を具備する ことを特徴とする半
    導体装置。
  5. 【請求項５】 複数の側面を有し、外部電極として機能
    する少なくとも二つのパッドを含む半導体チップと、 前記複数の側面のうちの一の側面に実質的に並行して延
    びる部分を有するとともに、少なくとも一つの凸部、お
    よび少なくとも一つの凹部を有する第１のリード部材
    と、 前記第１のリード部材よりも前記外部電極から離れると
    ともに前記第１のリード部材に隣接して配置された、前
    記第１のリード部材が有する少なくとも一つの凹部に突
    出する少なくとも一つの凸部、および前記第１のリード
    部材が有する少なくとも一つの凸部が突出される少なく
    とも一つの凹部を有する第２のリード部 材と、 前記一の側面に相対する側面に実質的に並行して延びる
    部分を有するとともに、少なくとも一つの凸部、および
    少なくとも一つの凹部を有する第３のリード部材と、 前記第３のリード部材よりも前記外部電極から離れると
    ともに前記第３のリード部材に隣接して配置された、前
    記第３のリード部材が有する少なくとも一つの凹部に突
    出する少なくとも一つの凸部、および前記第３のリード
    部材が有する少なくとも一つの凸部が突出される少なく
    とも一つの凹部を有する第４のリード部材と、 前記第１のリード部材が有する凸部に接続された、この
    第１のリード部材と前記少なくとも二つのパッドのうち
    の第１のパッドとを電気的に接続するための第１の接続
    部材と、 前記第３のリード部材が有する凸部に接続された、この
    第３のリード部材と前記少なくとも二つのパッドのうち
    の第２のパッドとを電気的に接続するための第２の接続
    部材とを具備する ことを特徴とする半導体装置。
  6. 【請求項６】 前記第１のパッドは前記一の側面の近く
    に配置され、前記第２のパッドは前記一の側面に相対す
    る側面の近くに配置されていることを特徴とする請求項
    ５に記載の半導体装置。
  7. 【請求項７】 複数の側面を有し、外部電極として機能
    する少なくとも四つのパッドを含む半導体チップと、 前記複数の側面のうちの一の側面に実質的に並行して延
    びる部分を有するとともに、少なくとも一つの凸部、お
    よび少なくとも一つの凹部を有する第１のリード部材
    と、 前記第１のリード部材よりも前記外部電極から離れると
    ともに前記第１のリード部材に隣接して配置された、前
    記第１のリード部材が有する少なくとも一つの凹部に突
    出する少なくとも一つの凸部、および前記第１のリード
    部材が有する少なくとも一つの凸部が突出される少なく
    とも一つの凹部を有する第２のリード部材と、 前記一の側面に相対する側面に実質的に並行して延びる
    部分を有するとともに、少なくとも一つの凸部、および
    少なくとも一つの凹部を有する第３のリード部材と、 前記第３のリード部材よりも前記外部電極から離れると
    ともに前記第３のリード部材に隣接して配置された、前
    記第３のリード部材が有する少なくとも一つの凹部に突
    出する少なくとも一つの凸部、および前記第３のリード
    部材が有する少なくとも一つの凸部が突出される少なく
    とも一つの凹部を有する第４のリード部材と、 前記第１のリード部材が有する少なくとも一つの凸部に
    接続された、この第１のリード部材と前記少なくとも四
    つのパッドのうちの第１のパッドとを電気的に接続する
    ための第１の接続部材と、 前記第３のリード部材が有する少なくとも一つの凸部に
    接続された、この第３のリード部材と前記少なくとも四
    つのパッドのうちの第２のパッドとを電気的に接続する
    ための第２の接続部材と、 前記第２のリード部材が有する少なくとも一つの凸部に
    接続された、この第２のリード部材と前記少なくとも四
    つのパッドのうちの第３のパッドとを前記第１のリード
    部材を横断して電気的に接続するための第３の接続部材
    と、 前記第４のリード部材が有する少なくとも一つの凸部に
    接続された、この第４のリード部材と前記少なくとも四
    つのパッドのうちの第４のパッドとを前記第３のリード
    部材を横断して電気的に接続するための第４の接続部材
    とを具備する ことを特徴とする半導体装置。
  8. 【請求項８】 前記第１、第３のパッドは前記一の側面
    に沿って配置され、前記第２、第４のパッドは前記一の
    側面に相対する側面に沿って配置されていることを特徴
    とする請求項７に記載の半導体装置。
  9. 【請求項９】 前記第１のリード部材が有する複数の凹
    部は各々、前記第１のリード部材が有する複数の凸部間
    に設けられ、 前記第２のリード部材が有する複数の凹部は各々、前記
    第２のリード部材が有する複数の凸部間に設けられる こ
    とを特徴とする請求項１に記載の半導体装置。
  10. 【請求項１０】 前記第１のリード部材が有する少なく
    とも一つの凹部は、前記第１のリード部材が有する少な
    くとも一つの凸部に隣接して設けられ、 前記第２のリード部材が有する少なくとも一つの凹部
    は、前記第２のリード部材が有する少なくとも一つの凸
    部に隣接して設けられる ことを特徴とする請求項４に記
    載の半導体装置。
  11. 【請求項１１】 前記第１のリード部材が有する少なく
    とも一つの凹部は、前記第１のリード部材が有する少な
    くとも一つの凸部に隣接して設けられ、 前記第２のリード部材が有する少なくとも一つの凹部
    は、前記第２のリード部材が有する少なくとも一つの凸
    部に隣接して設けられ、 前記第３のリード部材が有する少なくとも一つの凹部
    は、前記第３のリード部材が有する少なくとも一つの凸
    部に隣接して設けられ、 前記第４のリード部材が有する少なくとも一つの凹部
    は、前記第４のリード部材が有する少なくとも一つの凸
    部に隣接して設けられる ことを特徴とする請求項５およ
    び請求項７いずれかに記載の半導体装置。
  12. 【請求項１２】 列に配置された複数のパッドを有する
    半導体チップと、 前記パッドの列に実質的に並行して延びる部分を有する
    とともに、少なくとも第１、第２の凸部を有する第１の
    リード部材と、 前記第１のリード部材よりも前記パッドから離れて配置
    された、前記第１のリード部材が有する第１、第２の凸
    部間に延びる延在部分を有する第２のリード部材と、 前記第１のリード部材が有する第１の凸部と前記複数の
    パッドのうちの一のパッドとを電気的に接続するための
    第１の接続部材と、 前記第１のリード部材が有する第２の凸部と前記複数の
    パッドのうちの他のパッドとを電気的に接続するための
    第２の接続部材と、 前記第２のリード部材が有する延在部分と前記複数のパ
    ッドのうちのさらに他のパッドとを電気的に接続するた
    めの、前記第１のリード部材と交差する第３の接続部材
    とを具備する ことを特徴とする半導体装置。
  13. 【請求項１３】 前記第１のリード部材の前記第３の接
    続部材と交差する交 差部分には、少なくとも絶縁膜が形
    成されていることを特徴とする請求項１２に記載の半導
    体装置。
  14. 【請求項１４】 前記第３の接続部材と前記第１のリー
    ド部材の交差部分の表面との間の間隔は、前記第１のリ
    ード部材の第１、第２の凸部の表面間のいかなる間隔よ
    りも大きいことを特徴とする請求項１２に記載の半導体
    装置。
  15. 【請求項１５】 前記第１の接続部材と前記第１の凸部
    との第１の接続点、前記第２の接続部材と前記第２の凸
    部との第２の接続点、前記第３の接続部材と前記延長部
    分との第３の接続点はそれぞれ、仮想的な一本の直線の
    上に位置していることを特徴とする請求項１２に記載の
    半導体装置。
  16. 【請求項１６】 ベッドと、 前記ベッド上の半導体チップと、 前記ベッドおよび前記半導体チップを収容するパッケー
    ジと、 一端が前記パッケージ外に配置され、他端が前記パッケ
    ージ内に配置される、前記半導体チップの第１の側面に
    実質的に並行して延びる第１の延在部分、およびこの第
    １の延在部分から前記第１の側面に向かって突出する少
    なくとも一つの第１の凸部を有する第１のリード部材
    と、 一端が前記パッケージ外に配置され、他端が前記パッケ
    ージ内に配置される、前記半導体チップの第１の側面に
    実質的に並行して延びるとともに前記パッケージ内の前
    記第１のリード部材と前記チップとの間に配置される第
    ２の延在部分、およびこの第２の延在部分から前記第１
    の延在部分に向かって突出するとともに、前記第１の凸
    部と互いにずれあう少なくとも一つの第２の凸部を有す
    る第２のリード部材と、 前記第１の凸部と、前記半導体チップに設けられ、一の
    電圧が与えられる少なくとも一つの第１の電源パッドと
    を電気的に接続するための少なくとも一つの第１の接続
    部材と、 前記第２の凸部と、前記半導体チップに設けられ、前記
    一の電圧と異なった他の電圧が与えられる少なくとも一
    つの第２の電源パッドとを電気的に接続するための少な
    くとも一つの第２の接続部材とを具備する ことを特徴と
    する半導体装置。
  17. 【請求項１７】 各々前記パッケージ外に配置される一
    端と、前記パッケージ内に配置されるとともに前記半導
    体チップの第１の側面に隣接する第２の側面に沿って並
    ぶ他端とを有する複数の他のリード部材と、 前記複数の他のリード部材各々を、前記半導体チップに
    設けられた他の電極パッド各々に電気的に接続するため
    の複数の他の接続部とをさらに具備する ことを特徴とす
    る請求項１６に記載の半導体装置。
  18. 【請求項１８】 前記第１、第２のリード部材は、前記
    半導体チップの第１の側面と、この第１の側面に並行す
    る前記パッケージの第１の側面との間の領域に配置され
    ることを特徴とする請求項１６に記載の半導体装置。
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