JP6129671B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、例えば、配線基板上に半導体チップが搭載された半導体装置とその組み立てに適用して有効な技術に関する。
特許第４９４２０２０号公報（特許文献１）には、２個の半導体チップを積み重ねて１個のパッケージに収めたスタック構造が開示されており、モジュール基板上に２つの半導体チップが積層され、それぞれの半導体チップがモジュール基板のボンディングリードとワイヤで結合された構造が記載されている。
また、特開２０００−２９４６８４号公報（特許文献２）には、四角形のパッケージベースの表面の中央部に半導体チップを搭載するものであり、その中央部の周辺のパッケージベースの同一平面上に複数個のボンディングリードが二列状に配置された構造が記載されている。
特許第４９４２０２０号公報 特開２０００−２９４６８４号公報
例えば、タブレット型の携帯端末機器等の電子機器に搭載される半導体装置（以降、パッケージもしくは半導体パッケージ等とも呼ぶ）において、電子機器の表示ユニット等に搭載される場合、上記半導体装置は、液晶パネル等の表示本体部の周囲の縁部に収められる細長い実装基板に搭載される場合が多い。
このような場合、半導体装置を構成するパッケージ基板の平面形状も細長いものとなり、パッケージ基板の平面形状に制約が生じる。
一方、半導体装置に組み込まれる半導体チップにおいては、その処理速度を向上させるために、ＤＲＡＭ（Dynamic Random Access Memory) 等のメモリ回路と、プロセッサ等のロジック回路とが混載されたものが用いられることがある。このような混載型の半導体チップでは、面積効率と設計効率を良くするために、その回路レイアウトにおいて、メモリ回路部に大きな面積を費やし、このメモリ回路部の周囲に複数のロジック回路を配置するレイアウトとすることが好ましい。
したがって、混載型の半導体チップでは、その主面の形状が、正方形に近い形状となり、半導体チップの主面の平面形状に制約が生じる。
すなわち、上述の半導体装置の構成では、細長いパッケージ基板上に、正方形に近い形状の半導体チップを搭載することになる。さらに、上述の混載型の半導体チップでは、メモリ回路に加えて複数のロジック回路を備えているため、プローブテストおよびワイヤーボンディング用のパッド数も比較的多くなる。
その結果、パッケージ基板と半導体チップのそれぞれの平面形状の関係から、半導体チップの４辺にボンディングワイヤを配置することは、スペース的に困難となる。
上記特許文献１および２のそれぞれには、半導体チップと基板とをボンディングワイヤで接続する構造が開示されているものの、パッド数が多く、かつ正方形に近い形状の半導体チップを、細長い基板に実装する構造については、考慮されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置は、第１面に複数のボンディングリードが設けられ、かつ第１面が長方形に形成された配線基板と、四角形に形成された主面に複数の電極パッドが形成され、かつ配線基板の第１面上に搭載された半導体チップと、配線基板の複数のボンディングリードと半導体チップの複数の電極パッドとを接続する複数の金属ワイヤと、配線基板の第２面に設けられた複数の外部接続用端子と、を有している。半導体装置は、半導体チップの主面の４辺のうちの３辺のそれぞれに複数の金属ワイヤが配置され、さらに配線基板の第１面において半導体チップの主面の対向する２組の辺のうちの何れか１組のそれぞれの辺の外側の位置に、第１面の短辺に沿って、かつ複数列に亘って複数のボンディングリードが設けられ、複数のボンディングリードに複数の金属ワイヤが電気的に接続されている。
一実施の形態によれば、実装基板側のレイアウト上の制約に対応した半導体装置を実現することができる。
実施の形態の半導体装置の構造の一例を示す平面図である。 図１に示す半導体装置の長手方向の構造を示す側面図である。 図１に示す半導体装置の裏面側の構造を示す裏面図である。 図１に示す半導体装置の幅方向の構造を示す側面図である。 図１に示す半導体装置の封止体を透過して内部構造を示す平面図である。 図５に示すＡ−Ａ線に沿って切断した構造を示す断面図である。 図５に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。 図１に示す半導体装置に搭載される半導体チップのパッドレイアウトの一例を示す平面図である。 図１に示す半導体装置に搭載される半導体チップの内部の回路ブロックのレイアウトの一例を示す平面図である。 図１に示す半導体装置の組み立てで用いられる配線基板の上面の構造の一例を示す平面図である。 図１０に示す配線基板の下面側の配線パターンの一例を透過して上から眺めた平面図である。 図１に示す半導体装置の組み立てにおけるダイボンド後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立てにおけるワイヤボンド後の構造の一例を示す平面図である。 図１に示す半導体装置の組み立ての樹脂モールド工程における樹脂注入方向の一例を示す平面図である。 図１に示す半導体装置の組み立ての樹脂モールド工程における樹脂注入状態の一例を示す平面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
図１は実施の形態の半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の長手方向の構造を示す側面図、図３は図１に示す半導体装置の裏面側の構造を示す裏面図、図４は図１に示す半導体装置の幅方向の構造を示す側面図である。また、図５は図１に示す半導体装置の封止体を透過して内部構造を示す平面図、図６は図５に示すＡ−Ａ線に沿って切断した構造を示す断面図、図７は図５に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。さらに、図８は図１に示す半導体装置に搭載される半導体チップのパッドレイアウトの一例を示す平面図、図９は図１に示す半導体装置に搭載される半導体チップの内部の回路ブロックのレイアウトの一例を示す平面図である。
図１〜図７に示す本実施の形態の半導体装置は、配線基板であるパッケージ基板上に半導体チップが搭載され、さらに半導体チップとパッケージ基板とが金属ワイヤによって電気的に接続された半導体パッケージである。
また、本実施の形態では、上記半導体装置の一例として、上記半導体装置の外部接続用端子が、配線基板の下面に設けられた複数のボール電極の場合を説明する。したがって、本実施の形態で説明する半導体装置は、ＢＧＡ（Ball Grid Array)型の半導体パッケージでもある。
さらに、本実施の形態の半導体装置は、半導体チップおよび複数の金属ワイヤが樹脂モールドによって樹脂封止されてなるものである。
図１〜図７を用いて本実施の形態の半導体装置であるＢＧＡ５の構造について説明する。ＢＧＡ５は、例えば、タブレット型のパーソナルコンピュータもしくは携帯電話等の携帯用端末機器（電子機器）に搭載されるものである。
したがって、電子機器の表示ユニット等に搭載される場合、液晶パネル等の表示本体部の周囲の縁部に収められる細長い実装基板に搭載される場合が多い。
そこで、本実施の形態のＢＧＡ５は、幅の狭い細長い実装基板に搭載可能なように、その平面視による外観形状が、図１に示すように、細長い長方形となっている。すなわち、配線基板（パッケージ基板）１の平面視による形状が細長い長方形となっており、この長方形の配線基板１の上面１ａ上に半導体チップ２が搭載されている。
配線基板１は、上面（第１面、表面）１ａと、その反対側の下面（第２面、裏面）１ｂとを有しており、図５に示すように、半導体チップ２が搭載される上面１ａには、半導体チップ２と金属ワイヤ４を介して電気的に接続される複数のボンディングリード（端子、電極、リード、ボンディングステッチ）１ｃが設けられている。さらに、上面１ａには、複数のボンディングリード１ｃと電気的に接続された複数の配線部（配線パターン）１ｅが形成されている。
なお、各配線部１ｅは、各ボンディングリード１ｃから外側もしくは内側（チップ下の領域、図１０に示すチップ搭載領域１ｈ）に向かって延在し、それぞれスルーホール配線１ｇに繋がっている。そして、スルーホール配線１ｇを介して図６に示すように下面１ｂ側の各ランド１ｄと電気的に接続されている。
また、配線基板１の上面１ａは、図５に示すように、対向する１組の長辺である第１辺１ａａ，第３辺１ａｃと、第１辺１ａａ，第３辺１ａｃにそれぞれ交差し、かつ対向する１組の短辺である第２辺１ａｂ，第４辺１ａｄとからなる細長い長方形に形成されている。
一方、配線基板１の下面１ｂには、図２〜図４に示すように、複数の半田ボール（外部接続用端子、外部電極端子）３が格子状に配置されている。複数の半田ボール３のそれぞれは、図６および図７に示すように、配線基板１の下面１ｂに設けられた複数のランド（端子、電極、リード）１ｄに設けられている。
そして、上面１ａの複数のボンディングリード１ｃは、下面１ｂの複数のランド１ｄと、上面１ａに形成された複数の配線部（配線パターン）１ｅや、上面１ａから下面１ｂに亘るスルーホール配線１ｇ等を介して電気的に接続されている。
なお、図５に示すように、配線基板１の上面１ａに形成された複数のボンディングリード１ｃは、上面１ａの表面の絶縁膜（ソルダレジスト膜）の開口部１ｆに露出して設けられている。
また、半導体チップ２は、四角形に形成された主面（表面）２ａとその反対側の裏面２ｂとを有しており、主面２ａには複数の電極パッド（電極、端子）２ｃが形成されている。主面２ａは、詳細には、対向する１組の長辺である第１辺２ａａ，第３辺２ａｃと、第１辺２ａａ，第３辺２ａｃにそれぞれ交差し、かつ対向する１組の短辺である第２辺２ａｂ，第４辺２ａｄとからなり、正方形に近い平面形状となっている。本実施の形態では、半導体チップ２の主面２ａが正方形に近い長方形の場合について説明する。
そして、複数の電極パッド２ｃは、図８に示すように、半導体チップ２の主面２ａの周縁部（外周部）に沿って設けられている。
なお、図６および図７に示すように、半導体チップ２は、ダイボンド材（マウント材、接着材）６を介して配線基板１に接合されている。つまり、半導体チップ２の裏面２ｂと配線基板１の上面１ａとがダイボンド材６を介して接合している。ダイボンド材６は、例えば、樹脂系の接着材等である。
また、図５〜図７に示すように、配線基板１の上面１ａの複数のボンディングリード１ｃと、半導体チップ２の複数の電極パッド２ｃとが、複数の金属ワイヤ（導電性ワイヤ、導電性部材）４を介して電気的に接続されている。
したがって、ＢＧＡ５では、半導体チップ２の複数の電極パッド２ｃのそれぞれが、金属ワイヤ４、配線基板１のボンディングリード１ｃ、配線部１ｅ、スルーホール配線１ｇおよびランド１ｄを介して外部接続用端子である半田ボール３と電気的に接続されている。
なお、金属ワイヤ４は、例えば、金線または銅線等である。
また、ＢＧＡ５は、図２および図４に示すように、配線基板１の上面１ａに形成された封止用樹脂９（図１５参照）からなる封止体（樹脂体、樹脂部）７を備えており、半導体チップ２や複数の金属ワイヤ４は、封止体７によって樹脂封止されている。なお、封止体７は、例えば、エポキシ系の熱硬化性樹脂等からなるものである。
また、封止体７の表面には、図１に示すように、インデックスマーク７ａが形成されている。
次に、ＢＧＡ５に搭載される半導体チップ２について説明する。
本実施の形態の半導体チップ２は、図９に示すように、内部にＤＲＡＭ（Dynamic Random Access Memory、メモリ回路）２ｅが形成され、さらに複数のロジック回路２ｆ，２ｇ，２ｈ，２ｉ，２ｊが形成されたメモリ回路とロジック回路の混載型のものである。すなわち、１つのチップ内に複数のロジック回路とＤＲＡＭ２ｅとが混載された半導体デバイスである。
ロジック回路２ｆ，２ｇ，２ｈ，２ｉ，２ｊは、例えば、プロセッサや周波数負帰還回路等である。図９に示すように、チップ内におけるＤＲＡＭ２ｅの領域は、正方形に近く、チップ面積の大部分を占めており、２つ以上に分割されていない。これは、ＤＲＡＭ２ｅを正方形に近い１つの大きな形状とすることで、面積効率と設計効率の向上化が図られるからである。なお、ＤＲＡＭ２ｅの周囲には、それぞれに特定の機能を有した（マクロ化された）複数のロジック回路２ｆ，２ｇ，２ｈ，２ｉ，２ｊと、他の（マクロ化されていない）ロジック回路２ｋが形成されており、ＤＲＡＭとこれらのロジック回路、電極パッド２ｃは、半導体チップ内に形成された金属配線によって接続されている。
したがって、半導体チップ２の主面２ａの形状は、正方形に近い比較的大きな面積の長方形となっている。
さらに、半導体チップ２は、ＤＲＡＭ２ｅとロジック回路２ｆ，２ｇ，２ｈ，２ｉ，２ｊ，２ｋとが混載されたものであるため、図８に示すように、その長方形の主面２ａには、複数の電極パッド２ｃが４つの辺のそれぞれに沿って周縁部に形成されており、比較的パッド数が多いチップである。
以上により、本実施の形態のＢＧＡ５は、配線基板１の平面形状が細長い長方形であり、かつ搭載される半導体チップ２の平面形状が正方形に近い形状（長方形）であることを満たしていることが条件となる。すなわち、ＢＧＡ５では、構造上の条件として、配線基板１の形状の制約と、半導体チップ２の形状の制約、および半導体チップ２の電極パッド数の制約とがある。
そこで、本実施の形態のＢＧＡ５では、図５に示すように、配線基板１の長方形の上面１ａにおいて、半導体チップ２の主面２ａの対向する１組の長辺（第１辺２ａａ，第３辺２ａｃ）が、配線基板１の上面１ａの長辺（第１辺１ａａ，第３辺１ａｃ）に沿うように配置し、その際、配線基板１の長方形の上面１ａの幅方向（短辺に沿った方向）の片側の端部に半導体チップ２を寄せて配置している。言い換えると、半導体チップ２の一方の長辺（第１辺２ａａ）を、配線基板１の一方の長辺（第１辺１ａａ）側に寄せて配置している。
これにより、半導体チップ２の主面２ａの４つの辺のそれぞれに沿って周縁部に形成された複数の電極パッド２ｃのうち、３つの辺のそれぞれに沿って形成された複数の電極パッド２ｃに対して金属ワイヤ（ボンディングワイヤ）４を接続することができる。
すなわち、本実施の形態のＢＧＡ５では、半導体チップ２の主面２ａの４つの辺のうち、第１辺２ａａを配線基板１の第１辺１ａａ側の端部に寄せて配置することで、半導体チップ２の主面２ａの３辺に対してワイヤボンディングを行うことを可能にしている。したがって、半導体チップ２の主面２ａの対向する１組の長辺である第１辺２ａａと第３辺２ａｃのうち、主面２ａの第１辺２ａａに沿って周縁部に形成された全ての電極パッド２ｃのそれぞれには、金属ワイヤ４は接続されていない。
さらに、配線基板１の長方形の上面１ａの長手方向（長辺である第１辺１ａａ，第３辺１ａｃに沿った方向）を活かして、半導体チップ２の短辺である第２辺２ａｂ，第４辺２ａｄの各々の両側に、複数の金属ワイヤ４のループ高さが複数段となるようにワイヤボンディングが行われており、これにより、パッド数が比較的多い半導体チップ２であっても配線基板１との電気的接続を可能にしている。
以上のように、本実施の形態のＢＧＡ５では、配線基板１の上述の形状の制約と、半導体チップ２のパッド数も含めた上述の形状の制約とを、半導体チップ２に３辺ワイヤボンディングを行うことで、その構造を実現している。
ここで、配線基板１の上面１ａに形成されたボンディングリード（リード）１ｃのレイアウトについて詳しく説明する。
図５に示すように、ＢＧＡ５では、配線基板１における半導体チップ２の対向する短辺である第２辺２ａｂ，第４辺２ａｄのそれぞれの外側の位置に、上面１ａの短辺である第２辺１ａｂ，第４辺１ａｄに沿うように並んで、かつ複数列に亘って複数のボンディングリード１ｃが設けられており、これら複数のボンディングリード１ｃに複数の金属ワイヤ４が電気的に接続されている。
これにより、配線基板１の上面１ａの長辺（第１辺１ａａ，第３辺１ａｃ）に沿って配置された複数の金属ワイヤ４が、半導体チップ２の主面２ａの対向する２辺（第２辺２ａｂ，第４辺２ａｄ）のそれぞれに配置され、さらに半導体チップ２の主面２ａの長辺である第３辺２ａｃにも複数の金属ワイヤ４が配置されている。
すなわち、ＢＧＡ５では、半導体チップ２の主面２ａにおいて、第２辺２ａｂ（短辺）、第３辺２ａｃ（長辺）、第４辺２ａｄ（短辺）のそれぞれの上に複数の金属ワイヤ４が配置されている。言い換えると、第２辺２ａｂ（短辺）、第３辺２ａｃ（長辺）、第４辺２ａｄ（短辺）のそれぞれにおいて、それぞれの辺を跨ぐように各辺上に複数の金属ワイヤ４が配置されている。
具体的には、半導体チップ２の主面２ａの対向する２辺のそれぞれの外側の位置に、上面１ａの短辺（第２辺１ａｂ，第４辺１ａｄ）に沿って、かつ複数列に亘って複数のボンディングリード１ｃが設けられている。図５に示すＢＧＡ５では、半導体チップ２の第２辺２ａｂの外側の位置に、配線基板１の第２辺１ａｂに沿って３列に亘って複数のボンディングリード１ｃが設けられており、さらに、半導体チップ２の第４辺２ａｄの外側の位置に、配線基板１の第４辺１ａｄに沿って２列に亘って複数のボンディングリード１ｃが設けられている。
これら複数のボンディングリード１ｃには、半導体チップ２の電極パッド２ｃとの間でそれぞれ金属ワイヤ４が接続されるが、図６に示すように、ボンディングリード１ｃの列毎に、接続される金属ワイヤ４のループ高さが異なっている。
すなわち、半導体チップ２の主面２ａの第２辺２ａｂ側および第４辺２ａｄ側の何れにおいても、ボンディングリード１ｃの配線基板１の短辺（第２辺１ａｂ，第４辺１ａｄ）に沿った列が、半導体チップ２から遠くなるほど（離れるほど）金属ワイヤ４のループ高さが高くなるようにワイヤボンディングされている。
したがって、図５および図６に示すＢＧＡ５では、半導体チップ２の第２辺２ａｂ側に配置される複数の金属ワイヤ４は、複数のボンディングリード１ｃの列が３列（ボンディングリード１ｃａ，１ｃｂ，１ｃｃ）であるため、それら金属ワイヤ４のループ高さが３種類（３段）となっている。
具体的には、半導体チップ２の第２辺２ａｂ側では、ボンディングリード１ｃａと接続する第１ワイヤ（金属ワイヤ４）４ａのループ高さが最も低く、ボンディングリード１ｃｃと接続する第３ワイヤ（金属ワイヤ４）４ｃのループ高さが最も高く、ボンディングリード１ｃｂと接続する第２ワイヤ（金属ワイヤ４）４ｂのループ高さが中段の高さとなっている。
一方、半導体チップ２の第４辺２ａｄ側に配置される複数の金属ワイヤ４は、複数のボンディングリード１ｃの列が２列（ボンディングリード１ｃｄ，１ｃｅ）であるため、それら金属ワイヤ４のループ高さが２種類（２段）となっている。
具体的には、半導体チップ２の第４辺２ａｄ側では、ボンディングリード１ｃｅと接続する第５ワイヤ（金属ワイヤ４）４ｅのループ高さが、ボンディングリード１ｃｄと接続する第４ワイヤ（金属ワイヤ４）４ｄのループ高さより高くなっている。
これにより、ワイヤループを多段（ループ高さを複数種類）に形成することで、複数の列に亘って形成されたボンディングリード１ｃのそれぞれに接続する複数の金属ワイヤ間での電気的なショートの発生を防ぐことができる。
なお、半導体チップ２では、図８に示すように、主面２ａの対向する２つの短辺（第２辺２ａｂ，第４辺２ａｄ）のそれぞれに沿って主面２ａに形成された複数の電極パッド２ｃｂ，２ｃｄのそれぞれは、千鳥配列で設けられている。電極パッド２ｃの配列を千鳥配列とすることにより、半導体チップ２の主面２ａの短辺（第２辺２ａｂ，第４辺２ａｄ）の縁部に設けられる電極パッド数を増やすことができる。
さらに、多段に金属ワイヤ４をボンディングする際に、千鳥配列ではパッド位置が半ピッチずれるため、金属ワイヤ同士の干渉（電気的ショート）を起こりにくくすることができる。
また、図５に示すように、半導体チップ２の主面２ａの対向する２辺（短辺である第２辺２ａｂ，第４辺２ａｄ）のそれぞれと交差する一方の長辺である第３辺２ａｃ側には、複数の金属ワイヤ４が配置されている。すなわち、図８に示す半導体チップ２の主面２ａの一方の長辺である第３辺２ａｃには、その周縁部に沿って複数の電極パッド２ｃｃ（２ｃ）が１列に設けられている。一方、これら半導体チップ２の複数の電極パッド２ｃｃに対応して、配線基板１の上面１ａにおいて、半導体チップ２の対向する２つの短辺と交差する１辺（第３辺２ａｃ）の外側の位置に、上面１ａの長辺である第３辺１ａｃに沿って複数のボンディングリード１ｃｆ（１ｃ）が１列に設けられている。
そして、図５および図７に示すように、半導体チップ２の主面２ａの第３辺（長辺）２ａｃに沿って形成された複数の電極パッド２ｃｃ（２ｃ）と、半導体チップ２の第３辺２ａｃの外側の位置に配置された配線基板１の上面１ａの複数のボンディングリード１ｃｆとが、複数の第６ワイヤ（金属ワイヤ４）４ｆによって電気的に接続されている。
以上により、配線基板１の上面１ａにおいては、複数のボンディングリード１ｃが、チップ搭載部（図１０に示すチップ搭載領域１ｈ）の辺毎に１列、２列、３列のレイアウトで設けられており、これにより、半導体チップ２の主面２ａの３つの辺（第２辺２ａｂ，第３辺２ａｃ，第４辺２ａｄ）に対してワイヤボンディングが行われている（３辺ボンディング）。
なお、半導体チップ２の主面２ａの対向する２つの長辺のうちの複数の金属ワイヤ４が配置された長辺である第３辺２ａｃ側において、配線部１ｅの配線基板１の上面１ａの半導体チップ２の第３辺２ａｃ側に設けられたボンディングリード１ｃｆ（１ｃ）の列のさらに外側には、配線パターンである配線部１ｅは形成されていない。
すなわち、後述する図１０に示すように、配線基板１の第３辺（長辺）１ａｃに沿って設けられた複数のボンディングリード１ｃｆは、その配列の外側ではなく内側の領域（チップ搭載領域１ｈ）に向けて延在しており、上記内側の領域でスルーホール配線１ｇを介して図１１に示す下面側のランド１ｄと電気的に接続している。
また、ＢＧＡ５では、半導体チップ２の長方形の主面２ａのうち、複数の金属ワイヤ４が配置されない第１辺（長辺）２ａａに沿って複数の電極パッド（第１電極パッド）２ｃａ（２ｃ）が主面２ａに形成されており、これらの複数の電極パッド２ｃａには、それらの何れにも金属ワイヤ４は接続されていない。すなわち、３辺ボンディングであるため、半導体チップ２の主面２ａの第１辺２ａａの周縁部に形成された電極パッド２ｃａには、金属ワイヤ４は接続されていない。
そこで、半導体チップ２の第１辺２ａａの金属ワイヤ４が接続されていない複数の電極パッド２ｃａ（２ｃ）は、半導体チップ２の内部に形成された保護回路と電気的に接続されている。
すなわち、半導体チップ２の主面２ａにおいて、ワイヤボンディングが行われない１辺（第１辺２ａａ）に沿って形成された複数の電極パッド２ｃａのそれぞれは、チップ内部で保護回路（電源）と電気的に接続されたダミー電極パッドである。
これにより、静電破壊の低減化（静電破壊耐性の安定化）を図ることができる。
以上のように本実施の形態のＢＧＡ５によれば、細長い長方形の配線基板１上に正方形に近い平面形状の半導体チップ２を搭載し、半導体チップ２の主面２ａの３辺に複数の金属ワイヤ４が配置され、半導体チップ２の２つの短辺のそれぞれに配置された複数の金属ワイヤ４のループ高さを複数種類にすることで、正方形に近い半導体チップ２に対して３辺ボンディングを行うことができる。
これにより、細長い長方形の配線基板１上に正方形に近い平面形状の半導体チップ２を搭載する構造において、３辺ボンディングを採用することで、細長い配線基板１上に正方形に近い半導体チップ２を搭載することができ、かつ電極パッド数が多い半導体チップ２であっても搭載可能なため、上述の構造のＢＧＡ（半導体装置）５を実現することができる。
すなわち、配線基板１の平面形状の制約と、半導体チップ２の平面形状の制約および電極パッド２ｃの数の制約との３つの要素の制約がある半導体装置であっても、その構造を実現することができる。
言い換えると、半導体装置（ＢＧＡ５）を実装する回路基板等の実装基板側のレイアウト上の制約を受けた場合であっても、この制約に対応して実装基板に実装することが可能な半導体装置（ＢＧＡ５）を実現することができる。
次に、本実施の形態のＢＧＡ（半導体装置）５の製造方法について説明する。
図１０は図１に示す半導体装置の組み立てで用いられる配線基板の上面の構造の一例を示す平面図、図１１は図１０に示す配線基板の下面側の配線パターンの一例を透過して上から眺めた平面図、図１２は図１に示す半導体装置の組み立てにおけるダイボンド後の構造の一例を示す平面図、図１３は図１に示す半導体装置の組み立てにおけるワイヤボンド後の構造の一例を示す平面図である。また、図１４は図１に示す半導体装置の組み立ての樹脂モールド工程における樹脂注入方向の一例を示す平面図、図１５は図１に示す半導体装置の組み立ての樹脂モールド工程における樹脂注入状態の一例を示す平面図である。
まず、図１５に示す多数個取り基板８を準備する。多数個取り基板８には、それぞれにＢＧＡ５を形成可能な複数のデバイス領域（パッケージ領域、半導体装置領域）８ａが区画形成されている。本実施の形態では、説明の簡素化のために１つのデバイス領域８ａ（配線基板１）のみを取り上げてＢＧＡ５の組み立てについて説明する。
最初に、図１０および図１１に示すように、上面１ａとその反対側の下面１ｂとを有し、上面１ａのチップ搭載領域１ｈの３辺の周囲に複数のボンディングリード１ｃが設けられ、かつ上面１ａが長方形に形成された配線基板１を準備する。
ここで、配線基板１の上面１ａのチップ搭載領域１ｈの周囲に形成された複数のボンディングリード１ｃは、四角形のチップ搭載領域１ｈの３辺に沿ってそれぞれ配置されており、チップ搭載領域１ｈの３辺の辺毎に１列、２列、３列のレイアウトで設けられている。
まず、配線基板１のチップ搭載領域１ｈと第２辺（短辺）１ａｂとの間の領域には、この第２辺１ａｂに沿って、かつ３列（ボンディングリード１ｃａ，１ｃｂ，１ｃｃ）に亘って複数のボンディングリード１ｃが設けられている。一方、チップ搭載領域１ｈと第４辺（短辺）１ａｄとの間の領域には、この第４辺１ａｄに沿って、かつ２列（ボンディングリード１ｃｄ，１ｃｅ）に亘って複数のボンディングリード１ｃが設けられている。
さらに、チップ搭載領域１ｈと第３辺（長辺）１ａｃとの間の領域には、この第３辺１ａｃに沿って、かつ１列に複数のボンディングリード１ｃｆが設けられている。
また、図１１に示すように、配線基板１の下面側には、複数のランド１ｄが格子状に並んで設けられている。そして、上面側の複数のボンディングリード１ｃと、下面側の複数のランド１ｄとが、上面１ａや下面１ｂに設けられた複数の配線部１ｅおよびスルーホール配線１ｇを介して電気的に接続されている。
なお、配線基板１は、ＢＧＡ５が幅の狭い細長い実装基板に搭載可能なように、その平面視による外観形状（平面形状）が細長い長方形となっている。
その後、ダイボンディングを行う。ここでは、四角形の主面２ａ、主面２ａに形成された複数の電極パッド２ｃ、および主面２ａとは反対側の裏面２ｂを有する半導体チップ２を、半導体チップ２の裏面２ｂが配線基板１の上面１ａと対向するように、配線基板１の上面１ａ上に配置する。
ここで、図８に示すように、半導体チップ２には、その主面２ａの４つの辺のそれぞれに沿って主面２ａの各周縁部に、複数の電極パッド２ｃが設けられている。なお、複数の電極パッド２ｃのうち、主面２ａの対向する１組の短辺である第２辺２ａｂ，第４辺２ａｄにそれぞれ沿って設けられた複数の電極パッド２ｃｂ，２ｃｄは、それぞれ千鳥配列で設けられている。
また、主面２ａの対向する１組の長辺である第１辺２ａａ，第３辺２ａｃにそれぞれ沿って設けられた複数の電極パッド２ｃａ，２ｃｃは、それぞれ１列に設けられている。なお、一方の長辺である第１辺２ａａに沿って周縁部に設けられた複数の電極パッド（第１電極パッド）２ｃａのそれぞれは、チップ内部で保護回路と電気的に接続されており、したがって、複数の電極パッド２ｃａのそれぞれは、ダミー電極パッドである。
また、半導体チップ２は、図９に示すように、内部にＤＲＡＭ（メモリ回路）２ｅが形成され、さらに複数のロジック回路２ｆ，２ｇ，２ｈ，２ｉ，２ｊが形成されたものであり、メモリ回路とロジック回路の混載型のものである。すなわち、１つのチップ内に複数のロジック回路とＤＲＡＭ２ｅとが混載された半導体デバイスである。
なお、チップ内におけるＤＲＡＭ２ｅの領域は、正方形に近く、チップ面積の大部分を占めており、２つ以上に分割されていない。これは、ＤＲＡＭ２ｅを正方形に近い１つの大きな形状とすることで、面積効率と設計効率の向上化を図れるためである。これにより、半導体チップ２の主面２ａの形状は、正方形に近い比較的大きな面積の長方形となっている。
さらに、半導体チップ２は、ＤＲＡＭ２ｅとロジック回路２ｆ，２ｇ，２ｈ，２ｉ，２ｊ、２ｋとが混載されたものであるため、図８に示すように、その長方形の主面２ａには、複数の電極パッド２ｃが４つの辺のそれぞれに沿って周縁部に形成されており、比較的パッド数が多いチップである。
以上の半導体チップ２を、図１０に示す配線基板１の上面１ａのチップ搭載領域１ｈに配置して、図１２に示す構造とする。この時、図６に示すように、半導体チップ２を、ダイボンド材（接着材）６を介して配線基板１の上面１ａに搭載する。
また、本実施の形態のＢＧＡ５では、半導体チップ２の主面２ａの対向する１組の長辺である第１辺２ａａ，第３辺２ａｃのそれぞれが、配線基板１の上面１ａの対向する長辺である第１辺１ａａ，第３辺１ａｃのそれぞれに沿うように半導体チップ２を配線基板１上に配置する。
すなわち、図１２に示すように、半導体チップ２の１組の長辺（第１辺２ａａ，第３辺２ａｃ）が、配線基板１の対向する長辺（第１辺１ａａ，第３辺１ａｃ）に沿うように、半導体チップ２を配線基板１上に搭載する。
これにより、配線基板１と半導体チップ２のそれぞれの長辺が沿って配置された状態となり、かつ配線基板１と半導体チップ２のそれぞれの短辺が沿って配置された状態となる。
その後、ワイヤボンディングを行う。ここでは、図１３に示すように、半導体チップ２の主面２ａの４辺のうちの３辺のそれぞれに沿って形成された複数の電極パッド２ｃ（２ｃｂ，２ｃｃ，２ｃｄ）と、配線基板１の上面１ａの複数のボンディングリード１ｃとを複数の金属ワイヤ４で電気的に接続する。
この時、図６に示すように、半導体チップ２の主面２ａの第２辺２ａｂに沿って設けられた複数の電極パッド２ｃｂに接続する金属ワイヤ４は、そのループ高さを３種類に分けてワイヤボンディングする。
具体的には、半導体チップ２と最も近くの位置（列）に設けられたボンディングリード１ｃａと接続する第１ワイヤ４ａのループ高さを最も低くし、半導体チップ２から最も離れた位置（列）に設けられたボンディングリード１ｃｃと接続する第３ワイヤ４ｃのループ高さが最も高くなるようにワイヤボンディングを行う。さらに、これらの真ん中の列に配置されたボンディングリード１ｃｂと接続する第２ワイヤ４ｂは、そのループ高さが中段の高さとなるようにワイヤボンディングを行う。
一方、半導体チップ２の主面２ａの第４辺２ａｄに沿って設けられた複数の電極パッド２ｃｄに接続する金属ワイヤ４は、そのループ高さが２種類となるようにワイヤボンディングを行う。
具体的には、２列に設けられた複数のボンディングリード１ｃのうち、半導体チップ２に近い側（内側）の位置（列）に設けられたボンディングリード１ｃｄと接続する第４ワイヤ４ｄのループ高さを、半導体チップ２に遠い側（外側）の位置（列）に設けられたボンディングリード１ｃｅと接続する第５ワイヤ４ｅのループ高さより低くなるようにワイヤボンディングする。
すなわち、半導体チップ２の第４辺２ａｄ側では、第５ワイヤ（金属ワイヤ４）４ｅのループ高さが第４ワイヤ（金属ワイヤ４）４ｄのループ高さより高くなるようにワイヤボンディングを行う。
このように、金属ワイヤ４のループ高さが複数種類となるようにワイヤボンディングを行うことで、２列や３列等の複数の列に亘って形成されたボンディングリード１ｃのそれぞれにワイヤボンディングを行った際の金属ワイヤ間での電気的なショートの発生を防ぐことができる。
また、図７に示すように、半導体チップ２と配線基板１の第３辺（長辺）１ａｃとの間の領域に設けられた複数のボンディングリード１ｃｆと接続する第６ワイヤ（金属ワイヤ４）４ｆについては、１種類のループ高さとなるようにワイヤボンディングする。
なお、ループ高さが複数種類（多段）となるようなワイヤボンディングについては、ループ高さが低い順にワイヤボンディングを行う。
これにより、半導体チップ２の主面２ａの３辺（第２辺２ａｂ，第３辺２ａｃ，第４辺２ａｄ）に対してのワイヤボンディングを完了する。第１辺２ａａに沿って設けられた複数の電極パッド（第１電極パッド）２ｃａは、ダミー電極パッドであるため、ワイヤボンディングは行わない。
その後、樹脂モールドを行う。ここでは、半導体チップ２および複数の金属ワイヤ４を樹脂封止して、図６および図７に示すように、配線基板１の上面１ａ上に封止体７を形成する。
本実施の形態の樹脂モールド工程では、図１４に示すように、半導体チップ２の主面２ａの４辺のうちの複数の金属ワイヤ４が配置されていない第１辺２ａａに対向する第３辺２ａｃ側から、図１５に示す封止用樹脂（樹脂）９を流し込んで一括した封止体７を形成する。
すなわち、樹脂モールド工程の樹脂注入時に、半導体チップ２の主面２ａの複数の金属ワイヤ４が配置されていない第１辺２ａａに対向する第３辺２ａｃ側から樹脂注入方向Ｐにしたがって、上記封止用樹脂９を流し込む。
この時、図１５に示すように、封止用樹脂９は、ポット１０およびランナ１１を介して多数個取り基板８の各デバイス領域８ａに対して、流動方向Ｑに沿って流れる。
なお、樹脂注入時、封止用樹脂９は、各デバイス領域８ａにおいて注入側（封入口）Ｓから遠ざかる方が硬化が促進されるため、ワイヤ流れを引き起し易い。すなわち、図１５に示すＲ部において封止用樹脂９によるワイヤ流れが発生し易い。
そこで、本実施の形態のＢＧＡ５の組み立てでは、半導体チップ２の主面２ａの４辺のうちの１辺にはワイヤボンディングを行わず、この１辺には金属ワイヤ４を配置していない。そして、樹脂モールド工程の樹脂注入時に、半導体チップ２の複数の金属ワイヤ４が配置されていない第１辺２ａａに対向する第３辺２ａｃ側から上記第１辺２ａａ側に向けて封止用樹脂９を流し込むことで、封止用樹脂９の注入側Ｓから遠い側Ｔには金属ワイヤ４は配置されていないため、ワイヤ流れは発生しにくい。
すなわち、封止用樹脂９の硬化が促進する側には金属ワイヤ４を配置していないため、ワイヤ流れの発生の低減化を図ることができる。つまり、封入した封止用樹脂９によって、金属ワイヤ４が流れて隣り合う金属ワイヤ４と接触するという不具合の発生の低減化を図ることができる。
以上により、多数個取り基板８上に一括した封止体７が形成され、樹脂モールド工程を完了する。
その後、図６に示すように、配線基板１（多数個取り基板８）の下面１ｂの複数のランド１ｄのそれぞれに半田ボール（外部接続用端子、外部電極端子）３を形成する。
その後、図１５に示す多数個取り基板８をパッケージサイズに切断して、ＢＧＡ５の組み立てを完了する。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、上記実施の形態では、半導体チップ２の主面２ａが正方形に近い長方形の場合を一例として取り上げて説明したが、半導体チップ２の主面２ａの形状は、正方形であってもよい。
また、上記実施の形態では、半導体装置がＢＧＡの場合を一例として説明したが、上記半導体装置は、配線基板１の下面１ｂの複数のランド１ｄのそれぞれの表面に導電性部材が設けられたＬＧＡ（Land Grid Array)等であってもよい。
１ 配線基板
１ａ 上面（第１面、表面）
１ａａ 第１辺（長辺）
１ａｂ 第２辺（短辺）
１ａｃ 第３辺（長辺）
１ａｄ 第４辺（短辺）
１ｂ 下面（第２面、裏面）
１ｃ，１ｃａ，１ｃｂ，１ｃｃ，１ｃｄ，１ｃｅ，１ｃｆ ボンディングリード（端子、電極、リード、ボンディングステッチ）
１ｄ ランド（端子、電極、ボンディングリード）
１ｅ 配線部（配線パターン）
１ｆ 開口部
１ｇ スルーホール配線
１ｈ チップ搭載領域
２ 半導体チップ
２ａ 主面（表面）
２ａａ 第１辺（長辺）
２ａｂ 第２辺（短辺）
２ａｃ 第３辺（長辺）
２ａｄ 第４辺（短辺）
２ｂ 裏面
２ｃ 電極パッド（電極、端子）
２ｃａ 電極パッド（第１電極パッド、電極、端子）
２ｃｂ，２ｃｃ，２ｃｄ 電極パッド（電極、端子）
２ｅ ＤＲＡＭ（メモリ回路）
２ｆ，２ｇ，２ｈ，２ｉ，２ｊ 特定の機能を有する（マクロ化された）ロジック回路
２ｋ 他の（マクロ化されていない）ロジック回路
３ 半田ボール（外部接続用端子、外部電極端子）
４ 金属ワイヤ（導電性ワイヤ、導電性部材）
４ａ 第１ワイヤ（金属ワイヤ）
４ｂ 第２ワイヤ（金属ワイヤ）
４ｃ 第３ワイヤ（金属ワイヤ）
４ｄ 第４ワイヤ（金属ワイヤ）
４ｅ 第５ワイヤ（金属ワイヤ）
４ｆ 第６ワイヤ（金属ワイヤ）
５ ＢＧＡ（Ball Grid Array 、半導体装置）
６ ダイボンド材（マウント材、接着材）
７ 封止体（樹脂体、樹脂部）
７ａ インデックスマーク
８ 多数個取り基板（配線基板）
８ａ デバイス領域（パッケージ領域、半導体装置領域）
９ 封止用樹脂（樹脂）
１０ ポット
１１ ランナ

Claims (4)

  1. （ａ）第１面とその反対側の第２面とを有し、前記第１面に複数のリードが設けられ、かつ前記第１面が長方形に形成された配線基板を準備する工程、
    （ｂ）前記（ａ）工程の後、四角形の主面、前記主面に形成された複数の電極パッド、および前記主面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記裏面が前記配線基板の前記第１面と対向するように、前記配線基板の前記第１面上に配置する工程、
    （ｃ）前記（ｂ）工程の後、前記半導体チップの前記主面の４辺のうちの３辺のそれぞれに沿って形成された前記複数の電極パッドと、前記配線基板の前記第１面の前記複数のリードとを複数の金属ワイヤで電気的に接続する工程、
    （ｄ）前記（ｃ）工程の後、前記半導体チップおよび前記複数の金属ワイヤを樹脂封止して前記配線基板の前記第１面上に封止体を形成する工程、
    を有し、
    前記（ｄ）工程において、前記半導体チップの前記主面の４辺のうちの前記複数の金属ワイヤが配置されていない辺に対向する辺側から封止用樹脂を流し込んで前記封止体を形成する、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記半導体チップは、メモリ回路とロジック回路とを有する、半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記配線基板の前記第１面の短辺に沿うように並んで配置された前記複数の金属ワイヤが、前記半導体チップの前記主面の対向する２辺のそれぞれに配置され、
    前記対向する２辺のそれぞれの外側の位置に、前記第１面の短辺に沿って、かつ複数列に亘って前記複数のリードが設けられ、
    前記複数のリードに前記複数の金属ワイヤが電気的に接続されている、半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記半導体チップの前記主面の前記対向する２辺と交差する１辺に前記複数の金属ワイヤが配置され、
    前記配線基板の前記第１面において、前記交差する１辺の外側の位置に前記複数のリードが１列に設けられ、
    前記複数のリードに前記複数の金属ワイヤが電気的に接続されている、半導体装置の製造方法。
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