KR101217126B1 - 적층형 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

적층형 반도체 패키지는 복수의 반도체 패키지들 및 연결부들을 포함한다. 반도체 패키지들은 다이 패들 및 다이 패들 측부과 제1 방향으로 이격되며 일단이 외부로 노출된 리드들을 가지는 리드 프레임, 다이 패들 상에 실장된 반도체 칩, 반도체 칩과 리드들 중 적어도 하나를 연결하는 와이어, 및 리드 프레임 상에 형성되어 반도체 칩 및 와이어를 몰딩하는 몰딩부를 각각 포함하며, 제1 방향과 수직한 제2 방향으로 적층된다. 연결부들은 반도체 패키지들 중 서로 다른 반도체 패키지들에 포함된 리드들을 전기적으로 연결한다. 따라서, 반도체 패키지의 외부에서 적층된 반도체 패키지들에 포함된 리드들 중 설계자가 원하는 리드들을 서로 전기적으로 연결할 수 있으므로, 와이어 본딩 공정을 간단하게 할 수 있다.

Description

적층형 반도체 패키지 및 이의 제조 방법{STACK SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층형 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 와이어 본딩 공정을 감소시킬 수 있고, 실장 밀도를 높일 수 있으며, 크기 및 비용을 감소시킨 적층형 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의DIP(Dual In line Package) 형태의 삽입 실장형으로부터 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다.
QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로, 크기가 작다는 이점이 있다.
하지만, 종래의 QFN 형태를 가지는 반도체 패키지는 하나의 패키지 내에 하나의 칩이 탑재되어 있으므로, 실장 밀도가 낮고, 고용량화 및 다기능화된 반도체 패키지에 대한 요구를 충족시키지 못하는 문제점이 있다.
또한, 기존에는 QFN 형태를 가지는 반도체 패키지가 적층되어 있더라도, 서로 대응하는 위치의 리드들만이 솔더볼에 의해 전기적으로 연결되어 있으므로, 와이어 본딩 공정이 증가되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 고용량화 및 다기능화된 반도체 패키지에 사용될 수 있고, 와이어 본딩 공정을 감소시킬 수 있으며, 크기 및 비용을 감소시킬 수 있는 적층형 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층형 반도체 패키지의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 적층형 반도체 패키지는 복수의 반도체 패키지들 및 연결부들을 포함한다. 상기 반도체 패키지들은 다이 패들 및 상기 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 리드들을 가지는 리드 프레임, 상기 다이 패들 상에 실장된 반도체 칩, 상기 반도체 칩과 상기 리드들 중 적어도 하나를 연결하는 와이어, 및 상기 리드 프레임 상에 형성되어 상기 반도체 칩 및 상기 와이어를 몰딩하는 몰딩부를 각각 포함하며, 상기 제1 방향과 수직한 제2 방향으로 적층된다. 상기 연결부들은 상기 반도체 패키지들 중 서로 다른 반도체 패키지들에 포함된 리드들을 전기적으로 연결한다.
본 발명의 일 실시예에서, 상기 리드들은 상기 제1 방향 및 제2 방향과 수직한 제3 방향으로 서로 이격될 수 있다.
본 발명의 일 실시예에서, 상기 연결부들은 서로 중첩되어 배치된 리드들의 측면을 연결할 수 있다.
본 발명의 일 실시예에서, 상기 연결부들은 서로 중첩되지 않도록 배치된 리드들의 측면을 연결할 수 있다.
본 발명의 일 실시예에서, 상기 연결부들은 전해질 물질을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 적층형 반도체패키지의 제조 방법에서, 제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드들을 포함하는 제1 리드 프레임이 형성되고, 상기 제1 다이 패들에 제1 반도체 칩이 실장되고, 상기 제1 반도체 칩과 상기 제1 리드들 중 적어도 하나가 제1 와이어로 와이어 본딩되고, 상기 제1 반도체 칩 및 상기 제1 와이어가 몰딩되어 제1 반도체 패키지가 형성된다. 제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되며 일단이 외부로 노출된 제2 리드들을 포함하는 제2 리드 프레임이 형성되고, 상기 제2 다이 패들에 제2 반도체 칩이 실장되고, 상기 제2 반도체 칩과 상기 제2 리드들 중 적어도 하나가 제2 와이어로 와이어 본딩되고, 상기 제2 반도체 칩 및 상기 제2 와이어가 몰딩되어 제2 반도체 패키지가 형성된다. 상기 제1 반도체 패키지에 상기 제2 반도체 패키지가 상기 제1 방향과 수직한 제2 방향으로 적층된다. 상기 제1 및 제2 반도체 패키지들에 각각 포함된 상기 제1 및 제2 리드들의 측면이 노출되도록 상기 제1 및 제2 패키지들의 측부가 절단된다. 상기 제1 리드들 중 적어도 하나 및 상기 제2 리드들 중 적어도 하나가 전기적으로 연결된다.
본 발명의 일 실시예에서, 서로 중첩되어 배치된 리드들의 측면을 연결시킴으로써, 상기 리드들이 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 서로 중첩되지 않도록 배치된 리드들의 측면을 연결시킴으로써, 상기 리드들이 전기적으로 연결될 수 있다.
이와 같은 적층형 반도체 패키지 및 이의 제조 방법에 따르면, 반도체 패키지의 외부에서 적층된 반도체 패키지들에 포함된 리드들 중 설계자가 원하는 리드들을 서로 전기적으로 연결할 수 있으므로, 와이어 본딩 공정을 감소시킬 수 있다.
또한, 반도체 칩들의 실장 밀도를 높일 수 있고, 고용량 및 다기능화된 반도체를 집적하는데 사용될 수 있으며, 인쇄 회로 기판을 이용하는 패키지 온 패키지 타입에 비해 크기 및 비용을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 나타내는 정단면도이다.
도 2는 도 1의 적층형 반도체 패키지를 나타내는 측단면도이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g 및 도 3h는 도 1 및 도 2에 도시된 적층형 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 나타내는 정단면도이고, 도 2는 도 1의 적층형 반도체 패키지를 나타내는 측단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 적층형 반도체 패키지(100)는 제1 반도체 패키지(200), 제2 반도체 패키지(400) 및 연결부들(700a, 700b)을 포함한다.
상기 제1 반도체 패키지(200)는 제1 리드 프레임(210), 제1 반도체 칩(220), 제1 와이어(230) 및 제1 몰딩부(240)를 포함한다.
상기 제1 리드 프레임(210)은 제1 다이 패들(212) 및 상기 제1 다이 패들(212)과 제1 방향으로 이격되고 일단이 외부로 노출된 제1 리드들(214)을 가지고, 상기 제1 리드들(214)은 제3 방향으로 서로 이격되어 나란히 형성된다.
상기 제1 반도체 칩(220)은 상기 제1 리드 프레임(210)의 상기 제1 다이 패들(212) 상에 실장된다. 구체적으로, 상기 제1 반도체 칩(220)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 다이 패들(212)과 마주하여 상기 제1 다이 패들(212) 상에 실장된다. 예를 들면, 상기 제1 반도체 칩(220)은 접착 부재(미도시)를 통해 상기 제1 다이 패들(212)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
상기 제1 와이어(230)는 상기 제1 반도체 칩(220)의 활성화면인 상면과상기 제1 리드들(214) 중 적어도 하나를 전기적으로 연결한다.
상기 제1 몰딩부(240)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 반도체 칩(220) 및 상기 제1 와이어(230)를 내부로 몰딩한다. 예를 들면, 상기 제1 몰딩부(240)는 몰딩 수지를 포함하고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.
상기 제2 반도체 패키지(400)는 상기 제1 반도체 패키지(200) 상에 상기 제1 방향 및 상기 제3 방향에 수직한 제2 방향으로 적층되고, 상기 적층형 반도체 패키지(100)는 상기 제1 반도체 패키지(200) 및 상기 제2 반도체 패키지(400) 사이에 상기 제1 반도체 패키지(200) 및 상기 제2 반도체 패키지(400)를 부착하기 위한 제1 접착제(300)를 포함한다. 상기 접착제(300)로는 접착 테이프 또는 접착물질 등이 사용될 수 있다.
상기 제2 반도체 패키지(400)는 제2 리드 프레임(410), 제2 반도체 칩(420), 제2 와이어(430) 및 제2 몰딩부(440)를 포함한다.
상기 제2 리드 프레임(410)은 제2 다이 패들(412) 및 상기 제2 다이 패들(412)과 이격된 제2 리드들(414)을 가지고, 상기 제2 리드들(414)은 상기 제3 방향으로 서로 이격되어 나란히 형성된다.
상기 제2 반도체 칩(420)은 상기 제2 리드 프레임(210)의 상기 제2 다이 패들(412) 상에 실장된다. 구체적으로, 상기 제2 반도체 칩(220)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제2 다이 패들(412)과 마주하여 상기 제2 다이 패들(412) 상에 실장된다. 예를 들면, 상기 제2 반도체 칩(220)은 접착 부재(미도시)를 통해 상기 제2 다이 패들(412)에 실장될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
상기 제2 와이어(430)는 상기 제2 반도체 칩(420)의 활성화면인 상면과상기 제2 리드들(214) 중 적어도 하나를 전기적으로 연결한다.
상기 제2 몰딩부(440)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제2 반도체 칩(420) 및 상기 제2 와이어(430)를 내부로 몰딩한다. 예를 들면, 상기 제2 몰딩부(440)는 몰딩 수지를 포함하고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.
상기 연결부들(700a, 700b)은 상기 제1 반도체 패키지(200)에 포함된 상기 제1 리드들(214) 중 적어도 하나 및 상기 제2 반도체 패키지(400)에 포함된 상기 제2 리드들(414) 중 적어도 하나를 서로 전기적으로 연결한다. 예를 들면, 상기 연결부들(700a, 700b)은 솔더와 같은 전해질 물질을 포함할 수 있다.
예를 들어, 상기 연결부들(700a, 700b)은 서로 중첩되어 배치된 상기 제1 리드(214) 및 상기 제2 리드(414)를 서로 연결하는 제1 연결부(700a) 및 서로 중첩되지 않도록 배치된 상기 제1 리드(214) 및 상기 제2 리드(414)를 서로 연결하는 제2 연결부(700b)를 포함할 수 있다. 본 실시예에서는 상기 연결부들(700a, 700b)이 도 2에 도시된 연결방법 만을 설명하였으나, 이와 달리 상기 연결부들(700a, 700b)은 회로의 구성 등에 따라 제1 및 제2 리드들(214, 414)을 다양한 방법으로 서로 연결시킬 수 있다.
실시예에 따라, 상기 적층형 반도체 패키지(100)는 상기 제2 반도체 패키지(400) 상에 적층된 제3 반도체 패키지(600) 및 상기 제2 반도체 패키지(400) 상부에 상기 제3 반도체 패키지(600)를 부착하기 위한 제2 접착제(500)를 더 포함할 수 있다.
상기 제3 반도체 패키지(600)는 제3 리드 프레임(610), 제3 반도체 칩(620), 제3 와이어(630) 및 제3 몰딩부(440)를 포함하고, 상기 제3 리드 프레임(610), 제3 반도체 칩(620), 제3 와이어(630) 및 제3 몰딩부(440)의 구성 및 기능은 상기 제2 반도체 패키지(400)에 포함된 상기 제2 리드 프레임(410), 상기 제2 반도체 칩(420), 상기 제2 와이어(430) 및 상기 제2 몰딩부(440)의 구성 및 기능과 실질적으로 동일하므로 상세한 설명은 생략한다.
상기 적층형 반도체 패키지(100)가 상기 제3 반도체 패키지(600)를 포함하는 경우, 상기 적층형 반도체 패키지(100)는 상기 제2 반도체 패키지(400)의 상기 제2 리드들(414) 중 적어도 하나 및 상기 제3 반도체 패키지(600)의 상기 제3 리드들(614) 중 적어도 하나를 서로 전기적으로 연결하는 연결부들(700a, 700b)을 포함할 수 있다. 이 경우에도, 도 2에 도시된 연결방법 외에, 회로의 구성 등에 따라 다양한 연결방법을 통해 상기 연결부들(700a, 700b)이 상기 제1, 제2 및 제3 리드들(214, 414, 614)을 서로 연결할 수 있다.
상기 각각의 제1 반도체 패키지(200), 상기 제2 반도체 패키지(400) 및 상기 제3 반도체 패키지(600)들은 리드가 몰드 밑에 형성되는 QFN(Quad Flat No-Lead) 타입의 반도체 패키지일 수 있다.
또한, 도 1 및 도 2에 도시된 본 발명의 일 실시예에 따른 상기 적층형 반도체 패키지(100)에는 3개의 반도체 패키지들이 적층되어 있지만, 실시예에 따라, 상기 적층형 반도체 패키지(100)에는 n(n은 2 이상의 자연수)개의 반도체 패키지들이 적층될 수 있다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g 및 3h는 도 1 및 도 2에 도시된 적층형 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 상기 제1 다이 패들(212) 및 상기 제1 다이 패들(212)과 제1 방향으로 이격되며 일단이 외부로 노출된 상기 제1 리드들(214)을 가지는 제1 리드 프레임(210)을 형성한다.
도 3b를 참조하면, 상기 제1 다이 패들(212)에 상기 제1 반도체 칩(220)을 실장한다. 구체적으로, 상기 제1 반도체 칩(220)의 비활성화면인 하면과 상기 제1 다이 패들(212) 상면이 마주하도록 상기 제1 반도체 칩(220)을 상기 제1 다이 패들(212)에 실장한다. 예를 들면, 상기 제1 반도체 칩(220)은 에폭시 계열의 접착 테이프나 폴리이미드 재질의 접착 테이프를 통해 상기 제1 다이 패들(212)에 부착될 수 있다.
도 3c를 참조하면, 상기 제1 반도체 칩(220)과 상기 제1 리드들(214) 중 적어도 하나를 상기 제1 와이어(230)로 와이어 본딩한다. 구체적으로, 상기 제1 반도체 칩(220)의 활성화면인 상면과 상기 제1 리드들(214) 중 적어도 하나를 제1 와이어(230)를 통해 전기적으로 연결한다.
도 3d를 참조하면, 상기 제1 반도체 칩(220)의 측부 및 상부와 상기 제1 와이어(230)를 내부로 몰딩하여 상기 제1 반도체 패키지(200)를 형성한다. 상기 몰딩 과정에서 상기 제1 리드들(214)의 측부도 몰딩될 수 있다.
이후, 상기 도 3a 내지 3d와 동일한 방법으로 제2 반도체 패키지(400)를 형성한다.
도 3e를 참조하면, 상기 제1 반도체 패키지(200) 상에 상기 제2 반도체 패키지(400)를 상기 제1 방향과 수직한 제2 방향으로 적층한다. 구체적으로, 상기 제1 반도체 패키지(200) 및 상기 제2 반도체 패키지(400) 사이에 상기 제1 접착제(300)를 형성하여 상기 제1 반도체 패키지(200) 상에 상기 제2 반도체 패키지(400)를 부착한다.
이후, 상기 도 3a 내지 3d와 동일한 방법으로 제3 반도체 패키지(600)를 형성한다.
도 3f를 참조하면, 상기 제2 반도체 패키지(400) 상에 상기 제2 접착제(500)를 이용하여 상기 제3 반도체 패키지(600)를 적층한다.
도 3g를 참조하면, 상기 제1 리드들(214), 상기 제2 리드들(414) 및 상기 제3 리드들(614)의 측면이 노출되도록 상기제1 패키지(200), 상기 제2 패키지(400) 및 상기 제3 패키지(600)의 측부를 제2 방향으로 절단한다.
도 3h를 참조하면, 상기 제1 리드들(214) 중 적어도 하나 및 상기 제2 리드들(414) 중 적어도 하나를 상기 연결부들(700a, 700b)을 통해 서로 전기적으로 연결하고, 상기 제2 리드들(414) 중 적어도 하나와 상기 제3 리드들(614) 중 적어도 하나를 상기 연결부들(700a, 700b)을 통해 서로 전기적으로 연결한다. 예를 들면, 상기 제1 연결부(700a)로 서로 중첩되어 배치된 상기 제1 리드(214)와 상기 제2 리드(414)를 연결할 수 있고, 상기 제2 연결부(700b)로 서로 중첩되지 않도록 배치된 상기 제2 리드(414)와 상기 제3 리드(614)를 연결할 수 있다. 상기 연결부들(700a, 700b)은 솔더 재질과 같은 절연성 재질을 포함할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 적층형 반도체 패키지 및 이의 제조 방법은 반도체 패키지의 외부에서 적층된 반도체 패키지들에 포함된 리드들 중 설계자가 원하는 리드들을 서로 전기적으로 연결할 수 있으므로, 와이어 본딩 공정을 감소시킬 수 있다.
또한, 반도체 칩들의 실장 밀도를 높일 수 있고, 고용량 및 다기능화된 반도체를 집적하는데 사용될 수 있으며, 인쇄 회로 기판을 이용하는 패키지 온 패키지 타입에 비해 크기 및 비용을 감소시킬 수 있다.
100: 적층형 반도체 패키지 200, 400, 600: 반도체 패키지
210, 410, 610: 리드 프레임 212, 412, 612: 다이 패들
214, 414, 614: 리드들 220, 420, 620: 반도체 칩
230, 430, 630: 와이어 240, 440, 640: 몰딩부
300, 500: 접착제 700a, 700b: 연결부

Claims (8)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1 다이 패들 및 상기 제1 다이 패들과 제1 방향으로 이격되며 일단이 외부로 노출된 제1 리드들을 포함하는 제1 리드 프레임을 형성하고, 상기 제1 다이 패들에 제1 반도체 칩을 실장하고, 상기 제1 반도체 칩과 상기 제1 리드들 중 적어도 하나를 제1 와이어로 와이어 본딩하고, 상기 제1 반도체 칩 및 상기 제1 와이어를 몰딩하여 제1 반도체 패키지를 형성하는 단계;
    제2 다이 패들 및 상기 제2 다이 패들과 상기 제1 방향으로 이격되며 일단이 외부로 노출된 제2 리드들을 포함하는 제2 리드 프레임을 형성하고, 상기 제2 다이 패들에 제2 반도체 칩을 실장하고, 상기 제2 반도체 칩과 상기 제2 리드들 중 적어도 하나를 제2 와이어로 와이어 본딩하고, 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하여 제2 반도체 패키지를 형성하는 단계;
    상기 제1 반도체 패키지에 제2 반도체 패키지를 상기 제1 방향과 수직한 제2 방향으로 적층하는 단계;
    상기 제1 및 제2 반도체 패키지들에 각각 포함된 상기 제1 및 제2 리드들의 측면이 노출되도록 상기 제1 및 제2 패키지들의 측부를 절단하는 단계; 및
    상기 제1 리드들 중 적어도 하나 및 상기 제2 리드들 중 적어도 하나를 전기적으로 연결시키는 단계를 포함하는 적층형 반도체 패키지의 제조 방법.
  7. 제6항에 있어서, 상기 리드들을 전기적으로 연결시키는 단계는,
    서로 중첩되어 배치된 리드들의 측면을 연결시키는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
  8. 제6항에 있어서, 상기 리드들을 서로 전기적으로 연결시키는 단계는,
    서로 중첩되지 않도록 배치된 리드들의 측면을 연결시키는 단계를 포함하는 것을 특징으로 하는 적층형 반도체 패키지의 제조 방법.
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