KR101204747B1 - 반도체 패키지 - Google Patents

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Abstract

반도체 패키지는 제1 반도체칩, 상기 제1 반도체 칩과 제1 방향으로 이격되며 끝단이 외부로 노출되고, 상기 제1 방향과 수직인 제2 방향으로 각각이 서로 다른 높이의 복수의 접속면들을 갖는 복수의 리드들, 상기 제1 반도체 칩과 상기 리드들 중 적어도 하나를 전기적으로 연결하는 제1 와이어 및 상기 반도체 칩을 몰딩하는 몰딩부재를 포함한다. 따라서, 상부 반도체 칩과 리드를 연결하는 와이어의 길이를 단축시킬 수 있으며, 제조 공정을 단순화 하고 제조 비용을 줄일 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 반도체 패키지의 크기를 일정하게 유지하면서 리드의 수를 증가시킬 수 있는 반도체 패키지에 관한 것이다.
최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의DIP(Dual In line Package) 형태의 삽입 실장형으로부터 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다.
QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로, 크기가 작다는 이점이 있다.
하지만, 종래의 QFN 형태를 가지는 반도체 패키지는 복수의 반도체 칩을 하나의 리드에 연결하기 위해서 리드의 폭을 확장시키거나, 하부에 형성된 반도체 칩을 통하여 리드에 연결시켜야 하므로 리드의 폭이 커지거나 와이어의 길이가 증가하는 문제점이 있다.
이러한 문제점은 반도체 패키지의 제조 공정 추가 및 제조 비용 상승으로 연결된다
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 고용량화 및 다기능화된 반도체 패키지에 사용될 수 있고, 크기를 감소시키며 제조 공정 및 제조 비용을 줄일 수 있는 반도체 패키지를 제공하는 것이다
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 제1 반도체칩, 상기 제1 반도체 칩과 제1 방향으로 이격되며 끝단이 외부로 노출되고, 상기 제1 방향과 수직인 제2 방향으로 각각이 서로 다른 높이의 복수의 접속면들을 갖는 복수의 리드들, 상기 제1 반도체 칩과 상기 리드들 중 적어도 하나를 전기적으로 연결하는 제1 와이어 및 상기 반도체 칩을 몰딩하는 몰딩부재를 포함한다.
본 발명의 일 실시예에서, 상기 제1 반도체 칩은 다이 패들 상에 배치되고 상기 리드의 n번째(n은 자연수) 높이를 갖는 면과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 제1 반도체 칩 상부에 위치하는 제2 반도체 칩 및 상기 제2 반도체 칩과 상기 리드들 중 적어도 하나를 전기적으로 연결하는 제2 와이어를 더 포함을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 반도체 칩은 동일한 리드의 서로 다른 면에 각각 연결될 수 있다.
본 발명의 일 실시예에서, 상기 제2 와이어는 상기 리드의 m번째(m은 n보다 큰 자연수) 높이를 갖는 면과 접촉할 수 있다.
본 발명의 일 실시예에서, 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 배치될 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 반도체 칩들 사이에 위치하는 스페이서를 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 이격되어 배치되고, 양 단부는 상기 리드의 k번째(k는 n보다 크고 m보다 작은 자연수) 높이를 갖는 면에 배치될 수 있다
이와 같은 반도체 패키지에 따르면, 반도체 패키지의 리드들은 각각이 서로 다른 높이의 복수의 상면들을 갖도록 형성한다. 따라서, 복수의 반도체 칩들이 동일한 리드와 연결되는 경우, 상부에 배치된 반도체 칩을 상기 리드의 가장 인접한 면과 연결하여 와이어의 길이를 줄일 수 있다.
또한, 상기 반도체 칩을 상기 리드의 일 면과 접촉하게 배치함으로써 반도체 패키지의 두께를 줄일 수 있다.
또한, 반도체 칩들의 실장 밀도를 높일 수 있고, 고용량 및 다기능화된 반도체를 집적하는데 사용될 수 있으며, 인쇄 회로 기판을 이용하는 패키지 온 패키지 타입에 비해 크기 및 비용을 감소시킬 수 있다
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 2는 도 1의 I-I`방향을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 나타내는 사시도이다.
도 4는 도 3의 II-II`방향을 따라 절단한 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이고, 도 2는 도 1의 I-I`선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 복수의 리드들(214), 다이 패들(212), 제1 및 제2 반도체칩들(220, 240), 제1 및 제2 와이어들(230, 270) 및 몰딩부재(260)를 포함한다.
상기 리드들(214)은 상기 다이 패들(212)과 제1 방향(D1)으로 이격되고, 일단이 외부로 노출되어 있다. 상기 리드들(214)은 상기 제1 방향(D1)과 수직한 제3 방향(D3)으로 서로 이격되어 나란히 형성된다.
상기 리드(214)의 상면은 복수의 단차들을 갖는다. 예를 들어, 상기 리드(214)의 상면에는 제1 면(214a), 상기 제1 면(214a) 보다 상부에 형성된 제2 면(214b) 및 상기 제2 면(214b)보다 상부에 형성된 제3 면(214c)이 형성되어, 2개의 단차를 형성한다. 상기 제1, 제2 및 제3 면들은 상기 제1 방향(D1) 및 상기 제3 방향(D3)과 수직한 제2 방향(D2)으로 계단 형상으로 형성된다. 따라서, 상기 제3 면(214c)의 높이(h3)는 상기 제2 면(214b)의 높이(h2)보다 높으며, 상기 제2 면(214b)의 높이(h2)는 상기 제1 면(214a)의 높이(h1)보다 높다. 상기 제1, 제2 및 제3 면들(214a, 214b, 214c)의 단면적은 서로 동일하게 형성될 수 있다. 상기 리드들(214)은 모두 동일한 단차를 갖도록 형성될 수 있다.
상기 제1, 제2 및 제3 면들(214a, 214b, 214c)에는 후술할 제2 반도체 칩(240)의 양 단부 및 상기 제1 및 제3와이어들(230, 270)이 접촉될 수 있다.
상기 제1 반도체 칩(220)은 상기 다이 패들(212) 상에 실장된다. 구체적으로, 상기 제1 반도체 칩(220)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 다이 패들(212)과 마주하여 상기 제1 다이 패들(212) 상에 실장된다. 예를 들면, 상기 제1 반도체 칩(220)은 접착 부재(미도시)를 통해 상기 제1 다이 패들(212)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다. 또는, 상기 접착 부재는 전도성 물질일 수 있다.
상기 제1 와이어(230)는 상기 제1 반도체 칩(220)의 활성화면인 상면과 상기 리드들(214) 중 적어도 하나를 전기적으로 연결한다. 구체적으로, 상기 와이어(230)는 상기 제1 반도체 칩(220)의 상면과 상기 리드(214)의 제1 면(214a)을 연결한다. 상기 제1 반도체 칩(220)은 상기 리드(214)의 가장 인접한 면과 연결되는 것이 바람직하기 때문이다.
상기 제2 반도체 칩(240)은 상기 제1 반도체 칩(220) 상에 실장된다. 구체적으로, 상기 제2 반도체 칩(240)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 반도체 칩(220)과 마주하여 상기 제1 반도체 칩(220) 상에 실장된다. 예를 들면, 상기 제2 반도체 칩(240)은 접착 부재(미도시)를 통해 상기 제1 반도체 칩(220)에 부착될 수 있다. 상기 접착 부재(미도시)로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
상기 제2 와이어(270)는 상기 제2 반도체 칩(240)의 활성화면인 상면과 상기 리드들(214) 중 적어도 하나를 전기적으로 연결한다. 구체적으로, 상기 제2 와이어(270)는 상기 제2 반도체 칩(240)의 상면과 상기 리드(214)의 제2 면(214b)을 연결한다. 상기 제2 반도체 칩(220)은 가장 인접하고 상기 제1 반도체 칩(220)이 연결된 면의 상부 면과 연결되는 것이 바람직하다. 이와 달리, 도시하지는 않았으나, 상기 제2 반도체 칩(240)의 두께가 두꺼워서 상기 제2 반도체 칩(240)의 상면과 가장 인접한 면이 상기 리드(214)의 제3 면(214c)인 경우라면, 상기 와이어(230)는 제2 반도체 칩(240)의 상면과 상기 리드(214)의 제3 면(214c)을 연결할 수 있다.
상기 제1 및 제2 반도체 칩들(220, 240) 사이에는 스페이서(250)를 더 포함할 수 있다. 상기 스페이서(250)는 상기 제1 반도체 칩(220)과 연결된 상기 와이어(230)가 상기 제2 반도체 칩(240)과 접촉하는 것을 방지한다.
상기 몰딩부재(260)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 및 제2 반도체 칩들(220, 240) 및 상기 제1 및 제2 와이어들(230, 270)을 내부로 몰딩한다. 상기 몰딩부재(260)는 몰딩 수지를 포함할 수 있고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.
도 1 및 도 2에 도시된 실시예에 따른 상기 반도체 패키지(1000)에는 서로 다른 높이를 갖는 제1, 제2 및 제3 면들(214a, 214b, 214c)을 포함하는 리드(214)와 제1 및 제2 반도체 칩들(220, 240)이 도시되어 있지만, 상기 반도체 패키지(1000)에는 n(n은 2 이상의 자연수)개의 서로 다른 높이를 갖는 면을 포함하는 리드 및 반도체 칩들이 적층될 수 있다.
종래에는 상하로 배치된 복수의 반도체 칩들이 동일한 리드와 연결되는 경우, 상부 반도체 칩과 하부 반도체 칩을 와이어로 연결하고, 다시 상기 하부 반도체 칩과 상기 리드를 연결하였다. 또는 상부 반도체 칩과 상기 리드를 직접 연결하였다.
이에 반해, 도 1 및 도 2에 따른 반도체 패키지(1000)는 제1 반도체 칩은 상기 리드의 인접한 면과 연결하고, 제2 반도체 칩은 상기 리드의 인접하고, 상기 제1 반도체 칩이 연결된 면의 상부 면과 연결된다. 이와 같이 서로 다른 높이를 갖는 복수의 상면들을 갖는 리드에 복수의 반도체 칩을 연결할 수 있다.
따라서, 상부 반도체 칩 및 리드를 연결하기 위해 필요한 와이어의 길이 및 비용을 감소 시킬 수 있다.
또한, 반도체 칩들을 각각 패키징하여 반도체 패키지를 적층하는 것이 아니라, 반도체 칩들을 적층하여 패키징함으로써, 전체 반도체 패키지의 크기를 줄일 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다. 도 3에 따른 반도체 패키지는 제2 반도체 칩의 위치를 제외하고, 상기 도 1 및 도 2에 따른 반도체 패키지와 실질적으로 동일하다. 따라서, 도 1 및 도 2의 반도체 패키지와 동일한 구성요소는 동일한 도면 부호를 부여하고, 반복되는 설명은 생략한다.
도 3을 참조하면, 제2 반도체 칩(240)은 제1 반도체 칩(220)과 이격되고, 리드(214)의 제2 면(214c) 상에 실장된다. 구체적으로, 상기 제2 반도체 칩(240)은 회로 패턴이 형성된 활성화면 및 상기 활성화면에 반대하는 비활성화면을 가지고, 상기 비활성화면이 상기 제1 반도체 칩(220)의 활성화면과 대향하고 이격된다. 이와 함께, 상기 제2 반도체 칩(240)의 양 단부는 상기 리드(214)의 제2 면(214b)과 접촉하여 실장된다. 상기 제2 반도체 칩은 상기 제1 반도체칩(220)의 전부와 중첩된다. 예를 들면, 상기 제2 반도체 칩(240)은 접착 부재(미도시)를 통해 상기 리드(214)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
상기 제2 반도체칩(240)은 상기 리드(214)의 제1 반도체 칩(220)과 연결된 면의 상부 면과 접촉하여 실장되는 것이 바람직하다.
상기 제2 와이어(270)는 상기 제2 반도체 칩(240)의 활성화면인 상면과 상기 리드의(214)를 각각 전기적으로 연결한다. 구체적으로, 상기 제2 반도체 칩(240)은 상기 리드(214)의 인접하고, 상기 제2 반도체 칩(240)과 접촉하는 면의 상부 면과 연결되는 것이 바람직하다.
상기 몰딩부재(260)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 및 제2 반도체 칩들(220, 240) 및 상기 제1 및 제2 와이어들(230, 270)을 내부로 몰딩한다. 따라서, 상기 제1 및 제2 반도체 칩들(220, 240) 사이는 상기 몰딩부재(260)로 채워질 수 있다.
도 3에 따른 반도체 패키지(2000)는 서로 다른 높이를 갖는 제1, 제2 및 제3 면들(214a, 214b, 214c)을 포함하는 리드(214)와 제1 및 제2 반도체 칩들(220, 240)이 도시되어 있지만, 상기 반도체 패키지(2000)에는 n(n은 2 이상의 자연수)개의 서로 다른 단차를 갖는 리드 및 반도체 칩들이 적층될 수 있다.
도 3에 따른 반도체 패키지(2000)는 이와 같이 복수의 단차를 갖는 리드에 복수의 반도체 칩을 연결할 수 있다. 따라서, 상부 반도체 칩 및 리드를 연결하기 위해 필요한 와이어의 길이 및 비용을감소 시킬 수 있다.
또한, 상기 반도체 칩들은 상기 리드와 서로 이격되어 형성되며 상기 반도체 칩들이 이격된 영역은 몰딩부재로 채워진다. 따라서, 상기 반도체칩 들을 절연시키기 위한 스페이서를 별도로 설치할 필요가 없어 제조 공정 단순화되고 제조 비용이 감소된다.
한편, 반도체 칩들을 각각 패키징하여 반도체 패키지를 적층하는 것이 아니라, 반도체 칩들을 적층하여 패키징함으로써, 전체 반도체 패키지의 크기를 줄일 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 반도체 패키지는 반도체 패키지의 리드들이 복수의 단차를 포함하는 계단 형상으로 형성되므로, 상부 반도체 칩과 리드를 연결하는 와이어의 길이를 단축 시킬 수 있다.
또한, 반도체 칩들의 실장 밀도를 높일 수 있고, 고용량 및 다기능화된 반도체를 집적하는데 사용될 수 있으며, 인쇄 회로 기판을 이용하는 패키지 온 패키지 타입에 비해 크기 및 비용을 감소시킬 수 있다
1000, 2000: 반도체 패키지 210: 리드 프레임
212: 다이 패들 214: 리드
220, 240: 반도체 칩 214a, 214b, 214c: 상면
250: 스페이서 260: 몰딩부재
230, 270: 와이어

Claims (8)

  1. 다이 패들 상에 실장되는 제1 반도체 칩;
    상기 제1 반도체 칩과 제1 방향으로 이격되며 끝단이 외부로 노출되고, 상기 제1 방향과 수직인 제2 방향으로 각각이 서로 다른 높이의 복수의 접속면들을 갖는 복수의 리드들;
    상기 제1 반도체 칩의 상부에 위치하는 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들 사이에 위치하는 스페이서;
    상기 제1 반도체 칩과 상기 리드들 중 n번째(n은 자연수) 높이를 갖는 접속면을 전기적으로 연결하는 제1 와이어;
    상기 제2 반도체 칩과 상기 리드들 중 m번째(m은 n보다 큰 자연수) 높이를 갖는 접속면을 전기적으로 연결하는 제2 와이어; 및
    상기 제1 및 제2 반도체 칩들을 몰딩하는 몰딩부재를 포함하는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 및 제2 반도체 칩은 동일한 리드의 서로 다른 면에 각각 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 제2 반도체 칩은 상기 제1 반도체 칩과 이격되어 배치되고, 양 단부는 상기 리드의 k번째(k는 n보다 크고 m보다 작은 자연수) 높이를 갖는 면 상에 배치되는 것을 특징으로 하는 반도체 패키지.
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