KR100843205B1 - 반도체 패키지 및 적층형 반도체 패키지 - Google Patents

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Abstract

복수의 반도체 칩들을 탑재할 수 있고 내부 리드의 고정성이 우수한 반도체 패키지 및 이러한 반도체 패키지들을 이용한 적층형 반도체 패키지가 제공된다. 반도체 패키지는 반도체 칩을 포함한다. 복수의 내부 리드들은 상부면 및 바닥면을 갖고, 반도체 칩과 전기적으로 연결되고 반도체 칩으로부터 멀어지는 방향으로 신장한다. 몰딩 수지는 반도체 칩 및 내부 리드들을 고정한다. 그리고, 내부 리드들의 상부면은 몰딩 수지에 고정되고 그 바닥면은 상기 몰딩 수지로부터 노출되고, 내부 리드들의 바닥면의 폭은 그 상부면의 폭보다 작다.
반도체 패키지, 내부 리드, 몰딩 수지, 외부 리드

Description

반도체 패키지 및 적층형 반도체 패키지{Semiconductor package and stacked semiconductor package}
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 2는 도 1의 반도체 패키지의 내부 리드를 보여주는 확대된 사시도이고;
도 3은 도 1의 반도체 패키지의 내부 리드의 변형된 예를 보여주는 확대된 사시도이고;
도 4는 도 1의 반도체 패키지의 칩탑재판을 보여주는 확대된 사시도이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고; 그리고
도 7은 본 발명의 일 실시예에 따른 적층형 반도체 패키지를 보여주는 단면도이다.
<도면의 주요 부분에 대한 설명>
102...내부 리드 104...칩탑재판
106...접착 부재 108...반도체 칩
110...와이어 112...몰딩 수지
114...외부 리드 120...중간 부재
본 발명은 반도체 소자에 관한 것으로서, 특히 반도체 패키지 및 그 적층 구조에 관한 것이다.
반도체 소자의 기술 진보에 따라 반도체 패키지를 제조하기 위한 조립 기술도 크게 발전하였다. 특히, 반도체 제품의 소형화 및 경량화 추세에 맞추어 반도체 패키지의 크기가 더욱 감소되고 있다. 한편, 반도체 제품은 더욱 고용량의 반도체 패키지를 필요로 하고, 이에 따라 적층형 반도체 패키지 또는 복수의 반도체 칩을 포함하는 멀티 칩 반도체 패키지가 이용되고 있다.
하지만, 통상적인 적층형 반도체 패키지는 상부 및 하부 반도체 패키지들 각각에서 반도체 칩을 감싸는 몰딩 수지의 두께 때문에 그 두께 감소에 한계가 있다. 나아가, 상부 및 하부 반도체 패키지들 각각에서 리드들은 몰딩 수지 아래로 더 돌출되어 적층형 반도체 패키지의 두께를 더욱 증가시킨다.
이러한 문제를 해결하기 위해, 반도체 패키지의 리드(lead)의 바닥면을 몰딩 수지와 나란하게 형성하는 방법이 제시되었다. 하지만 이러한 반도체 패키지는 리드가 몰딩 수지로부터 노출됨에 따라, 리드에 힘이 가해지면 리드가 몰딩 수지로부터 쉽게 분리되는 문제가 있다. 리드에 노치를 형성하는 방법이 있으나, 노치가 형성된 부분의 리드가 얇아져 리드가 휘고 이에 따라 리드와 반도체 칩을 연결하는 와이어 본딩 시 어려움이 있다.
나아가, 이러한 반도체 패키지들의 적층 구조는 상부 및 하부 반도체 패키지들의 리드들의 전기적인 연결의 신뢰성이 낮다는 문제가 있다. 예를 들어, 리드들간의 접촉 면적이 작고, 리드들 사이에 불순물이 개재될 가능성이 높다. 그리고, 이러한 적층 구조에서 반도체 패키지들은 부분 식각(half etching)에 의해 리드들을 형성하고, 따라서 그 식각 깊이가 너무 깊어져서 복수의 반도체 칩들을 탑재하는 멀티 칩 패키지로 이용되기 어렵다.
본 발명이 이루고자 하는 기술적인 과제는 복수의 반도체 칩들을 탑재할 수 있고 리드 고정성이 우수한 반도체 패키지를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적인 과제는 고밀도의 적층형 반도체 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지는 반도체 칩을 포함한다. 복수의 내부 리드(inner lead)들은 상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 연결되고 상기 반도체 칩으로부터 멀어지는 방향으로 신장한다. 몰딩 수지는 상기 반도체 칩 및 상기 내부 리드들을 고정한다. 그리고, 상기 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 상기 바닥면은 상기 몰딩 수지로부터 노출되고, 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작다.
상기 본 발명의 일 관점에 따르면, 상기 내부 리드들은 상기 바닥면으로 갈수록 그 폭이 점차 감소하는 하부를 포함할 수 있다. 나아가, 상기 내부 리드들은 상기 하부 상에 그 폭이 일정한 상부를 더 포함할 수 있다.
상기 본 발명의 다른 관점에 따르면, 상기 반도체 패키지는 상기 반도체 칩을 탑재하고 있는 칩탑재판을 더 포함하고, 상기 칩탑재판의 바닥면의 폭은 상부면의 폭보다 작을 수 있다.
상기 본 발명의 또 다른 관점에 따르면, 상기 반도체 패키지는 상기 내부 리드와 연결되고 상기 몰딩 수지 외부로 신장하는 복수의 외부 리드(outer lead)들을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 적층형 반도체 패키지는 상하로 적층된 복수의 반도체 패키지를 포함한다. 상기 복수의 반도체 패키지들은 반도체 칩; 상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 연결되고 상기 반도체 칩으로부터 멀어지는 방향으로 신장하는 복수의 내부 리드들; 및 상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 각각 포함한다. 그리고, 상기 반도체 패키지들 각각의 상기 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 상기 바닥면은 상기 몰딩 수지로부터 노출되고, 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 내부 리드들과 외부 리드들은 서로 분리되어 사용된다. 내부 리드들은 그 상부면이 몰딩 수지에 부착 고정된 리드 또는 리드 프레임 부분을 지칭하고, 외부 리드들은 몰딩 수지 외부로 신장된 리드 또는 리드 프레임 부분을 지칭한다. 내부 리드들 및 외부 리드들은 서로 분리되어 지칭됨에도 불구하고, 물리적으로 서로 연결된 하나의 구조체를 가상으로 분리하여 지칭할 수도 있다. 따라서, 본 발명의 실시예들에서, 반도체 패키지는 내부 리드만을 포함할 수도 있고, 내부 리드들 및 외부 리드들을 함께 포함할 수도 있다. 본 발명의 실시예들에서, 적층형 반도체 패키지는 적어도 한 쌍 이상의 반도체 패키지가 적층된 구조를 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 몰딩 수지(112)에 의해 고정되고 보호되는 반도체 칩(108)을 포함한다. 반도체 칩(108)은 메모리 소자 및/또는 로직 소자를 포함할 수 있고, 본 발명은 이러한 종류에 제한되지 않는다. 몰딩 수지(112)는 외부 환경으로부터 반도체 칩(108)을 보호하기 위한 것으로, 예컨대 에폭시 화합물을 포함할 수 있다.
칩탑재판(104)은 상부면(1041) 및 바닥면(1042)을 포함할 수 있고, 반도체 칩(108)은 칩탑재판(104)의 상부면(1041) 상에 접착 부재(106)를 이용하여 부착될 수 있다. 예를 들어, 칩탑재판(104)의 바닥면(1042)은 몰딩 수지(112)로부터 노출될 수 있지만, 본 발명의 범위는 이에 제한되지 않는다. 이 실시예의 변형된 예에서, 칩탑재판(106)은 생략될 수 있으며, 반도체 칩(108)은 내부 리드들(102) 상부에 배치되어 내부 리드들(102)과 전기적으로 직접 연결될 수도 있다. 이러한 구조는 LOC(lead on chip) 구조로 불릴 수도 있으나, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
복수의 내부 리드들(102)은 도전성 와이어(110)에 의해 반도체 칩(108)에 전기적으로 각각 연결되고, 몰딩 수지(112)에 의해 고정될 수 있다. 내부 리드들(102)은 와이어(110)가 연결되는 상부면(1021)과 그 반대쪽의 바닥면(1022)을 포함할 수 있다. 내부 리드들(102)의 상부면(1021)은 몰딩 수지(112)에 부착되어 고정될 수 있다. 내부 리드들(102)의 바닥면(1022)은 몰딩 수지(112)로부터 노출되고, 나아가 내부 리드들(102)의 일 단부가 몰딩 수지(112)로부터 노출될 수 있다.
내부 리드들(102)의 노출된 부분은 외부 단자의 역할을 하거나, 적층 구조에서 다른 반도체 패키지와 연결 부분으로 이용될 수 있다. 이러한 내부 리드들(102)의 구조로 인하여, 반도체 패키지(100)는 ELP(exposed lead package) 구조로 불릴 수도 있으나, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
반도체 패키지(100)에서, 반도체 칩(108) 위로 내부 리드들(102)이 신장하지 않기 때문에 반도체 칩(108) 위의 공간은 여유가 있다. 따라서, 반도체 패키지(100)는 반도체 칩(108) 상에 적층된 복수의 다른 반도체 칩들(미도시)을 더 포 함할 수도 있다. 즉, 반도체 패키지(100)는 멀티 칩 패키지로 용이하게 변형될 수 있다.
도 2는 도 1의 반도체 패키지(100)의 내부 리드들을 보여주는 확대된 사시도이다.
도 2를 참조하면, 내부 리드들(102)은 하부(102a) 및 상부(102b)를 포함할 수 있다. 예를 들어, 내부 리드들(102)의 하부(102a)는 바닥면(1022)으로 갈수록 그 폭이 감소할 수 있고, 상부(102b)는 그 폭이 일정할 수 있다. 내부 리드들(102)의 양 측면들(1023)은 몰딩 수지(112)에 의해 고정될 수 있다. 내부 리드들(102)의 하부(102a)에서 양 측면들(1023)은 경사지게 배치된다. 내부 리드들(102)은 반도체 칩(108)으로부터 멀어지는 방향으로 신장하고, 따라서 그 폭 방향은 예컨대 신장 방향에 직각인 방향일 수 있다. 내부 리드들(102)의 이러한 구조는 식각 방법 또는 압착(pressing) 방법에 의해 형성할 수 있다.
이와 같은 구조에서, 내부 리드들(102)은 몰딩 수지(112)에 의해 효과적으로 고정될 수 있다. 왜냐하면, 내부 리드들(102)의 하부(102a) 구조의 형상 때문에, 내부 리드들(102)의 양 측면들(1023)에 접촉되거나 또는 부착된 몰딩 수지(112)는 바닥면(1022)으로 갈수록 내부 리드들(102) 방향으로 돌출된 형태를 갖게 된다. 따라서, 내부 리드들(102)이 아래 방향으로 힘을 받게 되더라도 그 양 측면들(1023)에 접촉된 몰딩 수지(112)의 돌출된 부분에 의해 내부 리드들(102)이 지지될 수 있다. 나아가, 내부 리드들(102)은 통상적인 국부적인 노치 구조에 비해서 힘이 균등하게 배분되기 때문에, 와이어(110) 본딩 시 휘지 않고 고정될 수 있다. 따라서, 와이어(110)와 내부 리드들(102)의 본딩 신뢰도가 높아질 수 있다.
이 실시예에서, 내부 리드들(102)의 하부(102a)의 폭은 선형적으로 감소할 수 있지만, 본 발명의 범위는 이에 제한되지 않는다. 오히려, 식각 방법에 의해 형성할 때, 식각 조건에 따라서 내부 리드들(102)의 하부(102a)의 폭의 감소는 비선형적일 수도 있다. 나아가, 내부 리드들(102)의 하부(102a)의 폭의 감소는 양 측면들(1023)에서 대칭적일 수 있고, 이 경우 대칭적인 힘의 배분으로 내부 리드들(102)이 보다 효과적으로 몰딩 수지(112)에 의해 고정될 수 있다. 하지만, 본 발명의 범위는 이에 제한되지 않고, 내부 리드들(102)의 하부(102a)의 폭 감소가 비대칭적인 경우도 포함할 수 있다.
내부 리드들(102)의 하부(102a) 및 상부(102b)의 높이 비는 그 고정 정도를 고려하여 적절하게 제어될 수 있다. 내부 리드들(102)의 하부(102a)의 높이가 커질수록 내부 리드들(102)은 몰딩 수지(102)에 의해 더욱 단단하게 고정될 수 있지만, 반대로 와이어(110) 본딩 시 하중을 더 크게 받을 수 있다. 극단적인 예로, 내부 리드들(102)의 상부(102b)가 없는 경우가 도 3에 도시된다. 도 3을 참조하면, 내부 리드들(102')은 바닥면(1022)으로 갈수록 그 폭이 감소한다. 이 경우, 경사지게 배치되는 내부 리드들(102')의 양 측면들(1023')의 높이는 도 2에 비해서 증가한다.
도 4는 도 1의 반도체 패키지(100)의 칩탑재판을 보여주는 확대된 사시도이다.
도 4를 참조하면, 칩탑재판(104)은 하부(104a) 및 상부(104b)를 포함할 수 있다. 예를 들어, 칩탑재판(104)의 하부(104a)는 바닥면(1042)으로 갈수록 그 폭이 감소할 수 있고, 상부(104b)는 그 폭이 일정할 수 있다. 칩탑재판(104)의 양 측면들(1043)은 몰딩 수지(112)에 의해 고정될 수 있다. 칩탑재판(104)의 하부(104a)에서 양 측면들(1043)은 경사지게 배치된다. 칩탑재판(104)의 이러한 구조는 식각 방법 또는 압착(pressing) 방법에 의해 형성할 수 있다.
이러한 칩탑재판(104)의 구조는 전술한 내부 리드들(102)의 구조와 유사하다. 따라서, 칩탑재판(104)은 몰딩 수지(112)에 의해 효과적으로 고정될 수 있다. 왜냐하면, 칩탑재판(104)의 하부(104a) 구조의 형상 때문에, 칩탑재판(104)의 양 측면들(1043)에 접촉되거나 또는 부착된 몰딩 수지(112)는 바닥면(1042)으로 갈수록 칩탑재판(104) 방향으로 돌출된 형태를 갖게 된다. 따라서, 칩탑재판(104)이 아래 방향으로 힘을 받게 되더라도 그 양 측면들(1043)에 접촉된 몰딩 수지(112)의 돌출된 부분에 의해 칩탑재판(104)이 지지될 수 있다.
이 실시예에서, 칩탑재판(104)의 하부(104a)의 폭은 선형적으로 감소할 수 있지만, 본 발명의 범위는 이에 제한되지 않는다. 오히려, 식각 방법에 의해 형성할 때, 식각 조건에 따라서 칩탑재판(104)의 하부(104a)의 폭의 감소는 비선형적일 수 있다. 나아가, 칩탑재판(104)의 하부(104a)의 폭의 감소는 양 측면들(1043)에서 대칭적일 수 있지만, 본 발명의 범위는 이에 제한되지 않는다. 칩탑재판(104)의 하부(104a) 및 상부(104b)의 높이 비는 그 고정력에 따라서 조절될 수 있다. 따라서, 극단적인 경우에 있어서, 도 3의 내부 리드들(102')에서와 같이, 칩탑재판(104)의 상부(104b)는 생략될 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 보여주는 단면 도이다. 반도체 패키지(200)는 도 1의 반도체 패키지(100)를 참조할 수 있고, 따라서 이하에서는 두 실시예들에서 중복되는 부분에 대한 설명은 생략한다.
도 5를 참조하면, 반도체 패키지(200)는 도 1의 반도체 패키지(100)에 비해서, 비도전성 중간 부재(120)를 더 포함한다. 중간 부재(120)는 내부 리드들(102)의 상부면(1021)과 몰딩 수지(112) 사이에 개재될 수 있다. 중간 부재(120)는 내부 리드들(102)의 적어도 일부를 가로질러 신장하도록 배치된다. 예를 들어, 중간 부재(120)는 내부 리드들(102)의 상부면(1021)을 가로질러 신장할 수 있고, 막대 형태를 가질 수 있다.
중간 부재(120)로 인해, 내부 리드들(102)은 몰딩 수지(112)에 더욱 효과적으로 고정될 수 있다. 왜냐하면, 중간 부재(120)는 나열된 내부 리드들(102)의 사이의 몰딩 수지(112) 위에 배치되기 때문에 몰딩 수지(112)로부터 분리되기 어렵기 때문이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)를 보여주는 단면도이다. 반도체 패키지(300)는 도 1의 반도체 패키지(100)를 참조할 수 있고, 따라서 두 실시예들에서 중복되는 부분의 설명은 생략한다.
도 6을 참조하면, 반도체 패키지(300)는 도 1의 반도체 패키지(100)에 비해서 복수의 외부 리드들(114)을 더 포함한다. 외부 리드들(114)은 내부 리드들(102)에 연결되고, 몰딩 수지(112) 외부로 신장할 수 있다. 외부 리드들(114)은 내부 리드들(102)을 확장하여 반도체 패키지(300)를 다른 반도체 패키지 또는 다른 제품에 연결하는 외부 단자로 이용될 수 있다.
예를 들어, 외부 리드들(114)은 내부 리드들(102)에 물리적으로 연속되고 위로 굽어지도록 포밍될 수 있다. 하지만, 본 발명의 범위는 이러한 외부 리드들(114)의 범위에 제한되지 않는다. 따라서, 이 실시예의 변형된 예에서, 외부 리드들(114)은 내부 리드들(102)로부터 선형으로 신장할 수 있고, 또는 다른 형태로 포밍될 수 있다. 나아가, 이 실시예의 다른 변형된 예에서, 반도체 패키지(200)는 도 5에 도시된 바와 같이, 비도전성 중간 부재(120)를 더 포함할 수도 있다.
외부 리드들(114)은 도 2의 내부 리드들(102)에서와 같이, 그 하부면의 폭이 그 상부면의 폭보다 작을 수 있다. 즉, 도 2의 내부 리드들(102)의 구조가 연속된 형태로 외부 리드들(114)이 내부 리드들(102)에 연결될 수 있다. 나아가, 외부 리드들(114)은 도 3의 내부 리드들(102')에서와 같은 모양으로 변형될 수도 있다. 하지만, 이 실시예의 변형된 예에서, 외부 리드들(114)은 그 상부면과 하부면의 폭이 동일할 수도 있다.
한편, 외부 리드들(114)이 몰딩 수지(112) 내부에 배치되지 않고 포밍에 의해 형성되기 때문에, 부분 식각에 의해 형성하는 경우에 비해서 높이에 제약을 받지 않는다. 따라서, 반도체 패키지(300)는 반도체 칩(108) 상에 적층된 복수의 다른 반도체 칩들(미도시)을 더 포함할 수도 있다. 즉, 반도체 패키지(300)는 멀티 칩 패키지로 용이하게 변형될 수 있다.
도 7은 본 발명의 일 실시예에 따른 적층형 반도체 패키지(400)를 보여주는 단면도이다.
도 7을 참조하면, 적층형 반도체 패키지(400)는 서로 상하로 적층된 상부 반 도체 패키지(400b) 및 하부 반도체 패키지(400a)를 포함한다. 하부 및 상부 반도체 패키지들(400a, 400b)은 도 6의 반도체 패키지(300)를 참조할 수 있고, 따라서 중복된 설명은 생략한다. 다만, 하부 및 상부 반도체 패키지들(400a, 400b)에서 반도체 칩(108)은 동일할 필요는 없다.
하부 반도체 패키지(400a)의 외부 리드들(114) 및 상부 반도체 패키지(400b)의 외부 리드들(114)은 서로 전기적으로 연결된다. 예를 들어, 하부 반도체 패키지들(400a)의 외부 리드들(114)의 가장자리 부분과 상부 반도체 패키지(400b)의 외부 리드들(114)은 솔더 접합에 의해 연결될 수 있다. 적층형 반도체 패키지(400)에서 하부 및 상부 반도체 패키지들(400a, 400b)의 몰딩 수지(112)들이 직접 부착될 수 있고, 따라서 적층형 반도체 패키지(400)는 작은 부피를 가질 수 있고 고밀도로 제조될 수 있다.
하지만, 이 실시예의 변형된 예에서, 하부 및 상부 반도체 패키지들(400a, 400b)의 외부 리드들(114)은 몰딩 수지(112)의 측벽을 따라서 상향되고 이어서 가장자리 부분이 몰딩 수지(112) 위로 다시 굽어질 수도 있다. 이 경우, 적층형 반도체 패키지(400)의 부피를 감소시키기 위해서, 하부 반도체 패키지(400a)의 몰딩 수지(112)는 외부 리드들(114)의 가장자리 부분이 안착되도록 함몰되게 형성할 수도 있다.
한편, 적층형 반도체 패키지(400)를 회로 보드(미도시)에 실장할 때, 외부 리드들(114)의 가장자리 및 하부 반도체 패키지(400a)의 내부 리드들(102)이 모두 회로 보드의 배선 라인에 접촉할 수 있다. 따라서, 접촉 면적이 증가하여 적층형 반도체 패키지(400)와 회로 보드의 전기적 연결 신뢰성이 증가될 수 있다.
이 실시예에서, 적층형 반도체 패키지(400)는 하부 및 상부 반도체 패키지들(400a, 400b)이 적층된 구조를 갖는 것으로 도시되었으나, 적층형 반도체 패키지(400)는 다른 복수의 반도체 패키지들(미도시)이 더 적층된 구조를 가질 수도 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 패키지에 따르면, 내부 리드들은 몰딩 수지에 의해 효과적으로 고정될 수 있다. 즉, 내부 리드들이 아래 방향으로 힘을 받게 되더라도 그 양 측면들에 접촉된 몰딩 수지의 돌출된 부분에 의해 내부 리드들이 지지될 수 있다. 나아가, 내부 리드들은 통상적인 국부적인 노치 구조에 비해서 힘이 균등하게 배분되기 때문에, 와이어 본딩 시 휘지 않고 고정될 수 있다. 따라서, 와이어와 내부 리드들의 본딩 신뢰도가 높아질 수 있다.
또한, 본 발명에 따른 반도체 패키지는 외부 리드들의 높이에 제약을 받지 않고, 따라서, 멀티 칩 패키지로 용이하게 변형될 수 있다.
본 발명에 따른 적층형 반도체 패키지는 고밀도로 제조될 수 있고, 또한 회로 보드에 실장될 때 높은 전기적 연결 신뢰성을 가질 수 있다.

Claims (19)

  1. 반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 연결되고 상기 반도체 칩으로부터 멀어지는 방향으로 신장하는 복수의 내부 리드들; 및
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 포함하고,
    상기 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 상기 바닥면은 상기 몰딩 수지로부터 노출되고,
    상기 내부 리드들의 폭은 상기 내부 리드들의 신장 방향에 대해서 수직한 방향의 길이로 정의되고, 상기 몰딩 수지가 상기 내부 리드들의 양 측면들을 지지할 수 있도록 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작은 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 내부 리드들은 상기 바닥면으로 갈수록 그 폭이 점차 감소하는 하부를 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 내부 리드들의 하부의 폭의 감소는 양 측면들에서 대칭적인 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 내부 리드들의 하부의 폭은 선형적으로 감소하는 것을 특징으로 하는 반도체 패키지.
  5. 제 2 항에 있어서, 상기 내부 리드들은 상기 하부 상에 그 폭이 일정한 상부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 내부 리드들의 폭은 상기 상부면에서 상기 바닥면으로 갈수록 점차 감소하는 것을 특징으로 하는 반도체 패키지.
  7. 반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 연결되고 상기 반도체 칩으로부터 멀어지는 방향으로 신장하는 복수의 내부 리드들; 및
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 포함하고,
    상기 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 상기 바닥면은 상기 몰딩 수지로부터 노출되고, 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작고,
    상기 내부 리드들의 상부면 및 상기 몰딩 수지 사이에 개재된 비도전성의 중간 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 반도체 칩을 탑재하고 있는 칩탑재판을 더 포함하고, 상기 칩탑재판의 바닥면의 폭은 상부면의 폭보다 작은 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 칩탑재판의 바닥면은 상기 몰딩 수지로부터 노출된 것을 특징으로 하는 반도체 패키지.
  10. 반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 연결되고 상기 반도체 칩으로부터 멀어지는 방향으로 신장하는 복수의 내부 리드들; 및
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 포함하고,
    상기 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 상기 바닥면은 상기 몰딩 수지로부터 노출되고, 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작고,
    상기 내부 리드와 연결되고 상기 몰딩 수지 외부로 신장하는 복수의 외부 리드들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  11. 제 10 항에 있어서, 상기 내부 리드들 및 상기 외부 리드들은 리드 또는 리드 프레임의 서로 다른 부분을 지칭하는 것을 특징으로 하는 반도체 패키지.
  12. 제 10 항에 있어서, 상기 외부 리드들의 바닥면의 폭은 상부면의 폭보다 작은 것을 특징으로 하는 반도체 패키지.
  13. 반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 연결되고 상기 반도체 칩으로부터 멀어지는 방향으로 신장하는 복수의 내부 리드들; 및
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 각각 포함하고, 상하로 적층된 복수의 반도체 패키지들을 포함하고,
    상기 반도체 패키지들 각각의 상기 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 상기 바닥면은 상기 몰딩 수지로부터 노출되고, 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작고,
    상기 반도체 패키지들 각각의 상기 내부 리드들의 폭은 상기 내부 리드들의 신장 방향에 대해서 수직한 방향의 길이로 정의되고, 상기 몰딩 수지가 상기 내부 리드들의 양 측면들을 지지할 수 있도록 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작은 것을 특징으로 하는 적층형 반도체 패키지.
  14. 반도체 칩;
    상부면 및 바닥면을 갖고, 상기 반도체 칩과 전기적으로 연결되고 상기 반도체 칩으로부터 멀어지는 방향으로 신장하는 복수의 내부 리드들; 및
    상기 반도체 칩 및 상기 내부 리드들을 고정하는 몰딩 수지를 각각 포함하고, 상하로 적층된 복수의 반도체 패키지들을 포함하고,
    상기 반도체 패키지들 각각의 상기 내부 리드들의 상부면은 상기 몰딩 수지에 고정되고 상기 바닥면은 상기 몰딩 수지로부터 노출되고, 상기 내부 리드들의 바닥면의 폭은 상기 상부면의 폭보다 작고,
    상기 복수의 반도체 패키지들 각각은 상기 내부 리드들과 연결되고 상기 몰딩 수지 외부로 신장된 복수의 외부 리드들을 더 포함하고, 상기 반도체 패키지들의 내부 리드들은 상기 외부 리드들을 이용하여 서로 연결된 것을 특징으로 하는 적층형 반도체 패키지.
  15. 제 14 항에 있어서, 상기 복수의 반도체 패키지들 각각의 상기 내부 리드들 및 상기 외부 리드들은 리드 또는 리드 프레임의 서로 다른 부분을 지칭하는 것을 특징으로 하는 적층형 반도체 패키지.
  16. 제 14 항에 있어서, 상기 복수의 반도체 패키지들 각각의 외부 리드들의 바닥면의 폭은 상부면의 폭보다 작은 것을 특징으로 하는 적층형 반도체 패키지.
  17. 제 13 항에 있어서, 상기 복수의 반도체 패키지들 각각의 내부 리드들은 상기 바닥면으로 갈수록 그 폭이 점차 감소하는 하부를 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  18. 제 17 항에 있어서, 상기 내부 리드들의 하부의 폭의 감소는 양 측면들에서 대칭적인 것을 특징으로 하는 적층형 반도체 패키지.
  19. 제 17 항에 있어서, 상기 내부 리드들의 하부의 폭은 선형적으로 감소하는 것을 특징으로 하는 적층형 반도체 패키지.
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