CN101901791B - 一个可用于多封装组件的模组以及一种制作该模组和多封装组件的方法 - Google Patents

一个可用于多封装组件的模组以及一种制作该模组和多封装组件的方法 Download PDF

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Abstract

本发明涉及一个可用于多封装组件的模组以及一种制作该模组和多封装组件的方法，模组10包括第一基板110和至少一个安装在第一基板上的芯片200。第二基板300安装到第一基板110上，并有一个开口330。开口330与至少一个芯片200对齐。第二基板300被模压成型，第一基板110通过至少一个第一电连接器320被电连接到第二基板300。至少一个第二电连接器310从第二基板300延伸穿过成型外模，并有裸露端以便电连接到一个外部模组。外部模组5可以被安装到第一模组10以形成一个层叠封装组件。

Description

一个可用于多封装组件的模组以及一种制作该模组和多封装组件的方法
技术领域
本发明涉及层叠封装(PoP)技术，特别涉及一个用于多封装组件的模组以及制作该模组和多封装组件的方法。
发明背景
层叠封装(PoP)包括两个垂直堆叠组装的电子封装件。可以使用各种封装形式，但细间距球栅阵列(FBGA)最为常用。
一个典型的PoP组件1如图1所示。其包括安装在第二电子封装10顶部的第一电子封装5。通常，顶封装5有一个存储器装置，而底封装10有一个处理器。
由于其结构紧凑，PoP组件可用于许多电子装置内。例如，在移动电话内，顶封装可以有一个存储器装置，而底封装有一个基带或应用处理器。在一个数码相机内，顶封装可以有一个存储器装置，而底封装有一个图像处理器。在一个手提电脑或游戏机系统内，顶封装可以有一个存储器装置，而底封装有一个音频或图像处理器。
图1内的顶封装有一个基板20。基板通常是一个BT芯基板。一对芯片30、31安装到基板20上。导线16、18连接芯片30、31到基板20的电触头(electrical contact)11。顶封装覆盖一层模塑料(molding compound)30(模压成型)。这样能够加固组件，有助于保护构件免受损坏。
底封装10也包括一个基板40和一个安装到该基板上的芯片50。芯片50通过导线45被连接到基板的电触头41。成型外模60覆盖芯片50以及安装有芯片的基板的周围部分。
顶封装5通过焊球70安装在底封装10上。焊球70将这两个封装隔开，并预留空间给底封装的芯片50。焊球70与基板20底面上的电触头和基板40顶表面上的电触头连接。从而使电信号能够在顶封装和底封装之间传递。
焊球80在底封装10的基板40的底表面上。其与基板40底表面上的电触头(如触片或触点)连接。从而使PoP能够与外部模组如母板进行通信连接。
发明概述
如图1所示PoP有一些问题。首先，随着电子装置复杂性增加，有必要提高连接密度，从而需要更细间距的连接器，但很难实现。
第二，在顶封装和底封装之间的间距是有限的。期望增加垂直间隔(浮高)，以便能够预留空间给更多更大的芯片，并使芯片能够叠层在底基板上。
第三，基板20、40中的一个或两个基板的弯曲可能使顶封装和底封装之间的连接和焊点变形损坏。特别是在因温度变化引起一个基板发生弯曲的情况下。不同基板和PoP的不同构件对温度的反应是不同的，从而使该问题变得更加严重。
本发明提供一个(第一)模组，包括：
第一基板和至少一个安装在第一基板上的芯片；
第二基板，其被安装到第一基板上，并有一个开口；
第二基板被模压成型；
第一基板通过至少一个第一电连接器被电连接到第二基板；和
至少一个第二电连接器，其从第二基板延伸穿过成型外模，并有一个裸露端(exposed end)以便电连接到一个外部模组。
优选地，本模组可用于一个多封装组件内。“多封装组件”包括两个电子封装，每个封装有一个芯片安装到基板上。该模组可以被用作PoP里的底封装。第二(上)模组可以安装到第一模组上以形成PoP。第二模组可以与第二电连接器的裸露端电接触，从而能够在两个模组或封装之间进行通信连接。
由于底模组有第二基板，电连接器在其两侧，从而可以增加浮高。此外，第二基板内的开口能够容纳一个或多个安装到第一基板上的芯片。模压成型是指成型材料覆盖住第二基板。由于“中间”的第二基板和第二连接器都被模压成型，组件不易发生弯曲。优选地，至少一个芯片被模压成型。优选地，第一基板被模压成型。优选地，成型外模在第一基板上延伸至少到第二基板；更加优选地，整个第一基板被模压成型。与其它需要激光研磨或其它复杂机械的装置相比，该组件的制造成本也相对较低。
优选地，有多个第一电连接器和多个第二电连接器。例如，在第二基板的底侧可能有4个或多个第一电连接器，在第二基板的顶侧可能有4个或多个第二电连接器。优选地，第一和第二电连接器是金属柱，如铜柱。优选地，第一和第二电连接器是独立部件(即不是同一柱的整体部件)。与在同样温度下熔化和断裂的焊点相比，金属柱允许细间距，并在较高工作温度(如260℃)时保持形状。但是，焊点可以被用来连接金属柱到上方或下方的基板(如到第二基板和到第一基板或到一个安装到第一模组的外部模组的一个基板)。
第二基板可以仅有一个单层。优选地，单层是一个绝缘层，如由聚合物构成。或者，第二基板可以有多层。例如，第二基板可以包括一个芯绝缘层，并在芯层的任意一侧上有导电层。在导电层的任何一侧的外表上可以是绝缘层(如阻焊层)。
优选地，一个或多个通孔延伸穿过所述第二基板。通孔电连接至少一个电连接器和至少一个第二电连接器。优选地，通孔和通孔连接的第一和第二电连接器是三个独立部件。
每个通孔通常包括第一和第二导电侧壁。第一和第二侧壁通过第一电连接器和所述第二电连接器(在通孔的任一端)相互电连接。在此使用的侧壁包括如下情形，即两个‘侧壁’是同一侧壁的一部分，如圆形侧壁的不同部分。通孔可以有一个绝缘芯。或者，通孔可以有金属侧壁和一个金属芯，或一个绝缘侧壁和一个导电芯。
优选地，至少一个第一电连接器和至少一个第二电连接器相互对齐(在第二基板的相反侧上)。
本发明的第二方面提供一个多封装组件，其包括本发明第一方面的模组，第一模组和第二模组包括一个安装在第三基板上的芯片。第二模组可以被安装到第一模组上；优选地，其被直接安装到第一模组的成型外模上。
优选地，第三基板被安装到第一模组。例如，第三基板可以通过第二基板的成型外模和/或第二电连接器被安装到第一模组的第二基板上。
优选地，至少一个第二电连接器与第三基板的一个导电触头电连接。优选地，至少一个第二电连接器直接与第三基板物理接触。
优选地，第二模组的芯片被安装到第三基板的第一侧，而第三基板的第二侧被安装到第一模组。例如，第三基板可以通过第二基板的成型外模和/或第二电连接器被安装到第二基板。
在一个方案内，第一模组的芯片是一个处理器，而第二模组的芯片是一个存储器芯片。
本发明的第三方面提供一种制作第一模组的方法(优选地，第一模组可用于多封装组件内)，包括：提供第二基板，其有至少第一电连接器在其第一侧，至少一个第二电连接器在其第二侧，以及一个或多个开口；安装第二基板到第一基板上；通过第二基板上的开口所提供的空间安装一个或多个芯片在第一基板上；(可选地，利用一个或多个导线连接芯片到基板)；添加模压材料以覆盖第一基板和第二基板以及芯片，但是优选地，露出至少一个第二电触头的一个表面。或者，至少一个第二电触头的表面被成型材料覆盖，随后去除覆盖至少一个第二电触头表面的部分成型材料。
本方法还可以包括添加焊球或其它电触头到第一基板底表面的步骤。
本方法还可以包括安装第二模组到第一模组；第二模组包括一个被安装到第一基板的芯片。从而可以形成一个多芯片封装(如PoP)。
优选地，第二模组的第三基板有第一侧，芯片被安装在其上面，以及一个相反的有电触头的第二侧，电触头与第一模组的至少一个第二电触头的裸露表面接触。
附图说明
现通过范例并参照附图，描述本发明的优选实施例，其中：
图1是一个已经描述的现有技术的PoP；
图2显示本发明一个可用于多芯片封装的模组；
图3显示一个可用于多芯片封装的模组的另一个实施例；
图4显示一个可用于多芯片封装的模组的另一个实施例；
图5显示一个可用于多芯片封装的模组的另一个实施例；
图6是第二基板的平面图；
图7是第二基板的另一个实施例的平面图；
图8是第二基板的另一个实施例的平面图；
图9是第二基板的另一个实施例的平面图；
图10是第二基板的另一个实施例的平面图；
图11是第二基板的另一个实施例的平面图；
图12是本发明一个包含第一和第二模组的PoP组件的结构示意图；
图13是第二基板和周围部件的详情，包括延伸穿过第二基板的通孔；
图14(a)显示一对金属柱，其被用作两个基板之间的电连接器；
图14(b)显示一对焊球，其被用作两个基板之间的电连接器；
图15显示第二基板的另一个多层结构；和
图16显示本发明制作一个PoP组件的步骤。
发明详述
图2显示一个可用于多芯片封装的模组100。特别是一个可用于PoP组件底部的模组。本模组包括第一基板110，其可以是一个PCB，优选地是一个双马来酰亚胺三嗪(BT)芯基板。BT芯基板是一个包括BT芯层的基板，并在其任意一侧具有一金属层。与在相同其它类型的PCB内使用的环氧树脂相比，BT具有如下优势，其是一个具有更高耐热性、更好耐化学性和机械属性的聚酰胺。在第一基板110的下侧上提供有焊球130，以便使模组100能够安装到一个外部装置上，如母板。芯片200(其可以是存储器芯片或处理器)安装到第一基板100上。其可以通过任何合适的方法进行安装，例如引线键合芯片粘装、倒装芯片等。导线220连接芯片200顶部的焊盘210和第一基板110的上表面的焊盘240。
第二基板300安装到第一基板110上。第二基板上有一个开口以容纳芯片200。第二基板300有多个第一连接器320，以便电连接该基板和第一基板110。在第二基板的第一侧(下侧)上有第一连接器。在第二基板300的第二侧(上表面)上有多个第二连接器310。优选地，第一和第二连接器采用金属柱的形式，如铜柱。第一连接器可以通过焊料键合或金属间键合140电连接到第一基板110的电触头。该组件由成型材料120模压成型。成型材料覆盖住芯片200、第一基板110的上表面和第二基板300。这种模压成型有助于加固和稳定组件，并最小化可能发生的弯曲。第二连接器310的上端311露出，与成型外模的上表面持平或突出在其上方。上端311可以与一个外部模组接触。例如，一个上部的PoP模组可以安装在第一模组110的顶部，并通过第二连接器311进行电连接。
图3显示第一模组的另一个实施例，类似于图2。相同的参照码被用来描述相同的部件，在此不作赘述。本实施例有两个芯片500(a)和500(b)，其中一个叠层在另一个的顶部。第一芯片500(a)以任何合适的方式安装到第一基板110上。第二芯片500(b)安装到第一芯片500(a)的顶部，并由垫片530与第一芯片间隔分开。导线520连接芯片500(a)、500(b)上的焊盘与第一基板110上的焊盘。成型材料120覆盖住第一和第二芯片。第一和第二芯片可以是相同类型的(如两个处理器芯片)，或是不同类型的(如一个存储器芯片和一个处理器芯片)。
图4是第三实施例，类似于前两个实施例。其有两个并排安装在第一基板110上的芯片810和820。模压成型材料覆盖住第一和第二芯片810、820。
图5显示第四实施例，类似于第一实施例。芯片800安装在第一基板110上。导线920连接芯片800和第二基板300。成型材料覆盖住芯片800和第一以及第二基板110、300。
图6是第二基板300俯视平面图。第二基板也被称为中间基板，因为在PoP组件内其位于第一模组的第一(主)基板和第二模组的基板之间。第二基板300有多个第二连接器310(如金属柱)和一个开口330。在基板另一侧的对应位置里有多个第一连接器(图中未显示)。在本实施例里，第二基板300有一个正方形或矩形的形状，第二连接器沿着第二基板的一侧排列，且开口也是正方形或矩形的形状，并位于中心位置。但是，第二连接器也有可能在第二基板的顶表面上的任何位置。此外，第二基板可以是任何合适的形状，并可以有任意形状或位置的开口以适合容纳一个安装在第一基板上的芯片。
图7是第二基板300的一个不同排列的平面图。在该排列里，第二基板在其三个侧边上都有一排第二连接器310。在其另一侧面的对应位置上有第一连接器(图中未显示)。
图8是另一个排列的平面图。在矩形第二基板300的每个侧边上都有双排第二连接器310，围住开口330。在另一侧面的对应位置上有第一连接器。此外，在与第二连接器同一侧面上，有一个电子装置340安装在第二基板的顶部。例如，电子装置340可以是一个电容器、电阻器或有源部件。
图9显示另一个排列，其中第二基板300是矩形的，并且在其中心有一个矩形开口340。每个侧边有一排第二连接器310，并且在基板的反面有对应的第一连接器(图中未显示)。每个侧边有一个间隙350。间隙350是不同形状，并连接中心开口340。
图10是另一个排列，其中第二基板300是环形，并有一个环形开口330。在基板的每个侧面上都有第一和第二连接器(图中未显示)。
图11是另一个排列，其中第二基板330有多个不同形状的开口330a、330b、330c和330d。每个开口能够容纳一个安装在下方基板的不同芯片。如之前的实施例所述，在基板的相反侧面上有第一和第二连接器(图中未显示)。
图12是一个PoP组件1的结构示意图，PoP组件1包括安装在第一模组10上的第二模组5。第一模组5是上述类型的如图2的模组。其形成PoP组件的下模组。在本例子里，其有两个芯片200、200a，其中一个叠层在另一个的顶部，并通过导线220和220a分别连接到第一基板110。这两个芯片都是处理器。其它实施例可以有不同数目或类型的芯片以及不同方法连接芯片到基板110。
上模组5包括一对芯片30、31，它们安装在第三基板20的第一(上)侧。第三基板可以是一个PCB，优选地是一个BT芯基板。芯片30、31通过导线16或任何其它合适的方法被电连接到第三基板20。优选地，芯片30和31是存储器芯片。第二模组5通过一种成型材料18模压成型，成型材料18覆盖住芯片30、31以及第三基板20。第三基板20的第二(下)侧被安装到第一模组10上。具体地，第三基板直接安装到第一模组5的第二连接器310。第二连接器310的上端连接到第三基板20的第二(下)侧的导电电触头(图中未显示)，以便能够在两个模组之间传送电信号。虽然图12显示第一和第二模组之间有间隙，但是在其它实施例里，第一模组的成型外模120可以延伸与第二连接器的上端齐平，并且第二模组5的第三基板20可以放在第一模组的成型外模上。即第三基板20可以直接接触到成型外模120。在本实施例里，在成型外模120和第二连接器310以及第二模组5的第三基板20之间，没有介入PCB或其它电路或绝缘体。在本实施例里，两个芯片30、31是存储器芯片，但在其它实施例里，可以是不同类型的芯片(如处理器)。
现在将详细描述第一模组1。第一模组1包括第一基板110，其可以是一个PCB，优选地是BT芯基板。焊球130位于第一基板110的下侧，以便使模组110能够安装到一个外部装置上，如母板。一对芯片200、200a可以是存储器芯片或处理器，被安装到第一基板110上。其可以利用任何合适的方法进行安装，如引线键合、芯片贴装等。导线220、220a连接芯片200顶部上的一个焊盘和第一基板110的上侧上的一个焊盘。
第二基板300安装到第一基板110上。第二基板有一个开口以容纳芯片200、200a。第二基板300有多个第一连接器以便电连接该基板和第一基板110。第一连接器在第二基板的第一(下)侧上。多个第二连接器310在第二基板300的第二(上表面)侧上。优选地，第一和第二连接器采用金属柱如铜柱的形式。第一连接器可以通过焊料键合140被电连接到第一基板110的电触头。第一模组10由一种成型材料120模压成型。成型材料覆盖住芯片200、200a、第一基板110的上表面和第二基板300。模压成型有助于固定和稳定组件，并最小化可能发生的弯曲。第二连接器310的上端311裸露在成型外模120的上方。上端311接触到第二模组5的电触头。
图13详细显示第二基板和周围部件。特别地，其图解说明延伸穿过第二基板300的通孔390。第一金属连接器320在第二基板300的第二(下)侧上。它们由模压塑料120包围住，并被安装到第一基板110上。第二金属连接器320在第二基板的第一(上)侧上。它们由模压塑料120包围住，并有裸露的上端311。第二金属连接器310与基板300的相反侧上的对应第二金属连接器310对齐。
通孔390电连接每个第二金属连接器310和一个对应的第一金属连接器320。通孔390延伸穿过第二基板300。通孔有第一侧壁391和第二侧壁392。这些侧壁391、392可以是同一侧壁(如环形)的一部分或可以是单独的侧壁。通孔390还包括一个在侧壁之间的芯395，并延伸在第一和第二金属连接器320、310之间。
在图13所示的所述实施例里，侧壁391、392是导电的(如由金属制成)，并将第一和第二金属连接器320、310相互电连接。通孔的芯395是一个绝缘体。在另一个实施例里，芯可以由一种导电材料(如金属)或空隙代替。在另一个实施例里，侧壁可以是一个绝缘体，而芯可以是由导电材料(如金属)制成。
在图13实施例内，第二基板300是一个简单的绝缘体，如聚合物。但是，在其它实施例里，可以是一个PCB，或可能包括多层。在图15所示的一个例子里，第二基板300包括一个芯/预浸绝缘层301、在芯层任意一侧上的一个金属层302、303，以及在金属层任意一侧上的一个绝缘阻焊层304、305。
图14(a)描述一对第二连接器310。它们与第一连接器320一样，有相同的结构。它们是由金属柱最好是铜柱构成。可以发现，金属柱有细间距和完好形状。通过比较，图14(b)显示一个方案，其有一对焊球140在基板20和基板300之间。可以发现，与金属柱相比，焊球有较差的细间距和完好形状。此外，在典型的工作温度(如260摄氏度左右)，焊球将会融化和塌陷，而金属(如铜)柱仍然保持稳定和完好。结果，对一个固定浮高，金属柱比焊球提供一个更优的解决方法，分别连接第二基板的上下表面到相应的其它基板。金属柱允许较细间距，从而使电连接更加致密。可以用少量焊盘来连接金属柱到其它基板。
现参照图16描述一种制作第一模组10的方法。
在第一步骤，如图16(a)所示，在一个具有电焊盘或其它电触头的位置，焊盘140被添加到第一基板300的第一(上)表面。优选地，第一基板100是一个PCB。
在第二步骤，如图16(b)所示，第二基板300，有第二电连接器310在其第一(上)侧以及第一电连接器320在其第二(下)侧，第二基板300被安装到第一基板100上。具体地，第一电连接器320被安装到焊盘140上。第二基板300有一个或多个开口。
在第三步骤，如图16(c)所示，通过第二基板上的开口所提供的间隙，一个或多个芯片200、200a被安装到第一基板。
在第四步骤，如图16(d)所示，一个或多个芯片200、200a被电连接到第一基板100。具体地，一个或多个导线220、220a被用来连接芯片到第一基板100的第一(上)侧上的焊盘。在其它实施例里，可以使用不同方法来电连接芯片到第一基板，或者电连接可以是安装本身固有的，从而不需要充当一个独立的连接步骤。
在第五步骤，如图16(e)所示，组件被模压成型。具体地，一种成型材料被添加以覆盖住第一基板和第二基板以及芯片，但露出第二电连接器310的一个表面。或者，第二电连接器可以延伸到成型材料的表面上方；或成型材料可以覆盖第二电连接器的上端，随后去除或擦去一部分以露出第二电连接器的上端。成型材料可以是任何合适的材料，如环氧膜塑料、具有填充粒子的热固性聚合物、或塑料材料等。
在第六步骤，如图16(f)所示，焊球或其它电触头140被添加到第一基板110的第二(下)表面。具体地，焊球140被添加到第一基板110的第二(下)表面上具有导电触头的位置。
接着，第二模组可以被安装到如图16(f)所示的第一模组以形成一个PoP组件。第二模组可以是一个如以上图12所示的模组5；其包括一个安装在第三基板20上的芯片30。芯片30安装在第三基板的第一(上)侧上，而第三基板的第二(下)侧上的电触头(如焊盘或触片)被安置与第一模组10的第二电连接器310的裸露端接触。
尽管以上已经描述了本发明的优选实施例，但其不应用来限制本发明范围，本发明范围由所附权利要求定义。

Claims (20)

1.一个用于多封装组件的模组，包括：
第一基板，和至少一个安装在第一基板上的芯片；
第二基板，其被安装到第一基板上，并有一个开口，所述开口与第一基板上的所述至少一个芯片对齐，
第二基板有一个通孔延伸穿过所述第二基板，所述通孔电连接至少一个第一电连接器和至少一个第二电连接器，所述通孔是一个独立部件，独立于所述至少一个第一电连接器和至少一个第二电连接器，所述通孔包括第一和第二导电侧壁，所述第一和第二侧壁通过所述第一电连接器和所述第二电连接器相互电连接，以及一个在侧壁之间的绝缘芯，或者，所述通孔包括第一和第二绝缘侧壁，以及一个导电芯以便电连接所述第一电连接器和所述第二电连接器；
第一基板通过所述至少一个第一电连接器被电连接到第二基板的第一侧，和
所述至少一个第二电连接器位于第二基板的第二侧，
第二基板被模压成型，其中以成型材料覆盖住芯片、第一基板的上表面、第二基板及第一和第二电连接器，且使第二电连接器的上端与成型材料的上表面持平或突出，以便电连接到一个外部模组。
2.根据权利要求1所述的模组，其中第一和第二电连接器是金属柱。
3.根据权利要求1所述的模组，其中第二基板仅有一单层。
4.根据权利要求1所述的模组，其中第二基板有多层。
5.根据权利要求3所述的模组，其中第二基板包括一个芯绝缘层，以及在该芯层的每侧上的导电层。
6.根据权利要求4所述的模组，还包括导电层之外的绝缘层。
7.根据权利要求1所述的模组，其中通孔包括第一和第二导电侧壁，所述第一和第二侧壁通过所述第一电连接器和所述第二电连接器相互电连接。
8.根据权利要求7所述的模组，其中通孔有一个在侧壁之间的绝缘芯。
9.根据权利要求1所述的模组，其中通孔包括第一和第二绝缘侧壁，以及一个导电芯以便电连接所述第一电连接器和所述第二电连接器。
10.根据权利要求1所述的模组，其中所述至少一个第一电连接器和所述至少一个第二电连接器相互对齐。
11.一个多封装组件，包括权利要求1所述的模组，第一模组和第二模组包括一个安装到第三基板上的芯片。
12.根据权利要求11所述的组件，其中第三基板被安装到第一模组的所述成型外模上，并直接与之接触。
13.根据权利要求11所述的组件，其中至少一个第二电连接器与第三基板的一个导电触头接触。
14.根据权利要求11所述的组件，其中第二模组的芯片被安装到第三基板的第一侧，而第三基板的第二侧被安装到第一模组的成型外模。
15.根据权利要求11所述的组件，其中第一模组的芯片是一个处理器，而第二模组的芯片是一个存储器芯片。
16.一种制作可用于多封装组件内的第一模组的方法，包括：提供第二基板，第二基板有一个通孔延伸穿过所述第二基板，所述通孔电连接至少一个第一电连接器和至少一个第二电连接器，所述通孔是一个独立部件，独立于所述至少一个第一电连接器和至少一个第二电连接器，所述通孔包括第一和第二导电侧壁，所述第一和第二侧壁通过所述第一电连接器和所述第二电连接器相互电连接，以及一个在侧壁之间的绝缘芯，或者，所述通孔包括第一和第二绝缘侧壁，以及一个导电芯以便电连接所述第一电连接器和所述第二电连接器，所述至少一个第一电连接器在第二基板第一侧上，所述至少一个第二电连接器在第二基板第二侧上，以及一个或多个开口；安装第二基板到第一基板上；通过第二基板上的开口所提供的间隙，安装一个或多个芯片在第一基板上；添加成型材料以覆盖住第一基板、第二基板、一个和多个芯片及第一和第二电连接器，并且露出至少一个第二电连接器的一个表面，且使第二电连接器的上端与成型材料的上表面持平或突出，以便电连接到一个外部模组。
17.根据权利要求16所述的方法，其中至少一个第二电触头被所述成型材料覆盖，随后去除一部分成型材料以露出至少一个第二电触头的一个表面。
18.根据权利要求16所述的方法，还包括添加焊球或其它电触头到第一基板下表面的步骤。
19.根据权利要求16所述的方法，还包括安装第二模组到第一模组上，第二模组包括一个安装到第三基板上的芯片。
20.根据权利要求19所述的方法，其中第三基板有第一侧，有一个芯片安装在其上面，以及一个有电触头的相反第二侧，电触头被放置与第一模组的至少一个第二电连接器的一个裸露表面接触。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120080787A1 (en) * 2010-10-05 2012-04-05 Qualcomm Incorporated Electronic Package and Method of Making an Electronic Package
CN102637678A (zh) * 2011-02-15 2012-08-15 欣兴电子股份有限公司 封装堆栈装置及其制法
US20140353824A1 (en) * 2013-05-29 2014-12-04 Huawei Technologies Co., Ltd. Package-on-package structure
US10971476B2 (en) 2014-02-18 2021-04-06 Qualcomm Incorporated Bottom package with metal post interconnections
CN109616489A (zh) * 2014-06-27 2019-04-12 意法半导体研发(深圳)有限公司 照相机模块及其制造方法
JP2017503361A (ja) * 2014-12-16 2017-01-26 インテル コーポレイション スタック型電子装置を含む電子アセンブリ
US9449953B1 (en) * 2015-10-08 2016-09-20 Inotera Memories, Inc. Package-on-package assembly and method for manufacturing the same
CN106255345B (zh) * 2016-08-20 2020-07-24 龙南骏亚精密电路有限公司 一种双层电路板结构的制作方法
WO2019059913A1 (en) * 2017-09-21 2019-03-28 Intel Corporation INTERPOSER FOR ELECTRICALLY CONNECTING STACKED INTEGRATED CIRCUIT DEVICE HOUSINGS
KR20200129671A (ko) * 2019-05-09 2020-11-18 삼성전기주식회사 패키지 온 패키지 및 이를 포함하는 패키지 연결 시스템
WO2021174470A1 (zh) * 2020-03-05 2021-09-10 华为技术有限公司 电路结构和电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608265A (en) * 1993-03-17 1997-03-04 Hitachi, Ltd. Encapsulated semiconductor device package having holes for electrically conductive material
TW200913222A (en) * 2007-05-17 2009-03-16 Texas Instruments Inc Multi layer low cost cavity substrate fabrication for PoP packages

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3398721B2 (ja) * 1999-05-20 2003-04-21 アムコー テクノロジー コリア インコーポレーティド 半導体パッケージ及びその製造方法
TWI290757B (en) * 2002-12-30 2007-12-01 Advanced Semiconductor Eng Thermal enhance MCM package and the manufacturing method thereof
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US7145226B2 (en) * 2003-06-30 2006-12-05 Intel Corporation Scalable microelectronic package using conductive risers
US7015571B2 (en) * 2003-11-12 2006-03-21 Advanced Semiconductor Engineering, Inc. Multi-chips module assembly package
JP4051570B2 (ja) * 2004-05-26 2008-02-27 セイコーエプソン株式会社 半導体装置の製造方法
US7279786B2 (en) * 2005-02-04 2007-10-09 Stats Chippac Ltd. Nested integrated circuit package on package system
US7265442B2 (en) * 2005-03-21 2007-09-04 Nokia Corporation Stacked package integrated circuit
US7226821B2 (en) * 2005-06-24 2007-06-05 Cardiac Pacemakers, Inc. Flip chip die assembly using thin flexible substrates
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
KR100836663B1 (ko) * 2006-02-16 2008-06-10 삼성전기주식회사 캐비티가 형성된 패키지 온 패키지 및 그 제조 방법
KR100800478B1 (ko) * 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
JP5074738B2 (ja) * 2006-10-24 2012-11-14 リンテック株式会社 複合型半導体装置用スペーサーシート、及び複合型半導体装置の製造方法
US7504283B2 (en) * 2006-12-18 2009-03-17 Texas Instruments Incorporated Stacked-flip-assembled semiconductor chips embedded in thin hybrid substrate
KR101332861B1 (ko) * 2007-01-03 2013-11-22 삼성전자주식회사 아이씨 패키지 및 그 제조방법
KR100914977B1 (ko) * 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
US7763493B2 (en) * 2007-06-26 2010-07-27 Stats Chippac Ltd. Integrated circuit package system with top and bottom terminals
US20090115045A1 (en) * 2007-11-02 2009-05-07 Phoenix Precision Technology Corporation Stacked package module and method for fabricating the same
US9236319B2 (en) * 2008-02-29 2016-01-12 Stats Chippac Ltd. Stacked integrated circuit package system
KR20100033012A (ko) * 2008-09-19 2010-03-29 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
JP5193898B2 (ja) * 2009-02-12 2013-05-08 新光電気工業株式会社 半導体装置及び電子装置
US8513792B2 (en) * 2009-04-10 2013-08-20 Intel Corporation Package-on-package interconnect stiffener

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5608265A (en) * 1993-03-17 1997-03-04 Hitachi, Ltd. Encapsulated semiconductor device package having holes for electrically conductive material
TW200913222A (en) * 2007-05-17 2009-03-16 Texas Instruments Inc Multi layer low cost cavity substrate fabrication for PoP packages

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Publication number Publication date
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