KR20180046990A - 비대칭 칩 스택들을 가지는 반도체 패키지 - Google Patents

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Abstract

패키지 기판 상에 제1칩들이 제1오프셋(offset) 방향으로 오프셋되며 적층된 제1칩 스택과, 제2오프셋 방향으로 오프셋되며 적층된 제2칩 스택을 포함하는 반도체 패키지를 제시한다. 제1칩 스택의 제1돌출 모서리부가 제2칩 스택의 제2돌출 모서리부와 상하로 오버랩(overlap)되도록 제1 및 제2칩 스택들이 패키지 기판 상에 배치될 수 있다.

Description

비대칭 칩 스택들을 가지는 반도체 패키지{Semiconductor packages of asymmetric chip stacks}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 비대칭 칩 스택들(chip stacks)을 가지는 반도체 패키지에 관한 것이다.
하나의 반도체 패키지에 보다 많은 수의 반도체 칩(chip)들을 내장하기 위해, 다수의 반도체 칩들을 상호 적층(stack)시키는 기술이 개발되고 있다. 예컨대, 다수의 낸드 메모리(NAND memory) 반도체 칩들을 오프셋(offset)하여 계단 형상을 이루도록 상호 적층시킴으로써, 낸드 메모리 반도체 패키지의 메모리 용량을 크게 증가시키는 패키지 기술이 제시되고 있다. 대용량의 메모리 반도체 패키지는 대용량의 메모리를 요구하는 전자 시스템에 적용될 수 있다. 반도체 칩들을 여러 단수로 상호 적층할 경우, 반도체 패키지의 두께가 원하지 않을 정도로 두꺼워질 수 있다. 이에 따라, 반도체 패키지의 두께를 보다 얇게 제한하면서도 보다 많은 수의 반도체 칩들을 내장할 수 있는 반도체 패키지 구조를 개발하려는 시도들이 있다.
본 출원은 반도체 칩들이 오프셋(offset) 적층된 제1칩 스택과 제2칩 스택이 상호간에 측방향으로 이격되면서도 제1 및 제2칩 스택들의 일부 부분들이 상호 간에 공간적으로 오버랩(spatially overlap)된 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 패키지 기판 상에 제1칩들이 제1오프셋(offset) 방향으로 오프셋되며 적층된 제1칩 스택; 및 상기 패키지 기판 상에 제2칩들이 상기 제1오프셋 방향과 반대되는 제2오프셋 방향으로 오프셋되며 적층된 제2칩 스택;을 포함하고, 상기 제2칩 스택을 향해 돌출된 상기 제1칩 스택의 제1돌출 모서리부가 상기 제1칩 스택을 향해 돌출된 상기 제2칩 스택의 제2돌출 모서리부와 상하로 오버랩(overlap)된 반도체 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판 상에 제1칩들이 제1오프셋(offset) 방향으로 오프셋되며 적층된 제1칩 스택; 및 상기 패키지 기판 상에 제2칩들이 상기 제1오프셋 방향과 반대되는 제2오프셋 방향으로 오프셋되며 적층된 제2칩 스택;을 포함하고, 상기 제2칩 스택을 향해 돌출된 상기 제1칩 스택의 제1돌출 모서리부가 상기 제1칩 스택을 향해 돌출된 상기 제2칩 스택의 제2돌출 모서리부와 상하로 오버랩(overlap)되고, 상기 제1칩들 중 어느 둘 사이에 위치하는 제1스페이서(spacer); 및 상기 제2칩들 중 어느 둘 사이에 위치하고 상기 제1스페이서 보다 얇은 두께의 제2스페이서(spacer)를 더 포함하는 반도체 패키지를 제시한다.
본 출원의 일 관점은, 패키지 기판 상에 제1서브 칩들이 제1오프셋(offset) 방향으로 오프셋되며 적층된 제1서브 칩 스택(sub chip stack), 상기 제1서브 칩 스택 상에 상기 제1서브 칩들 보다 얇은 두께의 제2서브 칩들이 적층된 제2서브 칩 스택, 및 상기 제1서브 칩 스택과 상기 제2서브 칩 스택 사이에 위치하는 제1스페이서를 포함하는 제1칩 스택; 및 상기 패키지 기판 상에 배치된 제2칩 스택;을 포함하고, 상기 제2칩 스택을 향해 돌출된 상기 제1칩 스택의 제1돌출 모서리부가 상기 제1칩 스택을 향해 돌출된 상기 제2칩 스택의 제2돌출 모서리부와 상하로 오버랩(overlap)된 반도체 패키지를 제시한다.
본 출원의 실시예들에 따르면, 반도체 칩들이 오프셋(offset) 적층된 제1칩 스택과 제2칩 스택이 상호간에 측방향으로 이격되면서도 제1 및 제2칩 스택들의 일부 부분들이 상호 간에 공간적으로 오버랩(spatially overlap)된 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 2는 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
도 3은 일 예에 따른 반도체 패키지를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)의 단면 형상을 개략적으로 보여주는 도면이다.
도 1을 참조하면, 반도체 패키지(10)는 반도체 제1칩(200)들이 적층된 구조물일 수 있는 제1칩 스택(420)과 반도체 제2칩(300)들이 적층된 구조물일 수 있는 제2칩 스택(430)이 패키지 기판(100) 상에 각각 배치된 구조를 포함할 수 있다. 제1칩 스택(420)과 제2칩 스택(430)은 서로 이웃하여 패키지 기판(100) 상에 배치될 수 있다. 제1칩 스택(420)과 제2칩 스택(430)은 패키지 기판(100) 상에 비대칭적 구조(asymmetric structure)를 이루도록 배치될 수 있다. 제1칩 스택(420)과 제2칩 스택(430)은 서로 다른 형상을 가지도록 패키지 기판(100) 상에 배치될 수 있다. 제1칩 스택(420)과 제2칩 스택(430)들이 패키지 기판(100) 상에 나란히 배치됨으로써, 반도체 패키지(10) 내에 보다 많은 수의 반도체 칩들(200, 300)이 내장될 수 있으면서도 반도체 패키지(10)의 전체 두께의 증가를 억제하여 패키지 두께를 얇게 유도할 수 있다.
패키지 기판(100)은 반도체 패키지(10)에 내장된 반도체 칩들(200, 300)을 외부 기기와 전기적 및 신호적으로 연결하기 위한 연결 배선 구조체(interconnect structure)일 수 있다. 패키지 기판(100)은 다양한 형태의 연결 배선 구조체로 구비될 수 있다. 예컨대, 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board)나 인터포저(interposer) 또는 플렉서블 인쇄회로기판(FPCB: Flexible Printed Circuit Board) 형태일 수 있다.
패키지 기판(100)은 제1칩 스택(420)과 제2칩 스택(430)이 배치되는 기판 제1표면(101)과 이에 반대되는 측에 위치하는 제2표면(102)을 가진다. 패키지 기판(100)은 절연 물질 또는 유전 물질을 포함하는 기판 바디(body)를 구비하고, 기판 제1표면(101) 및 기판 제2표면(102)에 도전성 트레이스 패턴(trace pattern)들을 구비할 수 있다. 도전성 트레이스 패턴들은 기판 제1표면(101)에 배치된 칩 접속 패턴들(111, 113)을 포함할 수 있다. 도전성 트레이스 패턴들은 기판 제2표면(102)에 배치된볼 접속 패턴(120)들을 더 포함할 수 있다. 도전성 트레이스 패턴들은 패키지 기판(100)의 기판 바디 내에 칩 접속 패턴들(111, 113)과 볼 접속 패턴(120)들을 상호 전기적으로 연결시켜 주는 내부 도전 트레이스 패턴들(도시되지 않음)을 더 포함할 수 있다.
칩 접속 패턴들(111, 113)에 제1 및 제2칩 스택들(420, 430)을 이루는 반도체 칩들(200, 300)이 전기적으로 접속될 수 있다. 볼 접속 패턴(120)들에는 외부 기기와의 접속을 위한 외측 접속재(outer connector: 130), 예컨대, 솔더 볼(solder ball)이나 범프(bump)가 접속될 수 있다. 일 실시예에서, 볼 접속 패턴(120)들과 외부 기기와의 접속을 위해 솔더 페이스트와 같이 도전성 재료를 이용한 외측 접속재를 도입할 수도 있다. 패키지 기판(100)의 기판 제2표면(102)을 덮는 유전층 패턴(140)이 더 구비될 수 있다. 유전층 패턴(140)은 볼 접속 패턴(120)들 각각을 노출하도록 형성될 수 있다. 유전층 패턴(140)은 솔더 레지스트 물질(solder resist material)을 포함하는 층으로 구비될 수 있다.
칩 접속 패턴들(111, 113) 중 제1칩 접속 패턴(111)은 패키지 기판(100)의 제1에지 영역(edge portion: 191)에 배치될 수 있다. 제1칩 접속 패턴(111)은 제1칩 스택(420)에 인근하는 제1에지 영역(191)에 배치될 수 있다. 제1본딩 와이어(bonding wire: 510)는 제1칩 접속 패턴(111)에 접속될 수 있다. 제1본딩 와이어(510)는 제1칩 스택(420)을 이루는 제1반도체 칩들(200)을 하나의 제1칩 접속 패턴(111)에 순차적으로 그리고 전기적으로 또는 신호적으로 연결시키는 부재일 수 있다. 제1칩 접속 패턴(111)은 제1본딩 와이어(510)의 일 단부가 접속되는 도전성 패드(pad) 형상을 가질 수 있다. 제1본딩 와이어(510)에 의해 제1칩 스택(420)을 이루는 제1반도체 칩(200)들이 제1칩 접속 패턴(111)에 전기적으로 접속될 수 있다.
칩 접속 패턴들(111, 113) 중 제2칩 접속 패턴(113)은 패키지 기판(100)의 제2에지 영역(193)에 배치될 수 있다. 제2에지 영역(193)은 제1에지 영역(191)에 반대되는 패키지 기판(100)의 다른 에지 영역일 수 있다. 제2칩 접속 패턴(113)은 제2칩 스택(430)에 인근하는 제2에지 영역(193)에 배치될 수 있다. 제2본딩 와이어(530)는 제2칩 접속 패턴(113)에 접속될 수 있다. 제2본딩 와이어(530)는 제2칩 스택(430)을 이루는 제2반도체 칩들(300)을 순차적으로 전기적 또는 신호적으로 연결시키는 부재일 수 있다. 제2칩 접속 패턴(113)은 제2본딩 와이어(530)의 일 단부가 접속되는 도전성 패드 형상을 가질 수 있다. 제2본딩 와이어(530)에 의해 제2칩 스택(430)을 이루는 제2반도체 칩(400)들이 제2칩 접속 패턴(113)에 전기적으로 접속될 수 있다.
반도체 패키지(10)는 패키지 기판(100)의 기판 제1표면(101) 및 기판 제1표면(101) 상에 배치된 제1 및 제2칩 스택들(420, 430)을 덮어 보호하는 봉지층(encapsulant: 150)을 구비할 수 있다. 봉지층(150)은 제1 및 제2칩 스택들(420, 430)을 이루는 반도체 칩들(200, 300)을 덮어 외부 환경으로부터 보호하도록 구비될 수 있다. 봉지층(150)은 다양한 유전 물질 또는 절연 물질을 포함하여 구비될 수 있다. 예컨대, 봉지층(150)은 에폭시몰딩재(EMC: Epoxy Molding Compound)를 포함하는 몰딩층(molding layer)으로 구비될 수 있다.
도 1을 다시 참조하면, 제1칩 스택(420)과 제2칩 스택(430) 각각은 반도체 칩들(200, 300)이 계단 형상을 이루며 적층된 구조로 패키지 기판(100) 상에 배치될 수 있다. 제1반도체 칩(200)들 사이 또는 제2반도체 칩(300)들 사이, 제1반도체 칩(200)과 패키지 기판(100)의 기판 제1표면(101) 사이, 제2반도체 칩(300)과 패키지 기판(100)의 기판 제1표면(101) 사이에는 접착층(adhesive layer: 600)이 도입되어 반도체 칩(200 또는 300)을 부착 고정할 수 있다.
칩 스택들(420, 430)은 반도체 칩들(200, 300)이 상호 간에 오프셋(offset)되며 적층되어 계단 형상을 이룬 스택 구조를 가질 수 있다. 반도체 칩들(200, 300)들은 제1칩 스택(420)과 제2칩 스택(430)이 서로 대칭적인 형상이 아닌 비대칭 구조를 이루도록 상호 적층될 수 있다. 예컨대, 제1반도체 칩(200)들이 제1 오프셋 방향(422)으로 상호 간에 순차적으로 오프셋되며 적층되어 제1칩 스택(420)이 빌딩(building)될 수 있다. 제2반도체 칩(300)들이 제2오프셋 방향(432)으로 상호 간에 순차적으로 오프셋되며 적층되어 제2칩 스택(430)이 빌딩(building)될 수 있다. 이때, 제1오프셋 방향(422)과 제2오프셋 방향(432)은 서로 반대되는 방향일 수 있다.
제1반도체 칩(200)들 개개는 패키지 기판(100)과의 전기적 접속을 위한 제1칩 패드(511)을 구비할 수 있다. 제1반도체 칩(200)들은 서로 다른 두께나 크기를 가지는 반도체 칩들일 수도 있으나, 반도체 패키지(10)가 메모리 패키지일 경우, 실질적으로 상호간에 동일한 두께, 크기 및 형상을 가지는 메모리 칩들일 수 있다. 예컨대, 어느 하나의 제1반도체 칩(200)은 서로 반대되는 방향을 바라보는 제1표면(201) 및 제2표면(203)을 가질 수 있고, 서로 반대되는 방향을 바라보는 제1측면(205) 및 제2측면(206)을 가질 수 있다. 제1반도체 칩(200)의 제1표면(201)이 패키지 기판(100)의 제1표면(101)과 실질적으로 동일한 방향을 바라보고, 제1반도체 칩(200)의 제2표면(203)이 패키지 기판(100)의 제1표면(101)을 마주보도록, 제1반도체 칩(200)이 패키지 기판(100) 상에 배치될 수 있다. 제1반도체 칩(200)의 제1표면(201) 영역 중 한쪽 에지 영역인 제1칩 패드 영역(201E)에 제1칩 패드(511)가 배치될 수 있다. 제1반도체 칩(200)은 제1칩 패드(511)가 패키지 기판(100)의 제1에지 영역(191) 또는 제1칩 접속 패턴(111)에 인근하도록 패키지 기판(100)에 배치될 수 있다.
제1반도체 칩(200)들 중 제1반도체 제1칩(210)은 패키지 기판(100)의 제1표면(101)에 접착층(600)에 의해 부착되고, 제1반도체 제2칩(220)은 제1반도체 제1칩(210)에 또 다른 접착층에 의해 부착될 수 있다. 제1반도체 제2칩(220)은 제1반도체 제1칩(210)의 제1칩 패드(511)가 노출되도록, 제1반도체 제1칩(210)에 대해 제1오프셋 방향(422)으로 일정 간격 오프셋될 수 있다. 제1반도체 제3칩(230) 및 제1반도체 제4칩(240)이 제1오프셋 방향(422)으로 오프셋되며 적층되어 제1칩 스택(420)이 형성될 수 있다.
제1반도체 제1 내지 제4칩들(210, 220, 230, 240) 각각의 제1칩 패드(511)들에는 제1본딩 와이어(bonding wire: 510)가 접속될 수 있다. 제1본딩 와이어(510)가 패키지 기판(100)의 제1칩 접속 패턴(111)에 접속되어, 제1반도체 제1 내지 제4칩들(210, 220, 230, 240)이 패키지 기판(100)에 전기적으로 접속될 수 있다.
제1칩 스택(420)은 제1에지 영역(191) 또는 제1칩 접속 패턴(111)에 인접하는 계단면(stepwise side)으로 제1정방향 계단면(forward stepwise side: 425)을 가질 수 있고, 이에 반대되는 측에 제1역방향 계단면(reverse stepwise side: 426)을 가질 수 있다. 제1정방향 계단면(425)은 적층된 반도체 칩(200)들의 제1측면(205)들 및 제1칩 패드 영역(201E)들로 이루어질 수 있다. 제1역방향 계단면(426)은 적층된 반도체 칩(200)들의 제2측면(206)들 및 제2표면(203)의 돌출된 영역(203E)들로 이루어질 수 있다. 제1칩 스택(420)의 제1정방향 계단면(425)이 봉지층(150)의 제1측면(152)을 바라보도록 인근하고, 제1측면(152)과 제1정방향 계단면(425)이 서로 마주보도록 제1칩 스택(420)이 배치될 수 있다.
제1역방향 계단면(426)에 접하는 제1칩 스택(420)의 상측 모서리 부분은 제1오프셋 방향을 따라 돌출된 형상, 즉, 제1돌출 모서리부(429) 형상을 가질 수 있다. 제1칩 스택(420)의 제1돌출 모서리부(429)는 예컨대 제1반도체 제4칩(240)이 하부의 제1반도체 제3칩(230) 바깥으로 돌출되어 처마(eaves) 형상 또는 오버행(overhang) 형상을 이룰 수 있다.
제2칩 스택(430)을 이루도록 오프셋 적층된 제2반도체 칩(300)들 개개는 패키지 기판(100)과의 전기적 접속을 위한 제2칩 패드(531)을 구비할 수 있다. 제2반도체 칩(300)들은 서로 다른 두께나 크기를 가지는 반도체 칩들일 수도 있으나, 반도체 패키지(10)가 메모리 패키지일 경우, 실질적으로 상호간에 동일한 두께, 크기 및 형상을 가지는 메모리 칩들일 수 있다. 제2반도체 칩(300)들은 제1반도체 칩(200)들과 동일한 기능을 가지는 집적 회로, 예컨대, 메모리 셀(memory cell)들이 집적된 반도체 칩일 수 있다.
제2반도체 칩(300)들 각각은 한쪽 에지 영역인 제2칩 패드 영역(301E)에 제2칩 패드(531)를 구비할 수 있다. 제2반도체 칩(300)들은 제2칩 패드(531)가 패키지 기판(100)의 제2에지 영역(193) 또는 제2칩 접속 패턴(113)에 인근하여 위치하도록 패키지 기판(100)에 배치될 수 있다. 제2반도체 칩(300)들 중 제2반도체 제1칩(310)은 패키지 기판(100)의 제1표면(101)에 접착층(600)에 의해 부착되고, 제2반도체 제2칩(320)은 제2반도체 제1칩(310)에 또 다른 접착층에 의해 부착될 수 있다. 제2반도체 제2칩(320)은 제2반도체 제1칩(310)의 제2칩 패드(531)가 노출되도록, 제2반도체 제1칩(310)에 대해 제2오프셋 방향(432)으로 일정 간격 오프셋될 수 있다. 제2반도체 제3칩(330) 및 제2반도체 제4칩(340)이 제2오프셋 방향(432)으로 오프셋되며 적층되어 제2칩 스택(430)이 형성될 수 있다.
제2반도체 제1 내지 제4칩들(310, 320, 330, 340) 각각의 제2칩 패드(531)들에는 제2본딩 와이어(530)가 접속될 수 있다. 제2본딩 와이어(530)가 패키지 기판(100)의 제2칩 접속 패턴(113)에 접속되어, 제2반도체 제1 내지 제4칩들(310, 320, 330, 340)이 패키지 기판(100)에 전기적으로 접속될 수 있다. 제1칩 스택(420)이 네 개의 제1반도체 칩(200)들이 오프셋 적층되어 이루어지고, 제2칩 스택(430)이 네 개의 제2반도체 칩(300)들이 오프셋 적층되어 이루어진 경우를 도 1에 예시하고 있지만, 더 많은 수의 제1 및 제2반도체 칩들(200, 300)이 적층될 수도 있다.
제2칩 스택(430)은 제2에지 영역(193) 또는 제2칩 접속 패턴(113)에 인접하는 계단면으로 제2정방향 계단면(435)을 가질 수 있고, 이에 반대되는 측에 제2역방향 계단면(436)을 가질 수 있다. 제2칩 스택(430)의 제2역방향 계단면(436)이 제1칩 스택(420)의 제1역방향 계단면(426)과 측방향으로 서로 마주보도록, 제1 및 제2칩 스택들(420, 430)이 패키지 기판(100)에 배치될 수 있다. 제2칩 스택(430)의 제2정방향 계단면(435)이 봉지층(150)의 제1측면(151)에 반대되는 측면인 제2측면(153)을 바라보도록 인근하고, 제2측면(153)과 제2정방향 계단면(435)이 서로 마주보도록 제2칩 스택(430)이 배치될 수 있다.
제2반도체 칩(300)은 제1반도체 칩(200)의 제1두께(D1)에 비해 얇은 제2두께(D2)를 가질 수 있다. 이에 따라, 제1반도체 칩(200)들이 적층된 수와 동일한 수로 제2반도체 칩(300)들이 적층될 경우, 제2칩 스택(430)의 적층된 제2높이(H2)는 제1반도체 칩(200)들이 적층된 제1높이(H1)에 비해 낮은 높이를 가질 수 있다. 제2칩 스택(430)이 제1칩 스택(420)에 비해 낮은 높이를 가질 수 있어, 제2칩 스택(430)의 상측 모서리 부분일 수 있는 제2돌출 모서리부(439)가 제1돌출 모서리부(429) 아래에 위치하도록 제2칩 스택(430)이 패키지 기판(100)에 배치될 수 있다.
제2칩 스택(430)의 제2돌출 모서리부(439)가 제1칩 스택(420)의 제1돌출 모서리부(429)와 상하로 오버랩(overlap)되도록 제1 및 제2칩 스택들(420, 430)이 패키지 기판(100)에 배치될 수 있다. 제2돌출 모서리부(439)는 제1칩 스택(420)을 향해 돌출된 부분을 가질 수 있고, 제1돌출 모서리부(429)는 제2칩 스택(430)을 향해 돌출된 부분을 가질 수 있어, 제1돌출 모서리부(429) 아래에 제2돌출 모서리부(439)가 이격된 상태로 오버랩될 수 있다. 이와 같이 제1 및 제2칩 스택들(420, 430)이 측방향으로 상호 이격된 상태를 유지하면서 제1돌출 모서리부(429) 아래에 제2돌출 모서리부(439)가 오버랩되므로, 제1 및 제2칩 스택들(420, 430)이 배치된 영역의 폭(W)을 상대적으로 좁게 유도하며 패키지 기판(100) 상에 제1 및 제2칩 스택들(420, 430)이 나란히 배치될 수 있다. 따라서, 제1 및 제2칩 스택들(420, 430)이 나란히 배치되면서도, 전체 반도체 패키지(10)의 폭을 줄일 수 있어 반도체 패키지(10)의 크기(size)가 감소하는 효과를 얻을 수 있다.
제1정방향 계단면(425)과 제2정방향 계단면(435)이 서로 반대되는 측방향들을 바라보도록 제1 및 제2칩 스택들(420, 430)이 배치되므로, 제1정방향 계단면(425)에 위치하는 제1칩 패드(511)들에 접속되는 제1본딩 와이어(510)와 제2정방향 계단면(435)에 위치하는 제2칩 패드(531)들에 접속되는 제2본딩 와이어(530)는 반도체 패키지(10) 내에서 서로 반대되는 위치, 즉, 패키지 기판(100)의 양측 에지 영역들(191, 193)의 제1 및 제2칩 접속 패턴들(111, 113) 각각에 인근하도록 위치할 수 있다.
도 2는 일 예에 따른 반도체 패키지(20)의 단면 형상을 개략적으로 보여주는 도면이다.
도 2를 참조하면, 반도체 패키지(20)는 반도체 제1칩(2200)들 및 제1스페이서(spacer: 2720)가 제1오프셋 방향(2422)으로 오프셋 적층된 구조물일 수 있는 제1칩 스택(2420)을 포함할 수 있다. 반도체 패키지(20)는 반도체 제2칩(2300)들이 제2오프셋 방향(2432)으로 오프셋 적층된 구조물일 수 있는 제2칩 스택(2430)을 포함할 수 있다. 제1 오프셋 방향(2422)과 제2 오프셋 방향(2432)은 서로 반대되는 방향을 향한다. 제1스페이서(2720)는 제1칩 스택(2420)의 중간층으로 도입될 수 있다. 예컨대, 적층된 반도체 제1칩(2200)들 중 어느 하나와 다른 하나의 계면 사이에 제1스페이서(2720)가 도입될 수 있다. 제1스페이서(2720)는 제1칩 스택(2420)의 제1높이(H21)가 제2칩 스택(2430)의 제2높이(H22) 보다 더 높아지도록 유도하는 부재로 도입될 수 있다.
제1스페이서(2720)에 의해서 제1칩 스택(2420)의 제1높이(H21)가 제2칩 스택(2430)의 제2높이(H22) 보다 더 높아질 수 있으므로, 제1칩 스택(2420)의 제1돌출 모서리부(2429) 아래에 제2칩 스택(2430)의 제2돌출 모서리부(2439)가 오버랩되도록 제1 및 제2칩 스택들(2420, 2430)을 패키지 기판(2100) 상에 측방향으로 나란히 배치할 수 있다.
제2칩 스택(2430)은 제1스페이서(2720)의 제1두께(D23)와 다른 제2두께(D24)를 가지는 제2스페이서(2730)를 더 포함할 수 있다. 제2스페이서(2730)는 제1스페이서(2720)의 제1두께(D23)에 비해 얇은 제2두께(D24)를 가질 수 있다. 제2스페이서(2730)와 제1스페이서(2720)는 서로 다른 두께를 가지는 유전 물질의 테이프(tape) 또는 층(layer)으로 도입될 수 있다. 제2스페이서(2730)와 제1스페이서(2720)는 경우에 따라 반도체 물질 또는 금속 물질을 포함하는 층으로 이루어질 수도 있다. 제2스페이서(2730)와 제1스페이서(2720)는 집적회로가 형성되지 않은 더미 반도체 칩(dummy semiconductor chip)으로 도입될 수도 있다. 더미 반도체 칩은 반도체 제1칩(2200)이나 반도체 제2칩(2300)과 실질적으로 동일한 재질의 칩, 예컨대, 실리콘 물질의 칩으로 이루어져, 반도체 제1칩(2200) 및 제2칩(2300)들과의 열팽창 차이를 줄일 수 있어 반도체 패키지(20)의 열적 안정성을 유도하는 데 보다 유리할 수 있다.
반도체 제1 및 제2칩(2200, 2300)들은 접착층(2600)들에 의해 상호 간에 또는 패키지 기판(2100)과 또는 제1 및 제2스페이서들(2720, 2730)과 부착될 수 있다. 패키지 기판(2100)은 제1표면(2101)의 제1에지 영역(2191)에 제1칩 접속 패턴(2111)들 및 제2에지 영역(2193)에 제2칩 접속 패턴(2113)들을 구비할 수 있다. 제1본딩 와이어(2510)가 제1칩 스택(2420)들을 이루는 반도체 제1칩(2200)들의 제1칩 패드(2511)들과 제1칩 접속 패턴(2111)을 전기적으로 상호 연결할 수 있다. 제2본딩 와이어(2530)가 제2칩 스택(2430)들을 이루는 반도체 제2칩(2300)들의 제2칩 패드(2531)들과 제2칩 접속 패턴(2113)을 전기적으로 상호 연결할 수 있다. 패키지 기판(2100)의 제1표면(2101) 상에 제1 및 제2칩 스택들(2420, 2430)을 덮는 봉지층(2150)이 구비될 수 있다. 패키지 기판(2100)의 제2표면(2102)에 볼 접속 패턴(2120)이 구비되고, 볼 접속 패턴(2120)에 외측 접속재(2130)들이 구비될 수 있다. 외측 접속재(2130)들을 격리하는 유전층 패턴(2140)이 패키지 기판(2100)의 제2표면(2102) 상에 구비될 수 있다.
도 2를 다시 참조하면, 제1칩 스택(2420)은 제1서브 칩(sub chip: 2200B)들이 제1오프셋 방향(2422)으로 오프셋 적층된 제1서브 칩 스택(2420B)과, 제2서브 칩(2200T)들이 제1오프셋 방향(2422)으로 오프셋 적층된 제2서브 칩 스택(2420T)과, 제2서브 칩 스택(2420T)과 제1서브 칩 스택(2420B) 사이 계면에 도입된 제1스페이서(2720)을 포함하는 적층 구조물일 수 있다. 제1서브 칩 스택(2420B) 상에 제1스페이서(2720)가 적층되고, 제1스페이서(2720) 상에 제2서브 칩 스택(2420T)이 적층될 수 있다. 제1스페이서(2720)는 제2서브 칩 스택(2420T)을 제1두께(D23)만큼 올려주는 엘리베이팅 부재(elevating member)로 도입될 수 있다.
제2칩 스택(2430)은 제3서브 칩(2300B)들이 제2오프셋 방향(2432)으로 오프셋 적층된 제3서브 칩 스택(2430B)과, 제4서브 칩(2300T)들이 제2오프셋 방향(2432)으로 오프셋 적층된 제4서브 칩 스택(2430T)과, 제4서브 칩 스택(2430T)과 제3서브 칩 스택(2430B) 사이 계면에 도입된 제2스페이서(2730)을 포함하는 적층 구조물일 수 있다. 제3서브 칩 스택(2430B) 상에 제2스페이서(2730)가 적층되고, 제2스페이서(2730) 상에 제4서브 칩 스택(2430T)이 적층될 수 있다. 제2스페이서(2730)는 제4서브 칩 스택(2430T)을 제2두께(D24)만큼 올려주는 엘리베이팅 부재로 도입될 수 있다.
제1서브 칩(2200B)들 및 제2서브 칩(2200T)들을 포함하는 제1반도체 칩(2200)들과, 제3서브 칩(2300B)들 및 제4서브 칩(2300T)들을 포함하는 제2반도체 칩(2300)들이 실질적으로 동일한 두께를 가질 수 있다. 제1반도체 칩(2200)들은 제2반도체 칩(2300)들이 적층된 개수와 동일한 개수로 적층될 수 있다. 제1서브 칩(2200B)들 및 제2서브 칩(2200T)들, 제3서브 칩(2300B)들, 제4서브 칩(2300T)들은 동일한 개수로 적층될 수 있다. 제1스페이서(2720)와 제2스페이서(2730)는 서로 다른 두께들(D23, D24)을 가지므로, 제1반도체 칩(2200)들과 제2반도체 칩(2300)들이 실질적으로 동일한 두께를 가지고 각각 동일한 개수로 적층되더라도, 제1칩 스택(2420)과 제2칩 스택(2430)이 서로 다른 높이들(H21, H22)을 가지도록 유도할 수 있다.
제1스페이서(2720)의 제1두께(D23)가 제2스페이서(2730)의 제2두께(D24) 보다 더 두꺼운 두께를 가질 수 있으므로, 제4서브 칩 스택(2430T)의 제2오프셋 방향으로 돌출된 단부, 즉, 제2칩 스택(2430)의 제2돌출 모서리부(2439)가 제2오프셋 방향(2432)으로 제2스페이서(2730) 바깥으로 돌출되어, 제1스페이서(2720)의 측면(2720S)을 바라보도록 제2칩 스택(2430)이 배치될 수 있다. 제2칩 스택(2430)의 제2돌출 모서리부(2439)는 제1칩 스택(2420)으로부터 이격되도록 위치하여, 제2돌출 모서리부(2439)와 제1칩 스택(2420) 사이 부분에 봉지층(2150)이 원활하게 유입될 수 있도록 한다. 제4서브 칩 스택(2430T)의 제2돌출 모서리부(2439)가 제1스페이서(2720)의 측면(2720S) 상측에 위치하는 제2서브 칩 스택(2420T)의 제1돌출 모서리부(2429) 아래에 위치하도록 유도할 수 있다. 제2돌출 모서리부(2439)는 제2스페이서(2730) 바깥으로 제2오프셋 방향(2432)을 따라 돌출된 부분일 수 있고, 제1돌출 모서리부(2429)는 제1스페이서(2720) 바깥으로 제1오프셋 방향(2422)을 따라 돌출된 부분일 수 있다.
제1스페이서(2720)는 제1서브 칩 스택(2420B)의 최상층에 적층된 제1서브 칩(2200B-4)의 에지 부분을 일부 노출하도록 배치될 수 있다. 네번째 적층된 제1서브 칩(2200B-4)은 제1스페이서(2720)의 아래에 부착되도록 위치하는 칩일 수 있다. 패키지 기판(2100)으로부터 네번째 적층된 제1서브 칩(2200B-4)의 에지 부분으로부터 내측으로 후퇴된 위치에 일 측면(2720S)이 위치하도록 제1스페이서(2720)는 배치될 수 있다. 네번째 적층된 제1서브 칩(2200B-4)의 에지 부분이 제1스페이서(2720)의 측면(2720S)으로부터 제1오프셋 방향(2422)을 따라 바깥으로 돌출되도록 네번째 적층된 제1서브 칩(2200B-4)이 배치될 수 있다. 이를 위해서, 제1스페이서(2720)는 네번째 적층된 제1서브 칩(2200B-4)의 폭 보다 작은 폭을 가지도록 배치될 수 있다.
제1스페이서(2720)의 일 측면(2720S)이 제1스페이서(2720)의 상측에 부착된 첫번째 적층된 제2서브 칩(2200T-1)의 에지으로부터 후퇴된 위치에 위치하거나 또는 이에 정렬되도록 제1스페이서(2720)가 배치될 수 있다. 첫번째 적층된 제2서브 칩(2200T-1)은 제2서브 칩 스택(2420T)을 이루는 제2서브 칩(2200T)들 중 제1스페이서(2720)에 첫번째 부착된 칩일 수 있다. 제1스페이서(2720)의 일 측면(2720S) 바깥으로 제1오프셋 방향(2422)을 따라 두번째 적층된 제2서브 칩(2200T-2)가 배치될 수 있다. 두번째 적층된 제2서브 칩(2200T-2)은 제2서브 칩 스택(2420T)을 이루는 제2서브 칩(2200T)들 중 제1스페이서(2720)로부터 두번째로 부착된 칩일 수 있다.
네번째 적층된 제1서브 칩(2200B-4)의 에지 부분과 두번째 적층된 제2서브 칩(2200T-2)의 에지 부분 사이에 이루어지는 "C" 형상의 측면 리세스 홈에 제2돌출 모서리부(2439)의 일부 부분이 삽입되도록 제2칩 스택(2430)이 배치될 수 있다. 네번째 적층된 제1서브 칩(2200B-4)의 에지 부분과 두번째 적층된 제2서브 칩(2200T-2)의 에지 부분에 제2돌출 모서리부(2439)의 일부 부분이 오버랩되도록 제2칩 스택(2430)이 배치되므로, 제2칩 스택(2430)과 제1칩 스택(2420)은 보다 더 가까운 위치에 위치할 수 있다. 이에 따라, 전체 패키지 크기를 유효하게 감소시킬 수 있다.
제1서브 칩 스택(2420B)을 이루는 제1서브 칩(2200B)들은 제1서브 본딩 와이어(2510B)에 의해 제1칩 접속 패턴(2111)에 전기적으로 연결될 수 있고, 제2서브 칩 스택(2420T)을 이루는 제2서브 칩(2200T)들은 동일한 제1칩 접속 패턴(2111)에 제2서브 본딩 와이어(2510T)에 의해 전기적으로 연결될 수 있다. 제1본딩 와이어(2510)는 제1 및 제2서브 본딩 와이어들(2510B, 2510T)을 포함하는 구조일 수 있다. 제3서브 칩 스택(2430B)을 이루는 제3서브 칩(2300B)들은 제3서브 본딩 와이어(2530B)에 의해 제2칩 접속 패턴(2113)에 전기적으로 연결될 수 있고, 제4서브 칩 스택(2430T)을 이루는 제4서브 칩(2300T)들은 동일한 제2칩 접속 패턴(2113)에 제4서브 본딩 와이어(2530T)에 의해 전기적으로 연결될 수 있다. 제2본딩 와이어(2530)는 제3 및 제4서브 본딩 와이어들(2530B, 2530T)을 포함하는 구조일 수 있다.
도 3은 일 예에 따른 반도체 패키지(30)의 단면 형상을 개략적으로 보여주는 도면이다.
도 3을 참조하면, 반도체 패키지(30)는 반도체 제1칩(3200)들 및 제1스페이서(3720)가 제1오프셋 방향(3422)으로 오프셋 적층된 구조물일 수 있는 제1칩 스택(3420)을 포함할 수 있다. 반도체 패키지(30)는 반도체 제2칩(3300)들이 제2오프셋 방향(3432)으로 오프셋 적층된 구조물일 수 있는 제2칩 스택(3430)을 포함할 수 있다. 제1 오프셋 방향(3422)과 제2 오프셋 방향(3432)은 서로 반대되는 방향을 향한다. 제1스페이서(3720)는 제1칩 스택(3420)의 중간층으로 도입될 수 있다. 예컨대, 적층된 반도체 제1칩(3200)들 중 어느 하나와 다른 하나의 계면 사이에 제1스페이서(3720)가 도입될 수 있다. 제3칩 스택(3430)은 제1스페이서(3720)의 제1두께(D33)와 실질적으로 동일한 제2두께(D34)를 가지는 제2스페이서(3730)을 더 포함할 수 있다.
반도체 제1 및 제2칩(3200, 3300)들은 접착층(3600)들에 의해 상호 간에 또는 패키지 기판(3100)과 또는 제1 및 제2스페이서들(3720, 3730)과 부착될 수 있다. 패키지 기판(3100)은 제1표면(3101)의 제1에지 영역(3191)에 제1칩 접속 패턴(3111)들 및 제2에지 영역(3193)에 제2칩 접속 패턴(3113)들을 구비할 수 있다. 제1본딩 와이어(3510)가 제1칩 스택(3420)들을 이루는 반도체 제1칩(3200)들의 제1칩 패드(3511)들과 제1칩 접속 패턴(3111)을 전기적으로 상호 연결할 수 있다. 제2본딩 와이어(3530)가 제2칩 스택(3430)들을 이루는 반도체 제2칩(3300)들의 제2칩 패드(3513)들과 제2칩 접속 패턴(3113)을 전기적으로 상호 연결할 수 있다. 패키지 기판(3100)의 제1표면(3101) 상에 제1 및 제2칩 스택들(3420, 3430)을 덮는 봉지층(3150)이 구비될 수 있다. 패키지 기판(3100)의 제2표면(3102)에 볼 접속 패턴(3120)이 구비되고, 볼 접속 패턴(3120)에 외측 접속재(3130)들이 구비될 수 있다. 외측 접속재(3130)들을 격리하는 유전층 패턴(3140)이 패키지 기판(3100)의 제2표면(3102) 상에 구비될 수 있다.
도 3을 다시 참조하면, 제1칩 스택(3420)은 제1서브 칩(3200B)들이 제1오프셋 방향(3422)으로 오프셋 적층된 제1서브 칩 스택(3420B)과, 제2서브 칩(3200T)들이 제1오프셋 방향(3422)으로 오프셋 적층된 제2서브 칩 스택(3420T)과, 제2서브 칩 스택(3420T)과 제1서브 칩 스택(3420B) 사이 계면에 도입된 제1스페이서(3720)을 포함하는 적층 구조물일 수 있다. 제1서브 칩 스택(3420B) 상에 제1스페이서(3720)가 적층되고, 제1스페이서(3720) 상에 제2서브 칩 스택(3420T)이 적층될 수 있다. 제1스페이서(3720)는 제2서브 칩 스택(3420T)를 제1두께(D33)만큼 올려주는 엘리베이팅 부재로 도입될 수 있다.
제2칩 스택(3430)은 제3서브 칩(3300B)들이 제2오프셋 방향(3432)으로 오프셋 적층된 제3서브 칩 스택(3430B)과, 제4서브 칩(3300T)들이 제2오프셋 방향(3432)으로 오프셋 적층된 제4서브 칩 스택(3430T)과, 제4서브 칩 스택(3430T)과 제3서브 칩 스택(3430B) 사이 계면에 도입된 제2스페이서(3730)을 포함하는 적층 구조물일 수 있다. 제3서브 칩 스택(3430B) 상에 제2스페이서(3730)가 적층되고, 제2스페이서(3730) 상에 제4서브 칩 스택(3430T)가 적층될 수 있다. 제2스페이서(3730)는 제4서브 칩 스택(3430T)를 제2두께(D34)만큼 올려주는 엘리베이팅 부재로 도입될 수 있다.
제1서브 칩(3200B)들 및 제2서브 칩(3200T)들을 포함하는 제1반도체 칩(3200)들 중 어느 하나 또는 다수의 제1반도체 칩(3200)들의 두께가 제3서브 칩(3300B)들 및 제4서브 칩(3300T)들을 포함하는 제2반도체 칩(3300)들의 두께 보다 더 두꺼울 경우, 제1반도체 칩(3200)들 및 제2반도체 칩(3300)들이 동일한 개수로 적층되고 제1스페이서(3720)와 제2스페이서(3730)가 실질적으로 서로 동일한 두께들(D33, D34)을 가지더라도, 제1칩 스택(3420)과 제2칩 스택(3430)이 서로 다른 높이들(H31, H32)을 가질 수 있다.
실시예에서, 제2서브 칩(3200T)과 제3서브 칩(3300B), 제4서브 칩(3300T)의 두께는 모두 실질적으로 동일할 수 있다. 제1서브 칩(3200B)들의 제3두께(D32B)가 제2서브 칩(3200T)들의 제4두께(D32T)나 제3서브 칩(3300B)들의 제5두께(D33B)나 제4서브 칩(3300T)들의 제6두께(D33T) 보다 두꺼울 경우, 제1칩 스택(3420)의 제1높이(H31)는 제2칩 스택(3430)의 제2높이(H32) 보다 높아질 수 있다. 이에 따라, 제4서브 칩 스택(3430T)의 제2돌출 모서리부(3439)가 제1스페이서(3720)의 측면(3720S) 상측에 위치하는 제2서브 칩 스택(3420T)의 제1돌출 모서리부(3429) 아래에 위치하도록 유도할 수 있다. 제2칩 스택(3430)의 제2돌출 모서리부(3439)인 제4서브 칩 스택(3430T)의 제2돌출 모서리부(3439)가 제1스페이서(3720)의 측면(3720S)을 바라보도록 유도할 수 있다.
제1서브 칩 스택(3420B)을 이루는 제1서브 칩(3200B)들은 제1서브 본딩 와이어(3510B)에 의해 제1칩 접속 패턴(3111)에 전기적으로 연결될 수 있고, 제2서브 칩 스택(3420T)을 이루는 제2서브 칩(3200T)들은 동일한 제1칩 접속 패턴(3111)에 제2서브 본딩 와이어(3510T)에 의해 전기적으로 연결될 수 있다. 제1본딩 와이어(3510)는 제1 및 제2서브 본딩 와이어들(3510B, 3510T)을 포함하는 구조일 수 있다. 제3서브 칩 스택(3430B)을 이루는 제3서브 칩(3300B)들은 제3서브 본딩 와이어(3530B)에 의해 제2칩 접속 패턴(3113)에 전기적으로 연결될 수 있고, 제4서브 칩 스택(3430T)을 이루는 제4서브 칩(3300T)들은 동일한 제2칩 접속 패턴(3113)에 제4서브 본딩 와이어(3530T)에 의해 전기적으로 연결될 수 있다. 제2본딩 와이어(3530)는 제3 및 제4서브 본딩 와이어들(3530B, 3530T)을 포함하는 구조일 수 있다.
상술한 바와 같은 반도체 패키지(10, 20, 30)들은 제1칩 스택(420, 2420, 3420)과 제2칩 스택(430, 2430, 3430)들이 패키지 기판(100, 2100, 3100) 상에 나란히 측방향으로 이격되어 배치된 구조를 가질 수 있어, 반도체 패키지(10, 20, 30)들의 높이를 낮추면서 보다 많은 수의 반도체 칩들(200, 300, 2200, 2300, 3200, 3300)을 내장할 수 있다. 제1칩 스택(420, 2420, 3420)과 제2칩 스택(430, 2430, 3430)들의 오프셋 적층되는 방향을 달리하여, 돌출 모서리부들(429, 439, 2429, 2439, 3429, 3439)이 상하로 오버랩되도록 함으로써, 반도체 패키지(10, 20, 30)의 폭을 줄일 수 있다. 제1칩 스택(420, 2420, 3420)과 제2칩 스택(430, 2430, 3430)들의 높이를 달리하기 위해서, 반도체 칩들(200, 300, 2200, 2300, 3200, 3300)의 두께를 달리하거나 또는 반도체 칩들(200, 300, 2200, 2300, 3200, 3300) 사이에 엘리베이팅 부재로 스페이서(2720, 2730, 3720, 3730)을 도입할 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
420, 2420, 3420 : 제1칩 스택,
430, 2430, 3430 : 제2칩 스택,
429, 439, 2429, 2439, 3429, 3439 : 돌출 모서리부,
2720, 2730, 3720, 3730 : 스페이서.

Claims (24)

  1. 패키지 기판 상에 제1칩들이 제1오프셋(offset) 방향으로 오프셋되며 적층된 제1칩 스택; 및
    상기 패키지 기판 상에 제2칩들이 상기 제1오프셋 방향과 반대되는 제2오프셋 방향으로 오프셋되며 적층된 제2칩 스택;을 포함하고,
    상기 제2칩 스택을 향해 돌출된 상기 제1칩 스택의 제1돌출 모서리부가
    상기 제1칩 스택을 향해 돌출된 상기 제2칩 스택의 제2돌출 모서리부와 상하로 오버랩(overlap)된 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1칩 스택 및 제2칩 스택을 덮는 봉지층을 더 포함하고,
    상기 제1칩 스택은 제1정방향 계단면이 상기 봉지층의 제1측면을 바라보고 상기 제1정방향 계단면에 반대되는 제1역방향 계단면이 상기 제2칩 스택을 바라보도록 배치되고,
    상기 제2칩 스택은 제2정방향 계단면이 상기 봉지층의 제1측면에 반대되는 제2측면을 바라보고 제2역방향 계단면이 상기 제1정방향 계단면과 마주보도록 배치된 반도체 패키지.
  3. 제2항에 있어서,
    상기 제2칩 스택은
    상기 제2돌출 모서리부가 상기 제1칩 스택의 상기 제1역방향 계단면을 향하도록 배치된 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1칩들과 상기 패키지 기판을 전기적으로 연결하는 제1본딩 와이어(bonding wire); 및
    상기 제2칩들과 상기 패키지 기판을 전기적으로 연결하고 상기 제1본딩 와이어의 위치에 반대되는 위치에 위치하는 제2본딩 와이어;를 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 패키지 기판은
    제1에지(edge) 영역에 상기 제1본딩 와이어가 접속되는 제1칩 접속 패턴; 및
    상기 제1에지 영역에 반대되는 위치에 위치하는 제2에지 영역에 상기 제2본딩 와이어가 접속되는 제2칩 접속 패턴;을 더 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2칩 스택은
    상기 제1칩 스택보다 낮은 높이를 가지는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2칩들 중 적어도 어느 하나는
    상기 제1칩들 중 어느 하나 보다 얇은 두께를 가지는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1칩 스택은
    상기 제2칩 스택의 제2돌출 모서리부와 일정 간격 이격되도록 배치된 반도체 패키지.
  9. 패키지 기판 상에 제1칩들이 제1오프셋(offset) 방향으로 오프셋되며 적층된 제1칩 스택; 및
    상기 패키지 기판 상에 제2칩들이 상기 제1오프셋 방향과 반대되는 제2오프셋 방향으로 오프셋되며 적층된 제2칩 스택;을 포함하고,
    상기 제2칩 스택을 향해 돌출된 상기 제1칩 스택의 제1돌출 모서리부가
    상기 제1칩 스택을 향해 돌출된 상기 제2칩 스택의 제2돌출 모서리부와 상하로 오버랩(overlap)되고,
    상기 제1칩들 중 어느 둘 사이에 위치하는 제1스페이서(spacer); 및
    상기 제2칩들 중 어느 둘 사이에 위치하고 상기 제1스페이서 보다 얇은 두께의 제2스페이서(spacer)를 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 제1칩 및 제2칩들은 실질적으로 동일한 두께를 가지는 칩들인 반도체 패키지.
  11. 제9항에 있어서,
    상기 제1스페이서는
    상기 제1칩들 중 상기 제1스페이서 아래에 직접적으로 부착된 제1칩의 상기 제2칩 스택을 향하는 에지 부분을 노출하도록 배치된 반도체 패키지.
  12. 제9항에 있어서,
    상기 제2칩 스택은
    상기 제2돌출 모서리부가 상기 제1스페이서의 측면을 바라보도록 배치된 반도체 패키지.
  13. 제12항에 있어서,
    상기 제2칩 스택은
    상기 제2돌출 모서리부가
    상기 제1칩들 중 상기 제1스페이서 아래에 직접적으로 부착된 제1칩의 에지 부분과
    상기 제1칩들 중 상기 제1스페이서 상에 첫번째 또는 두번째로 부착된 제1칩의 에지 부분에 오버랩(overlap)되도록 배치된 반도체 패키지.
  14. 제9항에 있어서,
    상기 제1칩 스택은
    상기 제2칩 스택의 제2돌출 모서리부와 일정 간격 이격되도록 배치된 반도체 패키지.
  15. 제9항에 있어서,
    상기 제1스페이서는
    유전 물질의 테이프(tape)를 포함하는 반도체 패키지.
  16. 제9항에 있어서,
    상기 제1스페이서는
    더미 반도체 칩(dummy semiconductor chip)을 포함하는 반도체 패키지.
  17. 제9항에 있어서,
    상기 제1칩들과 상기 패키지 기판을 전기적으로 연결하는 제1본딩 와이어(bonding wire); 및
    상기 제2칩들과 상기 패키지 기판을 전기적으로 연결하고 상기 제1본딩 와이어의 위치에 반대되는 위치에 위치하는 제2본딩 와이어;를 더 포함하는 반도체 패키지.
  18. 제17항에 있어서,
    상기 패키지 기판은
    제1에지(edge) 영역에 상기 제1본딩 와이어가 접속되는 제1칩 접속 패턴; 및
    상기 제1에지 영역에 반대되는 위치에 위치하는 제2에지 영역에 상기 제2본딩 와이어가 접속되는 제2칩 접속 패턴;을 더 포함하는 반도체 패키지.
  19. 패키지 기판 상에 제1서브 칩들이 제1오프셋(offset) 방향으로 오프셋되며 적층된 제1서브 칩 스택(sub chip stack),
    상기 제1서브 칩 스택 상에 상기 제1서브 칩들 보다 얇은 두께의 제2서브 칩들이 적층된 제2서브 칩 스택, 및
    상기 제1서브 칩 스택과 상기 제2서브 칩 스택 사이에 위치하는 제1스페이서를 포함하는 제1칩 스택; 및
    상기 패키지 기판 상에 배치된 제2칩 스택;을 포함하고,
    상기 제2칩 스택을 향해 돌출된 상기 제1칩 스택의 제1돌출 모서리부가 상기 제1칩 스택을 향해 돌출된 상기 제2칩 스택의 제2돌출 모서리부와 상하로 오버랩(overlap)된 반도체 패키지.
  20. 제19항에 있어서,
    상기 제2칩 스택은
    상기 패키지 기판 상에 제3서브 칩들이 상기 제1오프셋 방향과 반대되는 제2오프셋 방향으로 오프셋되며 적층된 제3서브 칩 스택;
    상기제3서브 칩 스택 상에 제4서브 칩들이 적층된 제4서브 칩 스택; 및
    상기 제3서브 칩 스택과 상기 제4서브 칩 스택 사이에 위치한 제2스페이서를 포함하는 반도체 패키지.
  21. 제20항에 있어서,
    상기 제2스페이서는
    상기 제1스페이서와 실질적으로 동일한 두께를 가지는 반도체 패키지.
  22. 제21항에 있어서,
    상기 제3서브 칩들 및 상기 제4서브 칩들은 상기 제2서브 칩들과 실질적으로 동일한 두께를 가지는 반도체 패키지.
  23. 제19항에 있어서,
    상기 제1서브 칩들은
    상기 제2서브 칩들, 상기 제3서브 칩들 및 상기 제4서브 칩들과 동일한 개수로 적층된 반도체 패키지.
  24. 제19항에 있어서,
    상기 제1칩 스택은
    상기 제2칩 스택의 제2돌출 모서리부와 일정 간격 이격되도록 배치된 반도체 패키지.
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