KR20170140988A - 반도체 패키지 - Google Patents

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KR20170140988A
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조영준
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Abstract

다양한 종류 및 크기를 가지는 반도체 칩이 적층되며, 신뢰성이 있는 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 패키지 기판, 및 패키지 기판 상의 제1 레이어에 위치하는 적어도 2개의 제1 서브 구조물, 제1 레이어 상의 제2 레이어에 위치하는 적어도 2개의 제2 서브 구조물, 및 제3 레이어에 위치되는 제3 서브 구조물을 포함하며, 적어도 2개의 제1 서브 구조물 중 하나는 제1 반도체 칩으로 이루어지고, 적어도 2개의 제2 서브 구조물 중 하나는 제1 반도체 칩과는 다른 크기의 제2 반도체 칩으로 이루어지고, 적어도 2개의 제1 서브 구조물 및 적어도 2개의 제2 서브 구조물 중 적어도 하나는 제1 서포터이고, 제3 서브 구조물은 패키지 기판의 주면에 대하여 수직 방향으로 적어도 2개의 제1 서브 구조물 및 적어도 2개의 제2 서브 구조물과 모두 중첩되며, 적어도 일부분이 적어도 2개의 제1 서브 구조물의 외측 및 적어도 2개의 제2 서브 구조물의 외측으로 돌출하여 오버행된다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩이 적층된 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 경량화 및 대용량화되고 있다. 이에 따라 복수의 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. 또한 반도체 패키지에 다양한 종류 및 크기를 가지는 반도체 칩을 적층시키는 반도체 패키지도 개발되고 있다.
본 발명의 기술적 과제는, 다양한 종류 및 크기를 가지는 반도체 칩이 적층되며, 신뢰성이 있는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는, 패키지 기판, 및 상기 패키지 기판 상의 제1 레이어에 위치하는 적어도 2개의 제1 서브 구조물, 상기 제1 레이어 상의 제2 레이어에 위치하는 적어도 2개의 제2 서브 구조물, 및 제3 레이어에 위치되는 제3 서브 구조물을 포함하며, 상기 적어도 2개의 제1 서브 구조물 중 하나는 제1 반도체 칩으로 이루어지고, 상기 적어도 2개의 제2 서브 구조물 중 하나는 상기 제1 반도체 칩과는 다른 크기의 제2 반도체 칩으로 이루어지고, 상기 적어도 2개의 제1 서브 구조물 및 상기 적어도 2개의 제2 서브 구조물 중 적어도 하나는 제1 서포터이고, 상기 제3 서브 구조물은 상기 패키지 기판의 주면에 대하여 수직 방향으로 상기 적어도 2개의 제1 서브 구조물 및 상기 적어도 2개의 제2 서브 구조물과 모두 중첩되며, 적어도 일부분이 상기 적어도 2개의 제1 서브 구조물의 외측 및 상기 적어도 2개의 제2 서브 구조물의 외측으로 돌출하여 오버행(overhang)된다.
상기 제3 서브 구조물은 적층된 복수의 제3 반도체 칩으로 이루어지며, 상기 적층된 복수의 제3 반도체 칩 중 최하단의 제3 반도체 칩의 적어도 하나의 측면은, 상기 적어도 2개의 제2 서브 구조물 중 하나의 일 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
상기 적어도 2개의 제2 서브 구조물 중 하나는 상기 제1 서포터이며, 상기 적층된 복수의 제3 반도체 칩 중 최하단의 제3 반도체 칩의 적어도 하나의 측면은, 상기 제1 서포터의 적어도 하나의 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
상기 적층된 복수의 제3 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어를 더 포함하며, 상기 제1 본딩 와이어 중 적어도 일부는 상기 제1 서포터의 측면과 정렬된 상기 제3 서브 구조물의 측면에 인접한 부분과 연결될 수 있다.
상기 적어도 2개의 제2 서브 구조물은 제2 서포터를 더 포함하고, 상기 최하단의 제3 반도체 칩의 일 측면은 상기 제1 서포터의 일 측면 및 상기 제2 서포터의 일 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
상기 제1 본딩 와이어 중 일부는 상기 제1 서포터의 측면과 정렬된 상기 제3 서브 구조물의 측면에 인접한 부분과 연결되고, 상기 제1 본딩 와이어 중 나머지는, 상기 제2 서포터의 측면과 정렬된 상기 제3 서브 구조물의 측면에 인접한 부분과 연결될 수 있다.
상기 적어도 2개의 제1 서브 구조물 중 하나의 일 측면은, 상기 제1 서포터의 측면과 정렬된 상기 제3 서브 구조물의 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
상기 제1 서포터는, 적어도 하나의 측면이 2개의 상기 제1 서브 구조물로부터 외측으로 돌출되도록, 2개의 상기 제1 서브 구조물 상에 걸쳐서 부착될 수 있다.
상기 제1 서포터는, 상기 제1 레이어 및 상기 제2 레이어에 걸쳐서 위치할 수 있다.
상기 적어도 2개의 제1 서브 구조물은 서로 이격되고, 상기 적어도 2개의 제2 서브 구조물은 서로 이격될 수 있다.
상기 적어도 2개의 제2 서브 구조물 중 적어도 하나는, 2개의 상기 제1 서브 구조물 상에 걸쳐서 부착될 수 있다.
상기 적어도 2개의 제1 서브 구조물은, 각각 적어도 2개의 적층된 상기 제1 반도체 칩으로 이루어질 수 있다.
상기 제2 반도체 칩은, 상기 적어도 2개의 제1 서브 구조물 중 하나의 제1 서브 구조물 상에 부착될 수 있다.
상기 제2 반도체 칩의 일 측면은, 상기 제2 반도체 칩이 부착된 상기 하나의 제1 서브 구조물의 일 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
상기 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제2 본딩 와이어를 더 포함하며, 상기 제2 본딩 와이어는 상기 하나의 제1 서브 구조물의 측면과 정렬된 상기 제2 반도체 칩의 측면에 인접한 부분과 연결될 수 있다.
상기 적어도 2개의 제2 서브 구조물는, 상기 적어도 2개의 제1 서브 구조물 중 상기 제2 반도체 칩이 부착되지 않은 다른 하나의 제1 서브 구조물 상에 부착되는 제2 서포터를 포함할 수 있다.
상기 패키지 기판 상에서 형성되어 상기 적어도 2개의 제1 서브 구조물, 상기 적어도 제2 서브 구조물, 및 상기 제3 서브 구조물을 덮는 몰딩층을 더 포함할 수 있다.
상기 몰딩층은, 상기 적어도 2개의 제1 서브 구조물 사이에 배치되는 제1 몰딩부 및 상기 적어도 2개의 제2 서브 구조물 사이에 배치되는 제2 몰딩부를 포함할 수 있다.
상기 제1 몰딩부와 상기 제2 몰딩부는 서로 연결될 수 있다.
상기 제1 몰딩부와 상기 제2 몰딩부 각각의 적어도 일부분은 서로 교차하는 형상으로 형성될 수 있다.
본 발명에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 서로 이격되도록 부착되며 각각 적어도 2개의 적층된 제1 반도체 칩으로 이루어지는 제1 서브 구조물 및 제2 서브 구조물, 상기 제1 서브 구조물 상에 부착되며 제2 반도체 칩으로 이루어지는 제3 서브 구조물, 상기 제1 서브 구조물 및 상기 제2 서브 구조물 상에 걸쳐서 상기 제3 서브 고주물과 이격되도록 부착되며 제1 서포터로 이루어지는 제4 서브 구조물, 및 상기 제3 서브 구조물 및 상기 제4 서브 구조물 상에 걸쳐서 부착되며 적층된 복수의 제3 반도체 칩으로 이루어지는 제5 서브 구조물을 포함하며, 상기 적층된 복수의 제3 반도체 칩 중 최하단의 제3 반도체 칩의 적어도 하나의 측면은, 상기 제1 서포터의 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬된다.
상기 제1 서브 구조물의 최상면과 제2 서브 구조물의 최상면은 상기 패키지 기판의 주면으로부터 동일 레벨의 평면에 위치할 수 있다.
상기 제3 서브 구조물의 최상면과 제4 서브 구조물의 최상면은 상기 패키지 기판의 주면으로부터 동일 레벨의 평면에 위치할 수 있다.
상기 제2 서브 구조물 상에 상기 제3 서브 고주물 및 상기 제4 서브 구조물과 이격되도록 부착되며, 제2 서포터로 이루어지는 제6 서브 구조물을 더 포함할 수 있다.
상기 제5 서브 구조물은, 상기 패키지 기판의 주면에 대하여 수직 방향으로 상기 제1 내지 제4 서브 구조물과 모두 중첩되며, 상기 제5 서브 구조물의 적어도 일부분은, 상기 제1 및 제2 서브 구조물의 외측 및 상기 제3 및 제4 서브 구조물의 외측으로 돌출하여 오버행될 수 있다.
상기 적층된 복수의 제3 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어를 더 포함하며, 상기 제1 본딩 와이어는 상기 제1 서포터의 측면과 정렬된 상기 최하단의 제3 반도체 칩의 측면에 인접한 부분과 연결될 수 있다.
상기 제1 서브 구조물 및 상기 제2 서브 구조물 각각은, 상기 패키지 기판 상에 제1 다이 접착 필름에 의하여 부착되는 제1 하부 반도체 칩 및 상기 제1 하부 반도체 칩 상에 상기 제1 다이 접착 필름보다 두꺼운 제2 다이 접착 필름에 의하여 부착되는 제1 상부 반도체 칩으로 이루어질 수 있다.
상기 제1 서브 구조물 및 상기 제2 서브 구조물 각각은, 상기 제1 하부 반도체 칩 및 상기 제1 상부 반도체 칩이 수직 방향으로 서로 정렬되도록 적층될 수 있다.
상기 제1 하부 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 하부 본딩 와이어 및 상기 제1 상부 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 상부 본딩 와이어를 더 포함하며, 상기 하부 본딩 와이어의 적어도 일부분은 상기 제2 다이 접착 필름 내에 매립될 수 있다.
상기 패키지 기판 상에서 형성되어 상기 제1 내지 제5 서브 구조물을 덮는 몰딩층을 더 포함하며, 상기 몰딩층은, 상기 제1 서브 구조물과 상기 제2 서브 구조물 사이에 배치되는 제1 몰딩부, 및 제3 서브 구조물과 상기 제4 서브 구조물 사이에 배치되며 상기 제1 몰딩부와 연결되는 제2 몰딩부를 포함할 수 있다.
본 발명에 따른 반도체 패키지는, 다양한 종류 및 크기를 가지는 반도체 칩이 적층되되, 하측의 반도체 칩이 상측의 반도체 칩을 지지하는 지지대의 기능을 하여, 다양한 종류의 반도체 칩이 안정적으로 적층되고 본딩 와이어를 연결하는 과정에서 반도체 칩에 손상이 생기는 것을 방지하여, 고신뢰성을 가지는 반도체 패키지를 제공할 수 있다.
도 1a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 1b 내지 도 1e는 도 1a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다.
도 1f는 본 발명의 일 실시 예에 따른 반도체 패키지가 가지는 몰딩 부재의 일부분의 형상을 나타내는 사시도이다.
도 2a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 2b 내지 도 2e는 도 2a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다.
도 3a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 3b 내지 도 3e는 도 3a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다.
도 4a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 4b 내지 도 4e는 도 4a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다.
도 5a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 5b 내지 도 5e는 도 5a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다.
도 6a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 6b 내지 도 6e는 도 6a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다.
도 7a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 7b 내지 도 7e는 도 7a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다.
도 8a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 8b는 도 8a의 반도체 패키지의 단면도이다.
도 9a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 9b는 도 9a의 반도체 패키지의 단면도이다.
도 10a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 10b는 도 10a의 반도체 패키지의 단면도이다.
도 11은 본 발명의 실시 예에 따른 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "부착되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 레이어(layer)란, 반도체 패키지가 가지는 패키지 기판의 주면 상에서 소정의 레벨 간격 사이에 구조물들이 배치되는 영역을 의미한다. 예를 들면, 패키지 기판의 주면으로부터 제1 레벨까지의 영역을 제1 레이어라고 하고, 상기 제1 레벨부터 상기 제1 레벨보다 큰 제2 레벨까지의 영역을 제2 레이어라고 하고, 상기 제2 레벨로부터 상기 제2 레벨보다 큰 제3 레벨까지의 영역을 제3 레이어라고 할 수 있다. 일부 실시 예에서는, 상기 제3 레이어 상에 제4 레이어 또는 그 이상의 레이어가 존재할 수 있다.
본 명세서에서 구조물이란, 하나의 반도체 칩, 동종이며 적층된 복수의 반도체 칩, 또는 서포터를 의미한다. 동종이며 적층된 복수의 반도체 칩은, 예를 들면 수직 방향으로 서로 정렬되도록 적층된 복수의 반도체 칩 또는 계단 구조를 가지며 적층된 복수의 반도체 칩일 수 있다. 일부 실시 예에서 동종이며 적층된 복수의 반도체 칩은, 고용량을 제공하기 위하여 적층된 복수의 메모리 반도체 칩일 수 있다. 본 명세서에서 구조물은, 반도체 칩 또는 서포터를 하부에 부착시키기 위한 다이 접착 필름을 더 포함할 수 있다.
또한 본 명세서에서는 하나의 레이어에 복수개의 구조물이 배치되는 경우, 하나의 레이어에 배치되는 각 구조물을 서브 구조물이라 호칭할 수 있으며, 서브 구조물들은 서로 이격되도록 배치된다.
반도체 패키지는, 각 레이어에 배치되는 독립적인 구조물들을 가질 수 있다. 예를 들면, 반도체 패키지는 패키지 기판의 주면 상의 제1 레이어에 위치하는 적어도 하나의 제1 구조물, 상기 제1 구조물 상에 배치되며 제2 레이어에 위치하는 적어도 하나의 제2 구조물, 및 상기 제2 구조물 상에 배치되며 제3 레이어에 위치하는 적어도 하나의 제3 구조물을 가질 수 있다. 이때, 상기 제1 레이어에 위치하는 적어도 하나의 상기 제1 구조물은 상기 제2 레이어에 위치하는 적어도 하나의 상기 제2 구조물을 지지할 수 있고, 상기 제2 레이어에 위치하는 적어도 하나의 상기 제2 구조물은 상기 제3 레이어에 위치하는 적어도 하나의 상기 제3 구조물을 지지할 수 있다.
일부 실시 예에서, 반도체 패키지는 적어도 하나의 상기 제1 구조물, 적어도 하나의 상기 제2 구조물, 적어도 하나의 상기 제3 구조물, 및 제1 레이어 및 제2 레이어에 걸쳐서 위치하는 적어도 하나의 확장 구조물을 가질 수 있으며, 상기 제2 레이어에 위치하는 적어도 하나의 상기 제2 구조물, 및 상기 제1 레이어와 상기 제2 레이어에 걸쳐서 위치하는 상기 확장 구조물은 상기 제3 레이어에 위치하는 상기 제3 구조물을 함께 지지될 수 있다.
동일한 레이어에 위치하되 해당 레이어 내에만 배치되는 구조물들의 최상면은 동일 레벨의 평면, 즉 해당 레이어의 최상 레벨의 평면에 위치할 수 있다. 예를 들면, 상기 제1 레이어에 위치하는 복수의 구조물들의 최상면은 상기 제1 레벨에 위치할 수 있고, 상기 제2 레이어에 위치하는 복수의 구조물들의 최상면은 상기 제2 레벨에 위치할 수 있다.
상기 확장 구조물과 같이 2개 이상의 레이어에 걸쳐서 위치하는 구조물의 최상면은, 최상측의 레이어의 최상 레벨의 평면에 위치할 수 있다. 예를 들면, 상기 제1 레이어와 상기 제2 레이어에 걸쳐서 위치하는 구조물의 최상면은 상기 제2 레벨에 위치할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 1b 내지 도 1e는 도 1a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다. 구체적으로 도 1b 내지 도 1e는 도 1a에 보인 반도체 패키지의 서로 다른 네 측면에 인접한 부분의 단면도이며, 일부 구성 요소의 전부 및/또는 일부분은 생략될 수 있다.
도 1a 내지 도 1e를 함께 참조하면, 반도체 패키지(1)는 패키지 기판(10) 및 패키지 기판(10) 상에 제1 레이어(L1), 제2 레이어(L2) 및 제3 레이어(L3)에 위치하도록 적층된 복수의 구조물(S1, S2, S3, S4, S5, S6)들을 포함한다.
// 이하 3문단은 US 2016-0093598 [0063]~[0066] 참고 //
패키지 기판(10)은 예를 들면, 인쇄회로기판, 세라믹 기판 또는 인터포저(interposer)일 수 있다. 패키지 기판(10)이 인쇄회로기판인 경우, 패키지 기판(10)은 기판 베이스(12), 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 하면 패드(14)를 포함할 수 있다. 상기 상면 패드 및 하면 패드(14)는 각각 기판 베이스(12)의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 기판 베이스(12)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(12)는 FR4, 사관능성 에폭시(Tetrafunctional epoxy), 폴레페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 상면 패드 및 하면 패드(14)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 기판 베이스(12) 내에는 상기 상면 패드와 하면 패드(14)를 전기적으로 연결되는 내부 배선(도시 생략)이 형성될 수 있다. 상기 상면 패드 및 하면 패드(14)는 기판 베이스(12)의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
패키지 기판(10)이 인터포저인 경우, 패키지 기판(10)은 반도체 물질로 이루어진 기판 베이스(12) 및 기판 베이스(12)의 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 하면 패드(14)를 포함할 수 있다. 기판 베이스(10)는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 또한 기판 베이스(12)의 상면, 하면 또는 내부에는 내부 배선(도시 생략)이 형성될 수 있다. 또한 기판 베이스(12)의 내부에는 상기 상면 패드와 하면 패드(14)를 전기적으로 연결하는 관통 비아(도시 생략)이 형성될 수 있다.
패키지 기판(10)의 하면 패드(14) 상에는 외부 연결 단자(16)가 부착될 수 있다. 외부 연결 단자(16)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(16)는 반도체 패키지(1)와 외부 장치 사이를 전기적으로 연결할 수 있다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1, S2)이 부착될 수 있다. 제1 구조물(S1, S2)은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)을 포함할 수 있다. 제1 서브 구조물(S1)과 제2 서브 구조물(S2)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 서브 구조물(S1) 및 제2 서브 구조물(S2)은 각각 적층된 복수의 제1 반도체 칩(110)로 이루어질 수 있다. 일부 실시 예에서, 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)은 각각 수직 방향으로 서로 정렬되도록 적층된 복수의 제1 반도체 칩(110)로 이루어질 수 있다.
도 1a 내지 도 1e에는, 제1 서브 구조물(S1)과 제2 서브 구조물(S2)이 각각 2개의 적층된 제1 반도체 칩(110)으로 이루어진 것 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)은 각각 1개의 제1 반도체 칩(110)으로 이루어지거나, 3개 이상의 적층된 제1 반도체 칩(110)으로 이루어질 수 있다.
// 이하 2문단은 US 2016-0093598 [0070]~[0071] 참고 //
제1 반도체 칩(110)을 이루는 반도체 기판은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 칩(110)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 제1 반도체 칩(110)을 이루는 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 반도체 칩(110)을 이루는 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 칩(110)을 이루는 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 제1 반도체 칩(110)을 이루는 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 칩(110)은 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 제1 반도체 칩(110)을 이루는 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 칩(110)을 이루는 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 반도체 칩(110) 각각은 상기 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)의 반대 방향을 향할 수 있다.
제1 서브 구조물(S1) 및 제2 서브 구조물(S2)을 이루는 제1 반도체 칩(110)들은 예를 들면, 동일한 종류의 메모리 반도체 칩일 수 있다. 일부 실시 예에서, 제1 반도체 칩(110)은 각각 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리 반도체 칩일 수 있으나, 이에 한정되지는 않는다. 일부 실시 예에서, 제1 반도체 칩(110)은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다.
복수의 제1 반도체 칩(110)은 각각 제1 본딩 와이어(112)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제1 반도체 칩(110)은 제1 다이 접착 필름(114)에 의하여 패키지 기판(10) 상에 부착되거나 제2 다이 접착 필름(116)에 의하여 다른 제1 반도체 칩(110) 상에 부착될 수 있다.
제2 다이 접착 필름(116)은 제1 다이 접착 필름(114)보다 두꺼울 수 있다. 복수의 제1 반도체 칩(110) 중 하측에 배치되는 제1 반도체 칩(110)과 패키지 기판(10) 사이를 전기적으로 연결하는 제1 본딩 와이어(112)의 일부분은 제2 다이 접착 필름(116) 내에 매립될 수 있다. 즉, 제1 다이 접착 필름(114)보다 두꺼운 제2 다이 접착 필름(116) 내에는 제1 본딩 와이어(112)의 일부분이 매립될 수 있다. 제1 다이 접착 필름(114) 내에는 제1 본딩 와이어(112)가 매립되지 않을 수 있다.
제1 레이어(L1)에 배치되는 제1 구조물(S1, S2), 즉 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 각각의 최상면은 패키지 기판(10)의 주면으로부터 동일 레벨의 평면에 위치할 수 있다. 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)는 동일한 두께를 가질 수 있다. 즉, 제1 서브 구조물(S1)을 이루는 제1 반도체 칩(110), 제1 다이 접착 필름(114) 및 제2 다이 접착 필름(116)의 적층된 두께와 제2 서브 구조물(S2)을 이루는 제1 반도체 칩(110), 제1 다이 접착 필름(114) 및 제2 다이 접착 필름(116)의 적층된 두께는 동일할 수 있다.
제1 구조물(S1, S2) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3, S4, S5)이 부착될 수 있다. 제2 구조물(S3, S4, S5)은 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5)을 포함할 수 있다. 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5)은 서로 이격되도록 제1 구조물(S1, S2) 상에 배치될 수 있다.
제3 서브 구조물(S3)은 제1 서브 구조물(S1) 상에 부착될 수 있다. 제3 구조물(S3)은 제1 서브 구조물(S1)로부터 외측으로 돌출되지 않도록 제1 서브 구조물(S1) 상에 부착될 수 있다. 제4 서브 구조물(S4)은 제2 서브 구조물(S2) 상에 부착될 수 있다. 제4 서브 구조물(S4)은 제2 서브 구조물(S2)로부터 외측으로 돌출되지 않도록 제2 서브 구조물(S2) 상에 부착될 수 있다.
제5 서브 구조물(S5)은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다. 제5 서브 구조물(S5)은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)로부터 외측으로 돌출되도록 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다. 따라서 제5 서브 구조물(S5)의 적어도 한 측면에 인접하는 부분은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)에 대하여 오버행(overhang)되도록 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다.
본 명세서에서 외측으로 돌출되어 오버행된다는 것은, 특별히 언급하지 않는 경우, 하나의 개별 서브 구조물에 대하여 외측으로 돌출되어 오버행된다는 것이 아니고, 해당 레이어에 있는 서브 구조물 전체에 대하여 외측으로 돌출되어 오버행된다는 것을 의미한다. 따라서 해당 레이어에 복수개의 서브 구조물이 있는 경우, 특별히 언급하지 않는 경우, 하나의 서브 구조물에 대하여 외측으로 돌출되어 복수개의 서브 구조물 사이에서 오버행되는 것을 의도하는 것은 아니다.
제1 레이어(L1)에 위치하는 제1 구조물(S1, S2)은 제2 레이어(L2)에 위치하는 제2 구조물(S3, S4, S5)들을 지지하는 지지대의 기능을 할 수 있다. 구체적으로, 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)은 각각 제3 서브 구조물(S3) 및 제4 서브 구조물(S4)을 지지하고, 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)은 제5 서브 구조물(S5)을 함께 지지할 수 있다.
제3 서브 구조물(S3)은 제2 반도체 칩(210)으로 이루어질 수 있다. 제2 반도체 칩(210)에 대한 구체적인 설명은 제1 반도체 칩(110)과 유사하므로, 자세한 설명은 생략하도록 한다. 제2 반도체 칩(210)은 후술한 복수의 제3 반도체 칩(310)을 위한 컨트롤러 반도체 칩일 수 있다. 제2 반도체 칩(210)은 호스트와 복수의 제3 반도체 칩(310) 사이에 인터페이스와 프로토콜을 제공할 수 있다. 제2 반도체 칩(210)은 제3 반도체 칩(310)과 호스트 사이의 인터페이스를 위하여 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI, 또는 PCIe(PCI Express)와 같은 표준 프토토콜을 제공할 수 있다. 또한 제2 반도체 칩(210)은 제3 반도체 칩(310)을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
제2 반도체 칩(210)은 제2 본딩 와이어(212)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제2 반도체 칩(210)은 제3 다이 접착 필름(214)에 의하여 제1 서브 구조물(S1), 즉 제1 반도체 칩(110) 상에 부착될 수 있다. 제2 반도체 칩(210)은 상기 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)의 반대 방향을 향할 수 있다.
제2 본딩 와이어(212)는 제2 반도체 칩(210)의 한 개의 측면 또는 두 개의 측면에 인접한 부분과 연결될 수 있다. 제2 본딩 와이어(212)가 연결되는 제2 반도체 칩(210)의 하나의 측면은 제1 서브 구조물(S1), 즉 제1 반도체 칩(110)의 하나의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
즉, 제3 서브 구조물(S3)과 제1 서브 구조물(S1) 각각의 하나의 측면은 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 제3 서브 구조물(S3)은 제1 서브 구조물(S1)로부터 외측으로 돌출되지 않을 수 있다.
제4 서브 구조물(S4)은 제1 서포터(710)로 이루어질 수 있다. 제1 서포터(710)는 예를 들면, 실리콘과 같은 반도체 기판 또는 세라믹으로 이루어질 수 있다. 제1 서포터(710)는 제4 다이 접착 필름(712)에 의하여 제2 서브 구조물(S2), 즉 제1 반도체 칩(110) 상에 부착될 수 있다.
제5 서브 구조물(S5)은 제2 서포터(720)로 이루어질 수 있다. 제2 서포터(720)는 예를 들면, 실리콘과 같은 반도체 기판 또는 세라믹으로 이루어질 수 있다. 제2 서포터(720)는 제5 다이 접착 필름(714)에 의하여 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다. 즉 제2 서포터(720)는 제5 다이 접착 필름(714)에 의하여 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 각각의 제1 반도체 칩(110) 상에 부착될 수 있다.
제5 다이 접착 필름(714)은 제3 다이 접착 필름(214) 및 제4 다이 접착 필름(712)보다 두꺼울 수 있다. 복수의 제1 반도체 칩(110) 중 상측에 배치되는 제1 반도체 칩(110)과 패키지 기판(10) 사이를 전기적으로 연결하는 제1 본딩 와이어(112)의 일부분은 제5 다이 접착 필름(714) 내에 매립될 수 있다. 제3 다이 접착 필름(214) 및 제4 다이 접착 필름(712) 내에는 제1 본딩 와이어(112)가 매립되지 않을 수 있다.
제5 다이 접착 필름(714)이 제3 다이 접착 필름(214) 및 제4 다이 접착 필름(712)보다 두꺼운 경우, 제2 반도체 칩(210) 및 제1 서포터(710)는 제2 서포터(720)보다 두꺼울 수 있다.
일부 실시 예에서, 제3 다이 접착 필름(214) 및 제4 다이 접착 필름(712)은 제5 다이 접착 필름(714)과 동일한 두께를 가질 수 있다. 이 경우, 제2 반도체 칩(210), 제1 서포터(710) 및 제2 서포터(720)는 동일한 두께를 가질 수 있다.
제2 레이어(L2)에 배치되는 제2 구조물(S3, S4, S5), 즉 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5) 각각의 최상면은 패키지 기판(10)의 주면으로부터 동일 레벨의 평면에 위치할 수 있다. 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5)은 동일한 두께를 가질 수 있다. 즉, 제3 서브 구조물(S3)을 이루는 제2 반도체 칩(210) 및 제3 다이 접착 필름(214)의 적층된 두께와, 제4 서브 구조물(S4)을 이루는 제1 서포터(710) 및 제4 다이 접착 필름(714)의 적층된 두께와, 제5 서브 구조물(S5)을 이루는 제2 서포터(720) 및 제5 다이 접착 필름(724)의 적층된 두께는 동일할 수 있다.
제2 구조물(S3, S4, S5) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S6)이 부착될 수 있다. 제3 구조물(S6)은 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5) 상에 걸쳐서 부착될 수 있다. 일부 실시 예에서 제3 레이어(L3)에 배치되는 제3 구조물(S6)은 하나의 서브 구조물만으로 이루어질 수 있다.
제3 구조물(S6)은 제3 서브 구조물(S3), 제4 서브 구조물(S4)로부터 외측으로 돌출되고, 제5 서브 구조물(S5)의 적어도 한 측면으로부터는 외측으로 돌출되지 않도록, 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5) 상에 걸쳐서 부착될 수 있다.
따라서 제3 구조물(S6)의 적어도 한 측면에 인접하는 부분은 제3 서브 구조물(S3) 및 제4 서브 구조물(S4)에 대하여 오버행(overhang)되도록 제3 서브 구조물(S3) 및 제4 서브 구조물(S4) 상에 걸쳐서 부착될 수 있다.
제2 레이어(L2)에 위치하는 제2 구조물(S3, S4, S5)은 제3 레이어(L3)에 위치하는 제3 구조물(S6)들을 지지하는 지지대의 기능을 할 수 있다. 구체적으로, 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5)은 제3 구조물(S6)을 함께 지지할 수 있다.
반도체 패키지(1)는 제1 레이어(L1)의 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)이 제2 레이어(L2)의 제3 서브 구조물(S3) 및 제4 서브 구조물(S4)에 대한 지지대의 기능을 하고, 제2 레이어(L2)의 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5)이 제3 레이어(L3)의 제5 구조물(S5)에 대한 지지대의 기능을 할 수 있다. 즉, 패키지 기판(10)과 제3 레이어(L3) 사이, 즉 제1 레이어(L1)와 제2 레이어(L2)에서는 항상 2개 이상의 서브 구조물이 상단의 구조물에 대하여 지지대의 기능을 수행할 수 있다.
제3 구조물(S6)은 제3 반도체 칩(310)으로 이루어질 수 있다. 제3 반도체 칩(310)에 대한 구체적인 설명은 제1 반도체 칩(110)과 유사하므로, 자세한 설명은 생략하도록 한다. 제3 반도체 칩(310)은 비휘발성 메모리 칩일 수 있다. 한다. 제3 반도체 칩(310)은 예를 들면, NAND 플래시 메모리, RRAM(Resistive Random Access Memory), MRAM(Magnetoresistive RAM), PRAM(Phase-change RAM) 또는 FRAM(Ferroelectric RAM)일 수 있다.
제3 구조물(S6)은 적층된 복수의 제3 반도체 칩(310)으로 이루어질 수 있다. 일부 실시 예에서, 제3 구조물(S6)은 계단 구조를 가지며 적층된 복수의 제3 반도체 칩(310)으로 이루어질 수 있으나, 이는 예시적이며 제3 구조물(S6)을 이루는 복수의 제3 반도체 칩(310)의 적층 형태는 이에 한정되지 않는다. 도 1a 내지 도 1e에는, 제3 구조물(S6)이 4개의 적층된 제3 반도체 칩(310)으로 이루어진 것 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제3 구조물(S6)은 1개의 제3 반도체 칩(310)으로 이루어지거나, 2개, 3개 또는 5개 이상의 적층된 제3 반도체 칩(310)으로 이루어질 수 있다.
복수의 제3 반도체 칩(310)은 각각 제3 본딩 와이어(312)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제3 반도체 칩(310)은 제6 다이 접착 필름(314) 또는 제7 다이 접착 필름(316)에 의하여 제2 구조물(S3, S4, S5) 상에 부착되거나, 다른 제3 반도체 칩(310) 상에 부착될 수 있다. 복수의 제3 반도체 칩(310) 각각은 상기 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)의 반대 방향을 향할 수 있다.
제6 다이 접착 필름(314)은 제7 다이 접착 필름(316)보다 두꺼울 수 있다. 제2 본딩 와이어(212)의 일부분 또는 제3 본딩 와이어(312)의 일부분은 제6 다이 접착 필름(314) 내에 매립될 수 있다. 제7 다이 접착 필름(316) 내에는 제2 본딩 와이어(212) 및 제3 본딩 와이어(312)가 매립되지 않을 수 있다.
즉, 복수의 제3 반도체 칩(310)을 하측에 부착하기 위한 다이 접착 필름 중 제2 본딩 와이어(212)의 일부분 또는 제3 본딩 와이어(312)의 일부분이 매립되는 것에는 상대적으로 두꺼운 제6 다이 접착 필름(314)을 사용하고, 제2 본딩 와이어(212) 및 제3 본딩 와이어(312)가 매립되지 않는 것에는 상대적으로 얇은 제7 다이 접착 필름(316)을 사용하여, 반도체 패키지(1)의 두께를 감소시킬 수 있다.
제3 본딩 와이어(312)는 제3 반도체 칩(310)의 적어도 한 개의 측면에 인접한 부분과 연결될 수 있다. 최하단의 제3 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제5 서브 구조물(S5), 즉 제2 서포터(720)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제3 구조물(S6)의 적어도 한 개의 측면은 제5 서브 구조물(S5)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
복수의 제3 반도체 칩(310) 각각의 제3 본딩 와이어(312)가 연결되는 측면은 동일 방향의 측면일 수 있다. 복수의 제3 반도체 칩(310)이 계단 구조를 가지며 적층된 경우, 복수의 제3 반도체 칩(310) 각각의 제3 본딩 와이어(312)가 연결되는 측면은 제5 서브 구조물(S5), 즉 제2 서포터(720)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되거나, 제2 서포터(720)의 측면으로부터 내측으로 쉬프트될 수 있다. 따라서 복수의 제3 반도체 칩(310) 각각의 제3 본딩 와이어(312)가 연결되는 측면은 모두 제2 서포터(720)의 측면으로부터 외측으로 돌출되지 않을 수 있다.
제3 구조물(S6)을 이루는 제3 반도체 칩(310)의 면적은 제1 반도체 칩(110), 제2 반도체 칩(210), 제1 서포터(710) 및 제2 서포터(720) 각각의 면적보다 클 수 있다. 또한 제1 구조물(S1, S2)가 제1 서브 구조물(S1)와 제2 서브 구조물(S2)로 이루어지는 경우, 제3 구조물(S6)을 이루는 제3 반도체 칩(310)의 면적은 제1 반도체 칩(110)의 면적의 2배보다 클 수 있고, 제2 구조물(S3, S4, S5)가 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5)로 이루어지는 경우, 제3 구조물(S6)을 이루는 제3 반도체 칩(310)의 면적은 제2 반도체 칩(110), 제1 서포터(710) 및 제2 서포터(720) 각각의 면적의 합보다 클 수 있다.
제3 구조물(S6)은 제1 레이어(L1)의 제1 구조물(S1, S2)이 배치되기 위한 면적보다 더 큰 면적을 가질 수 있다. 또한 제3 구조물(S6)은 제2 레이어(L1)의 제2 구조물(S3, S4, S5)이 배치되기 위한 면적보다 더 큰 면적을 가질 수 있다. 여기에서, 구조물이 배치되기 위한 면적이란, 구조물이 포함하는 서브 구조물들의 면적와 각 서브 구조물들이 이격되기 위하여 필요한 이들 사이 공간의 면적을 합한 면적을 의미한다.
제3 구조물(S6)은 제1 구조물(S1, S2)의 상면과 모두 수직 방향으로 중첩될 수 있다. 또한 제3 구조물(S6)은 제2 구조물(S3, S4, S5)의 상면과 모두 수직 방향으로 중첩될 수 있다. 즉, 제3 구조물(S6)은 제1 구조물(S1, S2) 및 제2 구조물(S3, S4, S5)의 상면 상을 모두 덮을 수 있다.
패키지 기판(10) 상에는 제1 내지 제3 구조물(S1, S2, S3, S4, S5, S6)을 덮는 몰딩층(900)이 형성될 수 있다. 몰딩층(900)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
몰딩층(900)은, 제1 레이어(L1)에서 제1 구조물(S1, S2) 내부의 공간, 즉 제1 서브 구조물(S1)과 제2 서브 구조물(S2) 사이의 이격된 공간을 채우는 제1 몰딩부(910) 및 제2 레이어(L2)에서 제2 구조물(S3, S4, S5) 내부의 공간, 즉 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5) 사이의 이격된 공간을 채우는 제2 몰딩부(920)를 포함할 수 있다.
도 1f는 본 발명의 일 실시 예에 따른 반도체 패키지가 가지는 몰딩 부재의 일부분의 형상을 나타내는 사시도이다. 도 1f는 도 1b 내지 도 1e에서 도시한 몰딩층(900)의 제1 몰딩부(910) 및 제2 몰딩부(920)의 형상을 나타내는 사시도이다.
도 1f를 도 1a 내지 도 1e와 함께 참조하면, 제1 레이어(L1)에서 제1 서브 구조물(S1)와 제2 서브 구조물(S2) 사이에는 제1 몰딩부(910)가 형성되고, 제2 레이어(L2)에서 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5) 사이에는 제2 몰딩부(920)가 형성된다.
제1 몰딩부(910)와 제2 몰딩부(920)가 형성되는 공간은, 몰딩층(900)이 형성되는 과정에서, 몰딩층(900)을 이루는 물질이 유입되는 통로가 될 수 있다. 따라서, 제1 레이어(L1)와 제2 레이어(L2) 각각에 복수의 서브 구조물, 즉 제1 및 제2 서브 구조물(S1, S2)와 제3 내지 제5 서브 구조물(S3, S4, S5)가 배치되어도, 몰딩층(900)을 이루는 물질이 각각 사이의 공간에 원활하게 유입될 수 있어, 몰딩층(900)이 보이드가 발생하는 것을 방지할 수 있어, 신뢰성이 있는 반도체 패키지(1)를 제공할 수 있다. 또한 제1 몰딩부(910)가 형성되는 공간과 제2 몰딩부(920)가 형성되는 공간은 서로 연통될 수 있다. 즉, 제1 몰딩부(910)와 제2 몰딩부(920)는 서로 연결될 수 있다.
제2 몰딩부(920)는 제3 및 제4 서브 구조물(S3, S4)와 제5 서브 구조물(S5) 사이의 공간을 채우는 제1 부분(922)과 제3 서브 구조물(S3)와 제4 서브 구조물(S4) 사이의 공간을 채우는 제2 부분(924)으로 이루어질 수 있다. 제1 부분(922)은 제1 몰딩부(910)와 서로 교차하는 형상으로 형성될 수 있다. 제2 부분(924)은 제1 몰딩부(910)의 일부분과 중첩되는 형상으로 형성될 수 있다.
본 발명에 따른 반도체 패키지는 작은 폼 팩터(form factor)를 가지면서 다양한 크기를 가지는 다양한 종류의 반도체 칩을 포함할 수 있다.
또한 하측 레이어에 위치하는 구조물이 상측 레이어에 위치하는 구조물을 지지하도록 하여, 다양한 크기를 가지는 다양한 종류의 반도체 칩이 안정적으로 적층된 반도체 패키지를 제공할 수 있다.
반도체 칩에서 본딩 와이어가 연결되는 부분이 단독으로 돌출되는 것을 최소화도록 하측 레이어의 구조물이 지지하도록 하여, 본딩 와이어를 연결하는 과정에서 반도체 칩에 손상이 생기는 것을 방지하여, 고신뢰성을 가지는 반도체 패키지를 제공할 수 있다.
도 2a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 2b 내지 도 2e는 도 2a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다. 도 2a 내지 도 2e에 대한 설명 중 도 1a 내지 도 1f에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 2a 내지 도 2e를 함께 참조하면, 반도체 패키지(1a)는 패키지 기판(10) 및 패키지 기판(10) 상에 제1 레이어(L1), 제2 레이어(L2) 및 제3 레이어(L3)에 위치하도록 적층된 복수의 구조물(S1, S2, S3, S4, S5a, S6)들을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1, S2)이 부착될 수 있다. 제1 구조물(S1, S2)은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)을 포함할 수 있다. 제1 서브 구조물(S1)과 제2 서브 구조물(S2)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1, S2) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3, S4, S5a)이 부착될 수 있다. 제2 구조물(S3, S4, S5a)은 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5a)을 포함할 수 있다. 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5a)은 서로 이격되도록 제1 구조물(S1, S2) 상에 배치될 수 있다.
제3 서브 구조물(S3)은 제1 서브 구조물(S1) 상에 부착될 수 있다. 제4 서브 구조물(S4)은 제2 서브 구조물(S2) 상에 부착될 수 있다.
제5 서브 구조물(S5a)은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다. 제5 서브 구조물(S5a)은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)로부터 외측으로 돌출되도록 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다.
제5 서브 구조물(S5a)의 적어도 두 측면에 인접하는 부분은 제1 서브 구조물(S1) 및 제2 서브 구조물(S2)에 대하여 오버행(overhang)되도록 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다.
제5 서브 구조물(S5a)은 제2 서포터(720a)로 이루어질 수 있다. 제2 서포터(720a)는 예를 들면, 실리콘과 같은 반도체 기판 또는 세라믹으로 이루어질 수 있다. 제2 서포터(720a)는 제5 다이 접착 필름(714a)에 의하여 제1 서브 구조물(S1) 및 제2 서브 구조물(S2) 상에 걸쳐서 부착될 수 있다.
복수의 제1 반도체 칩(110) 중 상측에 배치되는 제1 반도체 칩(110)과 패키지 기판(10) 사이를 전기적으로 연결하는 제1 본딩 와이어(112)는 제5 다이 접착 필름(714a) 내에 매립되지 않을 수 있다. 따라서, 도 2b 내지 도 2e에 보인 제5 다이 접착 필름(714a)의 두께는 도 1b 내지 도 1e에 보인 제5 다이 접착 필름(714)의 두께보다 얇을 수 있다. 제5 다이 접착 필름(714a)은 제3 다이 접착 필름(214) 및 제4 다이 접착 필름(712)과 동일한 두께를 가질 수 있다.
제2 구조물(S3, S4, S5a) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S6)이 부착될 수 있다. 제3 구조물(S6)은 제3 서브 구조물(S3), 제4 서브 구조물(S4) 및 제5 서브 구조물(S5a) 상에 걸쳐서 부착될 수 있다.
제3 본딩 와이어(312)는 제3 반도체 칩(310)의 적어도 한 개의 측면에 인접한 부분과 연결될 수 있다. 최하단의 제3 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제5 서브 구조물(S5a), 즉 제2 서포터(720a)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 최하단의 제3 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제2 서브 구조물(S2)의 제1 반도체 칩(110)의 측면과도 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
도 3a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 3b 내지 도 3e는 도 3a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다. 도 3a 내지 도 3e에 대한 설명 중 도 1a 내지 도 2e에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 3a 내지 도 3e를 함께 참조하면, 반도체 패키지(2)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1a, S2a, S3a, S4a, ES)들을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1a, S2a)이 부착될 수 있다. 제1 구조물(S1a, S2a)은 제1 서브 구조물(S1a) 및 제2 서브 구조물(S2a)을 포함할 수 있다. 제1 서브 구조물(S1a)과 제2 서브 구조물(S2a)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1a, S2a) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3a)이 부착될 수 있다. 제2 구조물(S3a)은 제3 서브 구조물(S3a)이라 호칭할 수 있다. 제3 서브 구조물(S3a)은 제1 서브 구조물(S1a) 및 제2 서브 구조물(S2a) 상에 걸쳐서 부착될 수 있다.
제1 서브 구조물(S1a)은 제2 반도체 칩(210)으로 이루어질 수 있다. 제2 서브 구조물(S2a)은 제1 서포터(730)로 이루어질 수 있다. 제3 서브 구조물(S3a)은 제1 반도체 칩(100)으로 이루어질 수 있다. 제2 반도체 칩(210)은 제2 본딩 와이어(212)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제2 반도체 칩(210)은 제1 다이 접착 필름(214)에 의하여 패키지 기판(10) 상에 부착될 수 있다. 제1 서포터(730)는 제2 다이 접착 필름(732)에 의하여 패키지 기판(10) 상에 부착될 수 있다.
제1 반도체 칩(100), 제2 반도체 칩(210) 및 제1 서포터(730)는 도 1a 내지 도 2e에서 설명한 제1 반도체 칩(110), 제2 반도체 칩(210) 및 제1 서포터(710)와 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
제1 반도체 칩(100)은 제1 본딩 와이어(102)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제1 반도체 칩(100)은 제3 다이 접착 필름(104)에 의하여 제2 반도체 칩(210) 및 제1 서포터(730) 상에 걸쳐서 부착될 수 있다.
제3 다이 접착 필름(104)은 제1 다이 접착 필름(214) 및 제2 다이 접착 필름(732)보다 두꺼울 수 있다. 제2 본딩 와이어(212)의 일부분은 제3 다이 접착 필름(104) 내에 매립될 수 있다. 제2 본딩 와이어(212)는 제2 반도체 칩(210)의 한 개의 측면 또는 두 개의 측면에 인접한 부분과 연결될 수 있다. 제2 본딩 와이어(212)는 모두 제1 반도체 칩(100)의 하측에 중첩되도록 형성될 수 있다.
제1 본딩 와이어(102)는 제1 반도체 칩(100)의 한 개의 측면 또는 두 개의 측면에 인접한 부분과 연결될 수 있다. 제1 본딩 와이어(102)가 연결되는 제1 반도체 칩(100)의 측면은 제1 서포터(730)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제2 구조물(S3a)의 적어도 한 개의 측면은 제2 서브 구조물(S2a)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제2 본딩 와이어(212)가 연결되지 않은 제2 반도체 칩(210)의 측면 중 하나는 제1 본딩 와이어(102)가 연결되지 않은 제1 반도체 칩(100)의 측면 중 하나와 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제2 구조물(S3a)의 적어도 한 개의 측면은 제1 서브 구조물(S1a)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제1 본딩 와이어(102)가 연결되지 않은 제1 반도체 칩(100)의 다른 측면은 제2 서브 구조물(S2a)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제1 반도체 칩(100)에 제1 본딩 와이어(102)를 연결하는 과정에서, 제1 서포터(730)가 위치하는 부분에서는 제1 서포터(730)가 지지대의 기능을 수행하고, 제1 서포터(730)가 위치하지 않는 부분에서는 인접한 제2 반도체 칩(210)에 의하여 간접적인 지지가 가능하여, 제1 반도체 칩(100)에 손상이 생기는 것을 방지할 수 있다.
패키지 기판(10) 상에는 제1 레이어(L1) 및 제2 레이어(L2)에 걸쳐서 위치하는 확장 구조물(ES)이 부착될 수 있다. 확장 구조물(ES) 중 제2 레이어(L2)에 위치하는 부분은, 제2 레이어(L2)에서 제3 서브 구조물(S3a)과 이격되어 배치되는 별도의 서브 구조물의 기능을 수행할 수 있다. 확장 구조물(ES)은 제2 서포터(740)로 이루어질 수 있다. 제2 서포터(740)는 제4 다이 접착 필름(744)에 의하여 패키지 기판(10) 상에 부착될 수 있다.
제2 레이어(L2)에 배치되는 제3 서브 구조물(S3a)의 최상면, 즉 제1 반도체 칩(100)의 최상면과 제1 레이어(L1) 및 제2 레이어(L2)에 걸쳐서 배치되는 확장 구조물(ES)의 최상면, 즉 제2 서포터(740)의 최상면은 패키지 기판(10)의 주면으로부터 동일 레벨의 평면에 위치할 수 있다.
도 3b 내지 도 3e에는 제4 다이 접착 필름(744)이 제1 다이 접착 필름(214) 및 제2 다이 접착 필름(734)이 동일한 두께로 도시되었으나, 이에 한정되지 않는다. 제2 서포터(740)는 제2 반도체 칩(210) 및 제1 서포터(730)보다 큰 두께를 가지므로, 선택적으로 제4 다이 접착 필름(744)의 두께를 더 두껍게 하고, 제2 서포터(740)의 두께를 그만큼 얇게 형성하는 것 또한 가능하다.
제3 서브 구조물(S3a) 및 확장 구조물(ES) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S4a)이 부착될 수 있다. 제3 구조물(S4a)은 제3 서브 구조물(S3a) 및 확장 구조물(ES) 상에 걸쳐서 부착될 수 있다. 일부 실시 예에서 제3 레이어(L3)에 배치되는 제3 구조물(S4a)은 하나의 서브 구조물만으로 이루어질 수 있다.
반도체 패키지(2)는 제1 레이어(L1)의 제1 서브 구조물(S1a) 및 제2 서브 구조물(S2a)이 제2 레이어(L2)의 제3 서브 구조물(S3a)에 대한 지지대의 기능을 하고, 제1 레이어(L1) 및 제2 레이어(L2)에 걸쳐서 위치하는 확장 구조물(ES) 및 제2 레이어(L2)의 제3 서브 구조물(S3a)이 제3 레이어(L3)의 제4 구조물(S4a)에 대한 지지대의 기능을 할 수 있다. 즉, 패키지 기판(10)과 제3 레이어(L3) 사이, 즉 제1 레이어(L1)와 제2 레이어(L2)에서는 항상 2개 이상의 서브 구조물이 상단의 구조물에 대하여 지지대의 기능을 수행할 수 있다.
제3 구조물(S4a)은 적층된 복수의 제3 반도체 칩(310)으로 이루어질 수 있다. 복수의 제3 반도체 칩(310)은 각각 제3 본딩 와이어(312)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제3 반도체 칩(310)은 제5 다이 접착 필름(314) 또는 제6 다이 접착 필름(316)에 의하여 제3 서브 구조물(S3a) 및 확장 구조물(ES) 상에 부착되거나, 다른 제3 반도체 칩(310) 상에 부착될 수 있다.
제3 본딩 와이어(312)는 제3 반도체 칩(310)의 적어도 한 개의 측면에 인접한 부분과 연결될 수 있다. 최하단의 제3 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제2 서포터(740)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제3 구조물(S4a)의 적어도 하나의 측면은 확장 구조물(ES)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제3 구조물(S4a)은 제1 구조물(S1a, S2a), 제2 구조물(S3a) 및 확장 구조물(ES)의 상면과 모두 수직 방향으로 중첩될 수 있다. 즉, 제3 구조물(S4a)은 제1 구조물(S1a, S2a), 제2 구조물(S3a) 및 확장 구조물(ES)의 상면 상을 모두 덮을 수 있다.
패키지 기판(10) 상에는 제1 내지 제3 구조물(S1a, S2a, S3a, S4a) 및 확장 구조물(ES)을 덮는 몰딩층(900)이 형성될 수 있다.
몰딩층(900)은, 제1 레이어(L1)에서 제1 구조물(S1a, S2a) 내부의 공간, 즉 제1 서브 구조물(S1a)과 제2 서브 구조물(S2a) 사이의 이격된 공간을 채우는 제1 몰딩부(910)와 제1 및 제2 레이어(L1, L2)에 걸쳐서 제1 구조물(S1a, S2a) 및 제2 구조물(S3a)과 확장 구조물(ES) 사이의 이격된 공간을 채우는 제2 몰딩부(930)를 포함할 수 있다. 제1 몰딩부(910)와 제2 몰딩부(930)가 형성되는 공간은, 몰딩층(900)이 형성되는 과정에서, 몰딩층(900)을 이루는 물질이 유입되는 통로가 될 수 있다.
도 4a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 4b 내지 도 4e는 도 4a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다. 도 4a 내지 도 4e에 대한 설명 중 도 3a 내지 도 3e에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 4a 내지 도 4e를 함께 참조하면, 반도체 패키지(2a)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1a, S2a, S3a, S4a, ES)들을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1a, S2a)이 부착될 수 있다. 제1 구조물(S1a, S2a)은 제1 서브 구조물(S1a) 및 제2 서브 구조물(S2a)을 포함할 수 있다. 제1 서브 구조물(S1a)과 제2 서브 구조물(S2a)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1a, S2a) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3a)이 부착될 수 있다. 제2 구조물(S3a)은 제3 서브 구조물(S3a)이라 호칭할 수 있다. 제3 서브 구조물(S3a)은 제1 서브 구조물(S1a) 및 제2 서브 구조물(S2a) 상에 걸쳐서 부착될 수 있다.
제1 서브 구조물(S1a)은 제2 반도체 칩(220)으로 이루어질 수 있다. 제2 서브 구조물(S2a)은 제1 서포터(730)로 이루어질 수 있다. 제3 서브 구조물(S3a)은 제1 반도체 칩(100)으로 이루어질 수 있다.
제2 반도체 칩(220)은 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)을 향할 수 있다. 제2 반도체 칩(220)은 연결 범프(222)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다. 따라서 제3 다이 접착 필름(104)은 도 3b 내지 도 3e에 보인 것보다 얇은 두께를 가질 수 있다. 일부 실시 예에서, 제2 반도체 칩(220)과 패키지 기판(10) 사이에는 연결 범프(222)를 감싸는 언더필 물질층(224)이 형성될 수 있다. 일부 실시 예에서, 언더필 물질층(224)은 MUF(Molded Under-Fill) 방식으로 형성된 몰드층(900)의 일부분일 수 있다.
반도체 패키지(2a)의 나머지 구성은 도 3a 내지 도 3e에서 설명한 반도체 패키지(2)와 유사한 바, 자세한 설명은 생략하도록 한다.
도 5a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 5b 내지 도 5e는 도 5a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다. 도 5a 내지 도 5e에 대한 설명 중 도 1a 내지 도 4e에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 5a 내지 도 5e를 함께 참조하면, 반도체 패키지(3)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1b, S2b, S3b, S4b, S5b, ES)들을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1b, S2b)이 부착될 수 있다. 제1 구조물(S1b, S2b)은 제1 서브 구조물(S1b) 및 제2 서브 구조물(S2b)을 포함할 수 있다. 제1 서브 구조물(S1b)과 제2 서브 구조물(S2b)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1b, S2b) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3b, S4b)이 부착될 수 있다. 제2 구조물(S3b, S3b)은 제3 서브 구조물(S3b) 및 제4 서브 구조물(S4b)을 포함할 수 있다. 제3 서브 구조물(S3b)은 제1 서브 구조물(S1b) 및 제2 서브 구조물(S2b) 상에 걸쳐서 부착될 수 있다. 제4 서브 구조물(S3b)은 제1 서브 구조물(S1b) 상에 부착될 수 있다.
제1 서브 구조물(S1b) 및 제3 서브 구조물(S3b)은 각각 제1 하부 반도체 칩(110a) 및 제1 상부 반도체 칩(120a)으로 이루어질 수 있다. 제2 서브 구조물(S2b)은 제1 서포터(730)로 이루어질 수 있다. 제4 서브 구조물(S4b)은 제2 반도체 칩(210)으로 이루어질 수 있다.
제1 하부 반도체 칩(110a) 및 제1 상부 반도체 칩(120a)은 도 1a 내지 도 2e에서 설명한 제1 반도체 칩(110)과 대체로 유사하고, 제2 반도체 칩(210) 및 제1 서포터(730)는 도 1a 내지 도 2e에서 설명한 제2 반도체 칩(210) 및 제1 서포터(710)와 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
제1 하부 반도체 칩(110a)은 제1 하부 본딩 와이어(112a)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제1 하부 반도체 칩(110a)은 제1 다이 접착 필름(114a)에 의하여 패키지 기판(10) 상에 부착될 수 있다.
제1 서포터(730)는 제2 다이 접착 필름(734)에 의하여 패키지 기판(10) 상에 부착될 수 있다.
제1 상부 반도체 칩(120a)은 제1 상부 본딩 와이어(122a)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제1 상부 반도체 칩(120a)은 제3 다이 접착 필름(124a)에 의하여 제1 하부 반도체 칩(100a) 및 제1 서포터(730) 상에 걸쳐서 부착될 수 있다.
제2 반도체 칩(210)은 제2 본딩 와이어(212)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다. 제2 반도체 칩(210)은 제4 다이 접착 필름(214)에 의하여 제1 하부 반도체 칩(100a) 상에 부착될 수 있다.
제3 다이 접착 필름(124a) 및 제4 다이 접착 필름(214)은, 제1 다이 접착 필름(114a) 및 제2 다이 접착 필름(734)보다 두꺼울 수 있다. 제1 하부 본딩 와이어(112a)의 일부분 및 다른 일부분은, 각각 제3 다이 접착 필름(124a) 및 제4 다이 접착 필름(214) 내에 매립될 수 있다.
제1 상부 본딩 와이어(122a)가 연결되는 제1 상부 반도체 칩(120a)의 측면은 제1 서포터(730)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제3 서브 구조물(S3b)의 적어도 한 개의 측면은 제2 서브 구조물(S2b)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제2 본딩 와이어(212)가 연결되는 제2 반도체 칩(210)의 측면은 제1 하부 반도체 칩(110a)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제4 서브 구조물(S4b)의 적어도 한 개의 측면은 제1 서브 구조물(S1b)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
패키지 기판(10) 상에는 제1 레이어(L1) 및 제2 레이어(L2)에 걸쳐서 위치하는 확장 구조물(ES)이 부착될 수 있다. 확장 구조물(ES)은 제2 서포터(740)로 이루어질 수 있다. 제2 서포터(740)는 제5 다이 접착 필름(744)에 의하여 패키지 기판(10) 상에 부착될 수 있다.
제3 서브 구조물(S3b), 제4 서브 구조물(S4b) 및 확장 구조물(ES) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S5b)이 부착될 수 있다. 제3 구조물(S5b)은 제3 서브 구조물(S3b), 제4 서브 구조물(S4b) 및 확장 구조물(ES) 상에 걸쳐서 부착될 수 있다. 일부 실시 예에서 제3 레이어(L3)에 배치되는 제3 구조물(S5b)은 하나의 서브 구조물만으로 이루어질 수 있다.
제3 구조물(S5b)은 적층된 복수의 제3 반도체 칩(310)으로 이루어질 수 있다. 복수의 제3 반도체 칩(310)은 각각 제3 본딩 와이어(312)를 통하여, 패키지 기판(10)과 전기적으로 연결될 수 있다. 제3 반도체 칩(310)은 제6 다이 접착 필름(314) 또는 제7 다이 접착 필름(316)에 의하여 제3 서브 구조물(S3b), 제4 서브 구조물(S4b) 및 확장 구조물(ES) 상에 부착되거나, 다른 제3 반도체 칩(310) 상에 부착될 수 있다.
최하단의 제3 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제2 서포터(740)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제3 구조물(S5b)의 적어도 하나의 측면은 확장 구조물(ES)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제3 구조물(S5b)은 제1 구조물(S1b, S2b), 제2 구조물(S3b, S4b) 및 확장 구조물(ES)의 상면과 모두 수직 방향으로 중첩될 수 있다. 즉, 제3 구조물(S5b)은 제1 구조물(S1b, S2b), 제2 구조물(S3b, S4b) 및 확장 구조물(ES)의 상면 상을 모두 덮을 수 있다.
패키지 기판(10) 상에는 제1 내지 제3 구조물(S1b, S2b, S3b, S4b, S5b) 및 확장 구조물(ES)을 덮는 몰딩층(900)이 형성될 수 있다.
몰딩층(900)은, 제1 레이어(L1)에서 제1 구조물(S1b, S2b) 내부의 공간, 즉 제1 서브 구조물(S1b)과 제2 서브 구조물(S2b) 사이의 이격된 공간을 채우는 제1 몰딩부(910), 제2 레이어(L2)에서 제2 구조물(S3b, S4b) 내부의 공간, 즉 제3 서브 구조물(S3b)과 제4 서브 구조물(S4b) 사이의 이격된 공간을 채우는 제2 몰딩부(920), 제1 및 제2 레이어(L1, L2)에 걸쳐서 제1 구조물(S1b, S2b) 및 제2 구조물(S3b, S4b)과 확장 구조물(ES) 사이의 이격된 공간, 즉 제2 서브 구조물(S2b) 및 제3 서브 구조물(S3b)과 확장 구조물(ES) 사이의 이격된 공간을 채우는 제3 몰딩부(930)를 포함할 수 있다. 제1 몰딩부(910), 제2 몰딩부(92) 및 제3 몰딩부(930)가 형성되는 공간은, 몰딩층(900)이 형성되는 과정에서, 몰딩층(900)을 이루는 물질이 유입되는 통로가 될 수 있다.
도 6a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 6b 내지 도 6e는 도 6a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다. 도 6a 내지 도 6e에 대한 설명 중 도 5a 내지 도 5e에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 6a 내지 도 6e를 함께 참조하면, 반도체 패키지(4)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1c, S2c, S3c, S4c, S5c, ES)들을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1c, S2c)이 부착될 수 있다. 제1 구조물(S1c, S2c)은 제1 서브 구조물(S1c) 및 제2 서브 구조물(S2c)을 포함할 수 있다. 제1 서브 구조물(S1c)과 제2 서브 구조물(S2c)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1c, S2c) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3c, S4c)이 부착될 수 있다. 제2 구조물(S3c, S3c)은 제3 서브 구조물(S3c) 및 제4 서브 구조물(S4c)을 포함할 수 있다. 제3 서브 구조물(S3c)은 제1 서브 구조물(S1c) 및 제2 서브 구조물(S2c) 상에 걸쳐서 부착될 수 있다. 제4 서브 구조물(S3c)은 제1 서브 구조물(S1c) 상에 부착될 수 있다. 패키지 기판(10) 상에는 제1 레이어(L1) 및 제2 레이어(L2)에 걸쳐서 위치하는 확장 구조물(ES)이 부착될 수 있다. 제3 서브 구조물(S3c), 제4 서브 구조물(S4c) 및 확장 구조물(ES) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S5c)이 부착될 수 있다.
제1 서브 구조물(S1c) 및 제3 서브 구조물(S3c)은 각각 제1 하부 반도체 칩(110a) 및 제1 상부 반도체 칩(120a)으로 이루어질 수 있다. 제2 서브 구조물(S2c)은 제2 반도체 칩(210)로 이루어질 수 있다. 제4 서브 구조물(S4c)은 제1 서포터(730)로 이루어질 수 있다. 확장 구조물(ES)은 제2 서포터(740)로 이루어질 수 있다. 제3 구조물(S5c)은 적층된 복수의 제3 반도체 칩(310)으로 이루어질 수 있다.
도 6a 내지 도 6e에 보인 반도체 패키지(4)는, 도 5a 내지 도 5e에 보인 반도체 패키지(3)가 제2 서브 구조물(S2b)이 제1 서포터(730)로 이루어지고, 제4 서브 구조물(S4b)이 제2 반도체 칩(210)으로 이루어지는 것과 달리, 제2 서브 구조물(S2c)이 제2 반도체 칩(210)으로 이루어지고, 제4 서브 구조물(S4c)이 제1 서포터(730)로 이루어지는 점을 제외하고는 도 5a 내지 도 5e에 보인 반도체 패키지(3)와 유사한 바, 자세한 설명은 생략하도록 한다.
도 7a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 7b 내지 도 7e는 도 7a의 반도체 패키지를 서로 다른 측면 방향에서 나타내는 단면도들이다. 도 7a 내지 도 7e에 대한 설명 중 도 7a 내지 도 7e에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 7a 내지 도 7e를 함께 참조하면, 반도체 패키지(4a)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1c, S2c, S3c, S4c, S5c, ES)을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1c, S2c)이 부착될 수 있다. 제1 구조물(S1c, S2c)은 제1 서브 구조물(S1c) 및 제2 서브 구조물(S2c)을 포함할 수 있다. 제1 서브 구조물(S1c)과 제2 서브 구조물(S2c)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1c, S2c) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3c, S4c)이 부착될 수 있다. 제2 구조물(S3c, S3c)은 제3 서브 구조물(S3c) 및 제4 서브 구조물(S4c)을 포함할 수 있다. 제3 서브 구조물(S3c)은 제1 서브 구조물(S1c) 및 제2 서브 구조물(S2c) 상에 걸쳐서 부착될 수 있다. 제4 서브 구조물(S3c)은 제1 서브 구조물(S1c) 상에 부착될 수 있다. 패키지 기판(10) 상에는 제1 레이어(L1) 및 제2 레이어(L2)에 걸쳐서 위치하는 확장 구조물(ES)이 부착될 수 있다. 제3 서브 구조물(S3c), 제4 서브 구조물(S4c) 및 확장 구조물(ES) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S5c)이 부착될 수 있다.
제1 서브 구조물(S1c) 및 제3 서브 구조물(S3c)은 각각 제1 하부 반도체 칩(110b) 및 제1 상부 반도체 칩(120b)으로 이루어질 수 있다. 제2 서브 구조물(S2c)은 제2 반도체 칩(220)로 이루어질 수 있다. 제4 서브 구조물(S4c)은 제1 서포터(730)로 이루어질 수 있다. 확장 구조물(ES)은 제2 서포터(740)로 이루어질 수 있다. 제3 구조물(S5c)은 적층된 복수의 제3 반도체 칩(310)으로 이루어질 수 있다.
제1 하부 반도체 칩(110b)은 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)을 향할 수 있다. 제1 하부 반도체 칩(110b)은 제1 연결 범프(112b)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 제1 하부 반도체 칩(110b)과 패키지 기판(10) 사이에는 제1 연결 범프(112b)를 감싸는 언더필 물질층(114b)이 형성될 수 있다.
제2 반도체 칩(220)은 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)을 향할 수 있다. 제2 반도체 칩(220)은 제2 연결 범프(222)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다. 따라서 제3 다이 접착 필름(104)은 도 3b 내지 도 3e에 보인 것보다 얇은 두께를 가질 수 있다. 일부 실시 예에서, 제2 반도체 칩(220)과 패키지 기판(10) 사이에는 제2 연결 범프(222)를 감싸는 언더필 물질층(224)이 형성될 수 있다.
따라서 제3 다이 접착 필름(124b) 및 제4 다이 접착 필름(734)은 도 6b 내지 도 6e에 보인 제3 다이 접착 필름(124a) 및 제4 다이 접착 필름(734)보다 얇은 두께를 가질 수 있다.
도 7a 내지 도 7e에 보인 반도체 패키지(4a)는, 제1 하부 반도체 칩(110b) 및 제2 반도체 칩(220)이 제1 연결 범프(112b) 및 제2 연결 범프(222)를 통하여 패키지 기판(10)과 전기적으로 연결되고, 제3 다이 접착 필름(124b) 및 제4 다이 접착 필름(734)이 상대적으로 얇은 두께를 가질 수 있다는 점을 제외하고는 도 6a 내지 도 6e에 보인 반도체 패키지(4)와 유사한 바, 자세한 설명은 생략하도록 한다.
도 8a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 8b는 도 8a의 반도체 패키지의 단면도이다. 도 8a 및 도 8b에 대한 설명 중 도 1a 내지 도 7e에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 8a 및 도 8b를 함께 참조하면, 반도체 패키지(5)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1d, S2d, S3d, S4d, S5d, S6d)을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1d, S2d)이 부착될 수 있다. 제1 구조물(S1d, S2d)은 제1 서브 구조물(S1d) 및 제2 서브 구조물(S2d)을 포함할 수 있다. 제1 서브 구조물(S1d)과 제2 서브 구조물(S2d)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1d, S2d) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3d)이 부착될 수 있다. 제2 구조물(S3d)은 제1 서브 구조물(S1d) 및 제2 서브 구조물(S1d) 상에 걸쳐서 부착될 수 있다. 제2 구조물(S3d)은 하나의 서브 구조물만으로 이루어질 수 있다. 제2 구조물(S3d)이 하나의 서브 구조물로 이루어진 경우, 제2 구조물(S3d)을 제3 서브 구조물(S3d)이라 호칭할 수 있다.
제3 서브 구조물(S3d)은 제1 서브 구조물(S1d) 및 제2 서브 구조물(S2d)로부터 외측으로 돌출되고, 제2 서브 구조물(S2d)의 적어도 한 측면으로부터는 외측으로 돌출되지 않도록, 제1 서브 구조물(S1d) 및 제2 서브 구조물(S2d) 상에 걸쳐서 부착될 수 있다.
따라서 제3 서브 구조물(S3d)의 적어도 한 측면에 인접하는 부분은 제1 서브 구조물(S1d) 및 제2 서브 구조물(S2d)에 대하여 오버행되도록 제1 서브 구조물(S1d) 및 제2 서브 구조물(S2d) 상에 걸쳐서 부착될 수 있다.
제1 서브 구조물(S1d)은 적어도 하나의 제1 하부 반도체 칩(110)으로 이루어질 수 있다. 제2 서브 구조물(S2d)은 제2 반도체 칩(210)으로 이루어질 수 있다. 제3 서브 구조물(S3d)은 복수의 적층된 제3 하부 반도체 칩(310, 310a)으로 이루어질 수 있다.
제3 본딩 와이어(312)는 제3 하부 반도체 칩(310, 310a)의 적어도 한 개의 측면에 인접한 부분과 연결될 수 있다. 최하단의 제3 하부 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제2 서브 구조물(S2d), 즉 제2 반도체 칩(210)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제3 서브 구조물(S3d)의 적어도 한 개의 측면은 제2 서브 구조물(S2d)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제2 구조물(S3d) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S4d, S5d)이 부착될 수 있다. 제3 구조물(S4d, S5d)은 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d)을 포함할 수 있다. 제4 서브 구조물(S4d)과 제5 서브 구조물(S5d)은 서로 이격되도록 제2 구조물(S3d) 상에 배치될 수 있다.
제3 구조물(S4d, S5d) 상에는 제4 레이어(L4)에 위치하는 제4 구조물(S6d)이 부착될 수 있다. 제4 구조물(S6d)은 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d) 상에 걸쳐서 부착될 수 있다. 제4 구조물(S6d)은 하나의 서브 구조물만으로 이루어질 수 있다. 제4 구조물(S6d)이 하나의 서브 구조물로 이루어진 경우, 제4 구조물(S6d)을 제6 서브 구조물(S6d)이라 호칭할 수 있다.
제6 서브 구조물(S6d)은 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d)로부터 외측으로 돌출되고, 제5 서브 구조물(S5d)의 적어도 한 측면으로부터는 외측으로 돌출되지 않도록, 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d) 상에 걸쳐서 부착될 수 있다.
따라서 제6 서브 구조물(S6d)의 적어도 한 측면에 인접하는 부분은 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d)에 대하여 오버행되도록 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d) 상에 걸쳐서 부착될 수 있다.
제4 서브 구조물(S4d)은 적어도 하나의 제1 상부 반도체 칩(120)으로 이루어질 수 있다. 제5 서브 구조물(S5d)은 서포터(760)로 이루어질 수 있다. 제6 서브 구조물(S6d)은 복수의 적층된 제3 상부 반도체 칩(310)으로 이루어질 수 있다.
제3 본딩 와이어(312)는 제3 상부 반도체 칩(310)의 적어도 한 개의 측면에 인접한 부분과 연결될 수 있다. 최하단의 제3 상부 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제5 서브 구조물(S5d), 즉 서포터(760)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제6 서브 구조물(S6d)의 적어도 한 개의 측면은 제5 서브 구조물(S5d)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제3 서브 구조물(S3d)이 계단 구조를 가지고 적층된 복수의 제3 하부 반도체 칩(310, 310a)으로 이루어지는 경우, 제5 서브 구조물(S5d)의 일 측면은 제3 서브 구조물(S3d)을 이루는 복수의 제3 하부 반도체 칩(310, 310a) 중 상단의 제3 반도체 칩(310a)의 일 측면으로부터 외측으로 돌출되되, 최하단의 제3 반도체 칩(310)의 일 측면과는 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
복수의 제3 하부 반도체 칩(310, 310a) 중 최상단의 제3 하부 반도체 칩(310a)의 상면에는 재배선 패턴(318)이 형성될 수 있다. 제1 상부 반도체 칩(120)과 연결되는 제1 상부 본딩 와이어(122)는 재배선 패턴(318)과 전기적으로 연결될 수 있다. 제3 본딩 와이어(312) 중 적어도 일부는 재배선 패턴(318)과 연결될 수 있다. 따라서 제1 상부 반도체 칩(120)은 제1 상부 본딩 와이어(122), 재배선 패턴(318) 및 제3 본딩 와이어(312)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다.
일부 실시 예에서, 재배선 패턴(318)은 형성되지 않고, 제1 상부 반도체 칩(120)은 제1 상부 본딩 와이어(120)를 통하여 패키지 기판(10)과 전기적으로 연결될 수도 있다.
도 9a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 9b는 도 9a의 반도체 패키지의 단면도이다. 도 9a 및 도 9b에 대한 설명 중 도 8a 및 도 8b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 9a 및 도 9b를 함께 참조하면, 반도체 패키지(5a)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1d, S2d, S3d, S4d, S5d, S6d)을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1d, S2d)이 부착될 수 있다. 제1 구조물(S1d, S2d)은 제1 서브 구조물(S1d) 및 제2 서브 구조물(S2d)을 포함할 수 있다. 제1 서브 구조물(S1d)과 제2 서브 구조물(S2d)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1d, S2d) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3d)이 부착될 수 있다. 제2 구조물(S3d)은 제1 서브 구조물(S1d) 및 제2 서브 구조물(S1d) 상에 걸쳐서 부착될 수 있다. 제2 구조물(S3d)은 하나의 서브 구조물만으로 이루어질 수 있다. 제2 구조물(S3d)이 하나의 서브 구조물로 이루어진 경우, 제2 구조물(S3d)을 제3 서브 구조물(S3d)이라 호칭할 수 있다.
제2 구조물(S3d) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S4d, S5d)이 부착될 수 있다. 제3 구조물(S4d, S5d)은 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d)을 포함할 수 있다. 제4 서브 구조물(S4d)과 제5 서브 구조물(S5d)은 서로 이격되도록 제2 구조물(S3d) 상에 배치될 수 있다.
제3 구조물(S4d, S5d) 상에는 제4 레이어(L4)에 위치하는 제4 구조물(S6d)이 부착될 수 있다. 제4 구조물(S6d)은 제4 서브 구조물(S4d) 및 제5 서브 구조물(S5d) 상에 걸쳐서 부착될 수 있다. 제4 구조물(S6d)은 하나의 서브 구조물만으로 이루어질 수 있다. 제4 구조물(S6d)이 하나의 서브 구조물로 이루어진 경우, 제4 구조물(S6d)을 제6 서브 구조물(S6d)이라 호칭할 수 있다.
제1 서브 구조물(S1d)은 적어도 하나의 제1 하부 반도체 칩(110b, 110)으로 이루어질 수 있다. 제1 서브 구조물(S1d)이 복수의 제1 하부 반도체 칩(110b, 110)으로 이루어지는 경우, 최하단의 제1 하부 반도체 칩(110b)은 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)을 향할 수 있다. 최하단의 제1 하부 반도체 칩(110b)은 제1 연결 범프(112b)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 최하단의 제1 하부 반도체 칩(110b)과 패키지 기판(10) 사이에는 제1 연결 범프(112b)를 감싸는 언더필 물질층(114b)이 형성될 수 있다.
따라서 최하단의 제1 하부 반도체 칩(110b)과 그 상측의 제1 하부 반도체 칩(110) 사이의 제1 다이 접착 필름(114)은 도 8b에 보인 것보다 얇은 두께를 가질 수 있다.
제2 반도체 칩(220)은 복수의 개별 소자가 형성된 활성면이 패키지 기판(10)을 향할 수 있다. 제2 반도체 칩(220)은 제2 연결 범프(222)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 제2 반도체 칩(220)과 패키지 기판(10) 사이에는 제2 연결 범프(222)를 감싸는 언더필 물질층(224)이 형성될 수 있다.
도 9a 및 도 9b에 보인 반도체 패키지(5a)는, 최하단의 제1 하부 반도체 칩(110b) 및 제2 반도체 칩(220)이 제1 연결 범프(112b) 및 제2 연결 범프(222)를 통하여 패키지 기판(10)과 전기적으로 연결되고, 최하단의 제1 하부 반도체 칩(110b)과 그 상측의 제1 하부 반도체 칩(110) 사이의 제1 다이 접착 필름(114)이 상대적으로 얇은 두께를 가질 수 있다는 점을 제외하고는 도 8a 및 도 8b에 보인 반도체 패키지(5)와 유사한 바, 자세한 설명은 생략하도록 한다.
도 10a는 본 발명의 일 실시 예에 따른 반도체 패키지의 요부를 나타내는 평면 레이아웃이고, 도 10b는 도 10a의 반도체 패키지의 단면도이다. 도 10a 및 도 10b에 대한 설명 중 도 8a 내지 도 9b에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 10a 및 도 10b를 함께 참조하면, 반도체 패키지(6)는 패키지 기판(10) 및 패키지 기판(10) 상에 적층된 복수의 구조물(S1e, S2e, S3e, S4e, S5e, S6e, S7e)을 포함한다.
패키지 기판(10) 상에는 제1 레이어(L1)에 위치하는 제1 구조물(S1e, S2e)이 부착될 수 있다. 제1 구조물(S1e, S2e)은 제1 서브 구조물(S1e) 및 제2 서브 구조물(S2e)을 포함할 수 있다. 제1 서브 구조물(S1e)과 제2 서브 구조물(S2e)은 서로 이격되도록 패키지 기판(10) 상에 배치될 수 있다.
제1 구조물(S1e, S2e) 상에는 제2 레이어(L2)에 위치하는 제2 구조물(S3e)이 부착될 수 있다. 제2 구조물(S3e)은 제1 서브 구조물(S1e) 및 제2 서브 구조물(S1e) 상에 걸쳐서 부착될 수 있다. 제2 구조물(S3e)은 하나의 서브 구조물만으로 이루어질 수 있다. 제2 구조물(S3e)이 하나의 서브 구조물로 이루어진 경우, 제2 구조물(S3e)을 제3 서브 구조물(S3e)이라 호칭할 수 있다.
제1 서브 구조물(S1e) 및 제2 서브 구조물(S2e)은 각각 적어도 하나의 제1 반도체 칩(110)으로 이루어질 수 있다. 제3 서브 구조물(S3e)은 복수의 적층된 제3 하부 반도체 칩(310, 310a)으로 이루어질 수 있다.
제3 본딩 와이어(312)는 제3 하부 반도체 칩(310, 310a)의 적어도 한 개의 측면에 인접한 부분과 연결될 수 있다. 최하단의 제3 하부 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제2 서브 구조물(S2e), 즉 제1 반도체 칩(110)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제3 서브 구조물(S3e)의 적어도 한 개의 측면은 제2 서브 구조물(S2e)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
일부 실시 예에서, 최하단의 제3 하부 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면과 반대측의 측면은 제1 서브 구조물(S1e), 즉 제1 반도체 칩(110)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제3 서브 구조물(S3e)은 제1 서브 구조물(S1e) 및 제2 서브 구조물(S2e)로부터 외측으로 돌출되고, 제2 서브 구조물(S2e)의 적어도 한 측면으로부터는 외측으로 돌출되지 않도록, 제1 서브 구조물(S1e) 및 제2 서브 구조물(S2e) 상에 걸쳐서 부착될 수 있다. 제3 서브 구조물(S3e)을 이루는 최하단의 제3 하부 반도체 칩(310)의 반대되는 양 측면은 각각 제1 서브 구조물(S1e) 및 제2 서브 구조물(S2e) 각각의 한 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제2 구조물(S3e) 상에는 제3 레이어(L3)에 위치하는 제3 구조물(S4e, S5e, S6e)이 부착될 수 있다. 제3 구조물(S4e, S5e, S6e)은 제4 서브 구조물(S4e), 제5 서브 구조물(S5e) 및 제6 서브 구조물(S6e)을 포함할 수 있다. 제4 서브 구조물(S4e), 제5 서브 구조물(S5e) 및 제6 서브 구조물(S6e)은 서로 이격되도록 제2 구조물(S3e) 상에 배치될 수 있다.
제3 구조물(S4e, S5e, S6e) 상에는 제4 레이어(L4)에 위치하는 제4 구조물(S7e)이 부착될 수 있다. 제4 구조물(S7e)은 제4 서브 구조물(S4e), 제5 서브 구조물(S5e) 및 제6 서브 구조물(S6e) 상에 걸쳐서 부착될 수 있다. 제4 구조물(S6d)은 하나의 서브 구조물만으로 이루어질 수 있다. 제4 구조물(S7e)이 하나의 서브 구조물로 이루어진 경우, 제4 구조물(S7e)을 제7 서브 구조물(S7e)이라 호칭할 수 있다.
제4 서브 구조물(S4e)은 제2 반도체 칩(210)으로 이루어질 수 있다. 제5 서브 구조물(S5e) 및 제6 서브 구조물(S6e)은 각각 제1 서포터(770) 및 제2 서포터(780)로 이루어질 수 있다. 제7 서브 구조물(S7e)은 복수의 적층된 제3 상부 반도체 칩(310)으로 이루어질 수 있다.
제3 본딩 와이어(312)는 제3 상부 반도체 칩(310)의 적어도 한 개의 측면에 인접한 부분과 연결될 수 있다. 최하단의 제3 상부 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면은 제2 서포터(780)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다. 즉, 제7 서브 구조물(S7e)의 적어도 한 개의 측면은 제6 서브 구조물(S6e)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
일부 실시 예에서, 최하단의 제3 상부 반도체 칩(310)의 제3 본딩 와이어(312)가 연결되는 측면과 반대측의 측면은 제5 서브 구조물(S5e), 즉 제1 서포터(770)의 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
제7 서브 구조물(S7e)은 제5 서브 구조물(S5e) 및 제6 서브 구조물(S6e)로부터 외측으로 돌출되고, 제6 서브 구조물(S6e)의 적어도 한 측면으로부터는 외측으로 돌출되지 않도록, 제5 서브 구조물(S5e) 및 제6 서브 구조물(S6e) 상에 걸쳐서 부착될 수 있다. 제7 서브 구조물(S7e)을 이루는 최하단의 제3 상부 반도체 칩(310)의 반대되는 양 측면은 각각 제5 서브 구조물(S5e) 및 제6 서브 구조물(S6e) 각각의 한 측면과 패키지 기판(10)의 주면에 대하여 수직 방향으로 일치되도록 정렬될 수 있다.
복수의 제3 하부 반도체 칩(310, 310a) 중 최상단의 제3 하부 반도체 칩(310a)의 상면에는 재배선 패턴(318)이 형성될 수 있다. 제2 반도체 칩(210)과 연결되는 제2 본딩 와이어(212)는 재배선 패턴(318)과 전기적으로 연결될 수 있다. 제3 본딩 와이어(312) 중 적어도 일부는 재배선 패턴(318)과 연결될 수 있다. 따라서 제2 반도체 칩(210)은 제2 본딩 와이어(212), 재배선 패턴(318) 및 제3 본딩 와이어(312)를 통하여 패키지 기판(10)과 전기적으로 연결될 수 있다.
도 11은 본 발명의 실시 예에 따른 시스템의 블록 다이어그램이다.
도 11을 참조하면, 시스템(1100)은 공통 버스(1160)를 통해 통신하는 CPU와 같은 프로세서(1130), 랜덤 억세스 메모리(1140), 유저 인터페이스(1150) 및 모뎀(1120)을 포함할 수 있다. 상기 각 소자들은 공통 버스(1160)를 통해 저장 장치(1110)에 신호를 전송하고 저장 장치(1110)로부터 신호를 수신한다. 저장 장치(1110)은 플래시 메모리(1111)와 메모리 제어기(1112)를 포함할 수 있다. 플래시 메모리(1110)는 데이터를 저장할 수 있으며, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 저장 장치(1110) 및 랜덤 억세스 메모리(1140)는 도 1a 내지 도 10b를 통하여 설명한 반도체 패키지(1, 1a, 2, 2a, 3, 4, 4a, 5, 5a, 6)들 중의 어느 하나로 이루어질 수 있다.
따라서 본 발명에 따른 시스템은, 하나의 반도체 패키지로 저장 장치 및 랜덤 억세스 메모리를 함께 구현할 수 있어, 소형화 및 대용량화를 이룰 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 2, 2a, 3, 4, 4a, 5, 5a, 6 : 반도체 패키지, 10 : 패키지 기판, 100, 110, 110a, 110b, 120, 120a, 120b : 제1 반도체 칩/제1 하부 반도체 칩/제1 상부 반도체 칩, 210, 220 : 제2 반도체 칩, 310 : 제3 반도체 칩, 710, 720, 730, 740, 760, 770, 780 : 서포터/제1 서포터/제2 서포터, L1 : 제1 레이어, L2 : 제2 레이어, L3 : 제3 레이어, L4 제4 레이어, S1, S1a, S1b, S1c, S1d, S1e : 제1 서브 구조물, S2, S2a, S2b, S2c, S2d, S2e : 제2 서브 구조물, S3, S3a, S3b, S3c, S3d, S3e : 제3 서브 구조물, S4, S4a, S4b, S4c, S4d, S4e : 제4 서브 구조물, S5, S5a, S5b, S5c, S5d, S5e : 제5 서브 구조물, S6, S6d, S6e : 제6 서브 구조물, S7e : 제7 서브 구조물

Claims (20)

  1. 패키지 기판; 및
    상기 패키지 기판 상의 제1 레이어에 위치하는 적어도 2개의 제1 서브 구조물, 상기 제1 레이어 상의 제2 레이어에 위치하는 적어도 2개의 제2 서브 구조물, 및 제3 레이어에 위치되는 제3 서브 구조물;을 포함하며,
    상기 적어도 2개의 제1 서브 구조물 중 하나는 제1 반도체 칩으로 이루어지고, 상기 적어도 2개의 제2 서브 구조물 중 하나는 상기 제1 반도체 칩과는 다른 크기의 제2 반도체 칩으로 이루어지고, 상기 적어도 2개의 제1 서브 구조물 및 상기 적어도 2개의 제2 서브 구조물 중 적어도 하나는 제1 서포터이고,
    상기 제3 서브 구조물은, 상기 패키지 기판의 주면에 대하여 수직 방향으로, 상기 적어도 2개의 제1 서브 구조물 및 상기 적어도 2개의 제2 서브 구조물과 모두 중첩되며, 적어도 일부분이 상기 적어도 2개의 제1 서브 구조물의 외측 및 상기 적어도 2개의 제2 서브 구조물의 외측으로 돌출하여 오버행(overhang)되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제3 서브 구조물은, 적층된 복수의 제3 반도체 칩으로 이루어지며,
    상기 적층된 복수의 제3 반도체 칩 중 최하단의 제3 반도체 칩의 적어도 하나의 측면은, 상기 적어도 2개의 제2 서브 구조물 중 하나의 일 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬된 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 적어도 2개의 제2 서브 구조물 중 하나는 상기 제1 서포터이며,
    상기 적층된 복수의 제3 반도체 칩 중 최하단의 제3 반도체 칩의 적어도 하나의 측면은, 상기 제1 서포터의 적어도 하나의 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬된 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 적층된 복수의 제3 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어를 더 포함하며,
    상기 제1 본딩 와이어 중 적어도 일부는, 상기 제1 서포터의 측면과 정렬된 상기 제3 서브 구조물의 측면에 인접한 부분과 연결되는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 적어도 2개의 제2 서브 구조물은 제2 서포터를 더 포함하고,
    상기 최하단의 제3 반도체 칩의 일 측면은, 상기 제1 서포터의 일 측면 및 상기 제2 서포터의 일 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬된 것을 특징으로 하는 반도체 패키지.
  6. 제3 항에 있어서,
    상기 제1 서포터는, 적어도 하나의 측면이 2개의 상기 제1 서브 구조물로부터 외측으로 돌출되도록, 2개의 상기 제1 서브 구조물 상에 걸쳐서 부착되는 것을 특징으로 하는 반도체 패키지.
  7. 제3 항에 있어서,
    상기 제1 서포터는, 상기 제1 레이어 및 상기 제2 레이어에 걸쳐서 위치하는 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 적어도 2개의 제1 서브 구조물은 서로 이격되고,
    상기 적어도 2개의 제2 서브 구조물은 서로 이격되는 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 적어도 2개의 제2 서브 구조물 중 적어도 하나는,
    2개의 상기 제1 서브 구조물 상에 걸쳐서 부착되는 것을 특징으로 하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 반도체 칩은, 상기 적어도 2개의 제1 서브 구조물 중 하나의 제1 서브 구조물 상에 부착되는 것을 특징으로 하는 반도체 패키지.
  11. 제10 항에 있어서,
    상기 제2 반도체 칩의 일 측면은, 상기 제2 반도체 칩이 부착된 상기 하나의 제1 서브 구조물의 일 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬된 것을 특징으로 하는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 제2 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제2 본딩 와이어를 더 포함하며,
    상기 제2 본딩 와이어는, 상기 하나의 제1 서브 구조물의 측면과 정렬된 상기 제2 반도체 칩의 측면에 인접한 부분과 연결되는 것을 특징으로 하는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 패키지 기판 상에서 형성되어 상기 적어도 2개의 제1 서브 구조물, 상기 적어도 제2 서브 구조물, 및 상기 제3 서브 구조물을 덮는 몰딩층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 몰딩층은, 상기 적어도 2개의 제1 서브 구조물 사이에 배치되는 제1 몰딩부 및 상기 적어도 2개의 제2 서브 구조물 사이에 배치되는 제2 몰딩부를 포함하며, 상기 제1 몰딩부와 상기 제2 몰딩부는 서로 연결되는 것을 특징으로 하는 반도체 패키지.
  15. 패키지 기판;
    상기 패키지 기판 상에 서로 이격되도록 부착되며, 각각 적어도 2개의 적층된 제1 반도체 칩으로 이루어지는 제1 서브 구조물 및 제2 서브 구조물;
    상기 제1 서브 구조물 상에 부착되며 제2 반도체 칩으로 이루어지는 제3 서브 구조물;
    상기 제1 서브 구조물 및 상기 제2 서브 구조물 상에 걸쳐서 상기 제3 서브 고주물과 이격되도록 부착되며, 제1 서포터로 이루어지는 제4 서브 구조물; 및
    상기 제3 서브 구조물 및 상기 제4 서브 구조물 상에 걸쳐서 부착되며 적층된 복수의 제3 반도체 칩으로 이루어지는 제5 서브 구조물;을 포함하며,
    상기 적층된 복수의 제3 반도체 칩 중 최하단의 제3 반도체 칩의 적어도 하나의 측면은, 상기 제1 서포터의 측면과 상기 패키지 기판의 주면에 대하여 수직 방향으로 일치되도록 정렬된 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제1 서브 구조물의 최상면과 제2 서브 구조물의 최상면은 상기 패키지 기판의 주면으로부터 동일 레벨의 평면에 위치하고,
    상기 제3 서브 구조물의 최상면과 제4 서브 구조물의 최상면은 상기 패키지 기판의 주면으로부터 동일 레벨의 평면에 위치하는 것을 특징으로 하는 반도체 패키지.
  17. 제15 항에 있어서,
    상기 제5 서브 구조물은,
    상기 패키지 기판의 주면에 대하여 수직 방향으로, 상기 제1 내지 제4 서브 구조물과 모두 중첩되며,
    상기 제5 서브 구조물의 적어도 일부분은, 상기 제1 및 제2 서브 구조물의 외측 및 상기 제3 및 제4 서브 구조물의 외측으로 돌출하여 오버행되는 반도체 패키지.
  18. 제15 항에 있어서,
    상기 적층된 복수의 제3 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 제1 본딩 와이어를 더 포함하며,
    상기 제1 본딩 와이어는, 상기 제1 서포터의 측면과 정렬된 상기 최하단의 제3 반도체 칩의 측면에 인접한 부분과 연결되는 것을 특징으로 하는 반도체 패키지.
  19. 제15 항에 있어서,
    상기 제1 서브 구조물 및 상기 제2 서브 구조물 각각은, 상기 패키지 기판 상에 제1 다이 접착 필름에 의하여 부착되는 제1 하부 반도체 칩 및 상기 제1 하부 반도체 칩 상에 상기 제1 다이 접착 필름보다 두꺼운 제2 다이 접착 필름에 의하여 부착되는 제1 상부 반도체 칩으로 이루어지며,
    상기 제1 서브 구조물 및 상기 제2 서브 구조물 각각은, 상기 제1 하부 반도체 칩 및 상기 제1 상부 반도체 칩이 수직 방향으로 서로 정렬되도록 적층된 것을 특징으로 하는 반도체 패키지.
  20. 제19 항에 있어서,
    상기 제1 하부 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 하부 본딩 와이어 및 상기 제1 상부 반도체 칩과 상기 패키지 기판을 전기적으로 연결하는 상부 본딩 와이어를 더 포함하며,
    상기 하부 본딩 와이어의 적어도 일부분은 상기 제2 다이 접착 필름 내에 매립되는 것을 특징으로 하는 반도체 패키지.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931469A (zh) * 2018-09-19 2020-03-27 爱思开海力士有限公司 包括层叠的半导体晶片的层叠封装
US11569200B2 (en) 2020-02-11 2023-01-31 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing semiconductor package
US11901345B2 (en) 2021-07-16 2024-02-13 SK Hynix Inc. Semiconductor package

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102542628B1 (ko) * 2018-02-05 2023-06-14 삼성전자주식회사 반도체 패키지
US11049836B2 (en) * 2018-04-23 2021-06-29 Texas Instruments Incorporated Bond wire support systems and methods
KR102540050B1 (ko) * 2018-07-05 2023-06-05 삼성전자주식회사 반도체 패키지
CN108665936B (zh) * 2018-07-11 2024-03-26 长鑫存储技术有限公司 系统化封装集合体
KR102556518B1 (ko) * 2018-10-18 2023-07-18 에스케이하이닉스 주식회사 상부 칩 스택을 지지하는 서포팅 블록을 포함하는 반도체 패키지
KR20200078746A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 융합 메모리 소자 및 그 제조 방법
US11139273B2 (en) * 2019-09-17 2021-10-05 Intel Corporation Dynamically configurable multi-chip package
KR20210034784A (ko) * 2019-09-23 2021-03-31 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
US11309301B2 (en) 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11335671B2 (en) 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
KR20220054086A (ko) * 2020-10-23 2022-05-02 삼성전자주식회사 반도체 패키지
US11532349B2 (en) * 2021-04-02 2022-12-20 Micron Technology, Inc. Power distribution for stacked memory
US11562987B2 (en) * 2021-04-16 2023-01-24 Micron Technology, Inc. Semiconductor devices with multiple substrates and die stacks
JP2023082375A (ja) * 2021-12-02 2023-06-14 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び電子機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
KR20130117109A (ko) * 2012-04-17 2013-10-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030018204A (ko) 2001-08-27 2003-03-06 삼성전자주식회사 스페이서를 갖는 멀티 칩 패키지
US20030127719A1 (en) 2002-01-07 2003-07-10 Picta Technology, Inc. Structure and process for packaging multi-chip
US6933597B1 (en) 2002-07-09 2005-08-23 National Semiconductor Corporation Spacer with passive components for use in multi-chip modules
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US20070287227A1 (en) 2006-06-08 2007-12-13 Wyatt Allen Huddleston Stacked Chips with Underpinning
WO2008051940A2 (en) 2006-10-23 2008-05-02 Virident Systems, Inc. Methods and apparatus of dual inline memory modules for flash memory
JP5529371B2 (ja) 2007-10-16 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
US8138610B2 (en) * 2008-02-08 2012-03-20 Qimonda Ag Multi-chip package with interconnected stacked chips
US7989941B2 (en) 2008-03-19 2011-08-02 Stats Chippac Ltd. Integrated circuit package system with support structure for die overhang
US8169058B2 (en) 2009-08-21 2012-05-01 Stats Chippac, Ltd. Semiconductor device and method of stacking die on leadframe electrically connected by conductive pillars
KR20110041301A (ko) 2009-10-15 2011-04-21 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR20110124065A (ko) 2010-05-10 2011-11-16 하나 마이크론(주) 적층형 반도체 패키지
US8553420B2 (en) 2010-10-19 2013-10-08 Tessera, Inc. Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics
WO2013007029A1 (en) * 2011-07-14 2013-01-17 Sandisk Semiconductor (Shanghai) Co., Ltd. Chip-on-package structure for multiple die stacks
KR20130118175A (ko) 2012-04-19 2013-10-29 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR101934581B1 (ko) 2012-11-02 2019-01-02 에스케이하이닉스 주식회사 반도체 패키지
JP5880664B1 (ja) 2014-10-31 2016-03-09 サンケン電気株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
KR20130117109A (ko) * 2012-04-17 2013-10-25 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931469A (zh) * 2018-09-19 2020-03-27 爱思开海力士有限公司 包括层叠的半导体晶片的层叠封装
KR20200033020A (ko) * 2018-09-19 2020-03-27 에스케이하이닉스 주식회사 부분 중첩 반도체 다이 스택 패키지
CN110931469B (zh) * 2018-09-19 2023-08-01 爱思开海力士有限公司 包括层叠的半导体晶片的层叠封装
US11569200B2 (en) 2020-02-11 2023-01-31 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing semiconductor package
US11901345B2 (en) 2021-07-16 2024-02-13 SK Hynix Inc. Semiconductor package

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